CN105390379A - 隔离区域注入和结构 - Google Patents

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Abstract

本发明公开了一种隔离区域注入和结构，并提供了用于调整晶体管的阈值电压的方法和结构。使用掩模层在衬底内形成用于隔离区域的开口。然后，从开口回撤掩模层，并通过衬底的露出表面和开口的侧壁将掺杂物注入衬底。可以定制该注入以调整具有较小栅极宽度的晶体管的阈值电压，而不调整具有较大栅极宽度的其他晶体管的阈值电压。

Description

隔离区域注入和结构
本申请是于2010年02月02日提交的申请号为201010110323.8的名称为“隔离区域注入和结构”的发明专利申请的分案申请。
本申请要求于2009年2月5日提交的、标题为“IsolationRegionImplantandStructure”的美国临时专利申请序列第61/150,220号的优先权，其申请结合与此作为参考。
技术领域
本发明总的来说涉及用于制造半导体器件的系统和方法，更具体地，涉及用于形成具有浅沟槽隔离的晶体管的系统和方法。
背景技术
通常，通过衬底的第一隔离有源区域(将这种隔离结构用作浅沟槽隔离(STI))来形成诸如晶体管的半导体器件。一旦隔离了有源区域，就在衬底上方建立各种结构(诸如栅极介电质和栅电极)，并在衬底中注入各种掺杂物以完成器件。然而，随着为了在更小的芯片上容纳更多器件而缩小器件尺寸，由于短沟道效应而产生严重问题。
一种这样的问题是阈值电压随着晶体管栅极宽度的减小而异常增加。这种阈值电压的增加会引起器件在其操作期间超过其期望的设计参数，并且通常会负面地影响器件的总体设计。这种类型的问题会降低器件的性能，并且减小期望芯片的整体效率。
此外，当将各种尺寸的晶体管集成到同一系统中时，较窄晶体管的这种阈值电压增加还会引起问题。因为具有较宽栅极的晶体管没有经受阈值电压的相同的异常增加，所以当进行实际制造时，初始被设计和集成为具有类似电压的多个器件可能具有非常不同的实际阈值电压。如果这些完全不同的器件被设计为具有相同阈值电压，则这种状况立即会在器件彼此连接的操作期间引起问题。此外，该问题的一些解决方案为减小尺寸缩小的晶体管的阈值电压，这还会减小尺寸没有缩小的晶体管的阈值电压，从而不能解决具有不同阈值电压的器件的问题。
因此，需要一种机制来解决上述缺点。
发明内容
通过本发明允许调整特定半导体器件的阈值电压的实施例，这些和其他问题通常被解决或阻止，并且通常实现了技术优点。
根据本发明的一个实施例，一种用于制造隔离区域的方法包括：提供衬底；以及在衬底上方形成图样化掩模，该图样化掩模露出衬底的一部分。去除衬底的一部分以形成沟槽。去除图样化掩模的与沟槽相邻的部分以形成衬底的露出表面，并且将具有第一导电率的第一掺杂物注入到衬底中。在注入第一掺杂物之后去除图样化掩模，并且用介电材料填充沟槽。
根据本发明的另一方面，一种制造半导体器件的方法包括：提供包括顶面的衬底；以及在衬底中形成沟槽，其中，形成沟槽包括：在衬底上方形成掩模层；形成穿过掩模层的开口；以及通过开口去除衬底的一部分。在形成沟槽之后，穿过掩模层的开口被延伸以形成衬底顶面的露出部分，并且在去除掩模层之前，将具有第一导电率的第一掺杂物注入到衬底中。
根据本发明的又一实施例，一种半导体器件包括：衬底，具有顶面；以及第一隔离区域，在衬底内。第一掺杂区域被定位为与隔离区域相邻，并且第一掺杂区域包括具有第一导电率和第一浓度的第一掺杂物。第一沟道区域被定位在与第一隔离区域分离的衬底上。第二掺杂区域位于第一掺杂区域与第一沟道区域之间，第二掺杂区域包括具有第二导电率和小于第一浓度的第二浓度的第二掺杂物。
本发明实施例的优点在于允许调整特定晶体管的阈值电压。
附图说明
为了更好地理解本发明及其优点，结合附图进行以下描述，其中：
图1示出了根据本发明实施例的具有掩模层的衬底，其中，掩模层露出分离衬底表面上的有源区域的沟槽；
图2示出了根据本发明实施例露出衬底的与开口相邻的顶面的掩模层的回撤(pullback)以及形成调整区域的注入步骤；
图3示出了根据本发明实施例的用电介质填充开口；
图4示出了根据本发明实施例的在衬底的有源区域上方形成晶体管；
图5A至图5B示出了根据本发明实施例的利用调整区域的晶体管的俯视图；以及
图6A至图6D示出了根据本发明实施例的可通过包括调整区域来实现的调节。
除非另外指定，不同附图中对应的标号和符号一般是指对应的部件。画出附图是为了清晰地示出实施例的相关方面，并且不需要按比例绘制。
具体实施方式
下面详细描述实施例的制造和使用。然而，应该理解，本发明提供了许多可以在具体环境下实现的许多可应用的发明概念。所讨论的具体实施例仅仅示出了制造和使用本发明的具体方式，并不限制本发明的范围。
将针对处于特定环境(即，包括附加注入步骤的晶体管的制造处理)的实施例来描述本发明。
参照图1，示出了使用掩模层102在衬底101中的有源区域105之间形成沟槽103。衬底101可包括体硅、掺杂或未掺杂或者绝缘体上硅(SOI)衬底的有源层。通常，SOI衬底包括诸如硅、锗、锗化硅、绝缘体上锗化硅(SGOI)或它们的组合的半导体材料层。可以使用的其他衬底包括多层衬底、梯度衬底或混合定向衬底。
有源区域105是衬底101中与衬底101的顶面相邻的区域，稍后向其中注入掺杂物以使有源区域105导电。有源区域105将被用于形成诸如晶体管、电阻器等的有源器件(下面将从图4开始进行详细描述)。
在衬底101的上方形成并图样化掩模层102，以保护有源区域105，同时露出衬底101的一部分，从而有助于沟槽103的形成。通过沉积包括经由诸如化学汽相沉积(CVD)的处理形成的氮化硅的硬掩模层来形成掩模层102，尽管还可以可选地使用其他材料(诸如氧化物、氮氧化物、碳化硅、它们的组合等)以及其他处理(诸如等离子体增强化学汽相沉积(PECVD)、低压化学汽相沉积(LPCVD))或者甚至在氮化之后的氧化硅形成。一旦形成之后，硬掩模层就通过适当的光刻处理进行图样化以露出衬底101的这些部分(参照图1)。
一旦形成并图样化了掩模层102，就在衬底101中形成沟槽103。通过诸如反应离子蚀刻(RIE)的适当处理来去除露出的衬底101，以在衬底101中形成沟槽103，尽管还可以选用其他适当的处理。沟槽103被形成为从衬底101的表面开始大约在与约之间(诸如约)。
然而，本领域的技术人员应该意识到，上述形成掩模层102的处理和材料不是可用于保护有源区域105同时露出衬底101的一部分来形成沟槽103的唯一方法。任何适当的处理(诸如图样化和显影光刻胶)可被选用于保护衬底101的有源区域105同时露出衬底101将被去除以形成沟槽103的部分。所有这些方法均包括在本发明的范围中。
图2示出了回撤掩模层102以至少露出衬底101的顶面中与沟槽103相邻的部分。使用诸如RIE的干蚀刻处理以及本领域已知的适当光刻掩模技术来执行回撤。干蚀刻处理使用一种或多种反应蚀刻剂(诸如CxFy、CxHzFy、SxFy、NxFy、它们的组合等)，尽管还可以选用诸如惰性气体(如N2、He、Ne、Ar、Kx、Xe或它们的组合)的任何适当的气体。掩模层102的回撤从沟槽103的边缘开始露出衬底101约与约之间的表面(诸如约)。
图2还示出了形成调整区域203的注入步骤(由图2中的箭头201表示)。使用掩模层102作为掩模在多个步骤中执行注入步骤201，并注入n型掺杂物(例如，磷、砷、锑等)或p型掺杂物(例如，BF2、硼、铝、铟等)。然而，可以选用任何其他可用于调节待形成的晶体管(下面参照图4进行描述)的特性的适当离子(诸如硼离子或氟离子)。
此外，虽然注入步骤201的精确参数至少部分地依赖于所完成器件的期望特征，但注入步骤201可以以约30°与约50°之间的注入角θ(诸如45°)以及约10KeV与约50KeV之间的注入能量(诸如20KeV)来执行。此外，使用附加的注入步骤201来在调整区域203中形成约1×1018cm-3与约1×1020cm-3之间的浓度(诸如1×1019cm-3)。
作为本发明实施例的示例性实例，期望调整具有约0.1μm栅极宽度的n型晶体管以减小阈值电压。为此，可使用p型掺杂物(其可以以约45°的角度以及约20KeV的能量注入)来执行注入步骤201，以(在源极/漏极区域注入之前)在调整区域203中实现约5×1018cm-3的初始浓度。使用这些参数，注入步骤201将n型晶体管的阈值电压减小约60meV。
作为本发明的另一个示例性实例，期望调整具有约0.1μm栅极宽度的p型晶体管以增加p型晶体管的阈值电压。为此，可使用p型掺杂物(其可以以约30°的角度以及约30KeV的能量注入)来执行注入步骤201，以(在源极/漏极区域注入之前)在调整区域203中实现约3×1018cm-3的初始浓度。使用这些参数，注入步骤201将p型晶体管的阈值电压减小约105keV。
然而，应该注意，上面具体描述的实例仅示意性示出了本发明的各个实施例，并不用于限制本发明。可以使用沟道类型、掺杂物、注入角、注入能量和/或浓度的任何数量的组合来调节窄晶体管的栅极特性。例如，可以注入n型掺杂物以在期望的p型晶体管内形成调整区域203，从而减小p型晶体管的阈值电压，或者可以将p型掺杂物注入期望的n型晶体管中以减小n型晶体管的阈值电压。可以使用这些参数任何适当的组合以调整器件的各种特性，并且所有这些组合均完全包括在本发明的范围内。
图3示出了用介电材料填充沟槽103(图2)以形成隔离区域303。介电材料可以使氧化物材料、高密度等离子体(HDP)氧化物等。还可以使用化学汽相沉积(CVD)(诸如高纵横比处理(HARP，或高深宽比处理)、高密度等离子体CVD方法)或者本领域已知的其他适合的形成方法来形成介电材料。
隔离区域303通过以下处理形成：用介电材料充满沟槽103和掩模层102，然后通过适当的处理(诸如化学机械抛光(CMP)、蚀刻、它们的组合等)去除沟槽103和掩模层102外部的多余材料。去除处理可以还可以去除掩模层102，以露出衬底101用于进一步的处理步骤。可选地，可以在填充沟槽103之前，沿着沟槽103的侧壁形成氧化物衬垫。
然而，本领域的技术人员应该意识到，上面描述的填充沟槽103的方法仅仅是本发明可以使用的一种示意性方法。还可以选用任何适当的方法，包括CMP和蚀刻的组合方法或者使介电材料凹陷然后再填充沟槽103的方法。所有这些方法均包括在本发明的范围之内。
图4示出了形成多个隔离区域303之后在有源区域105中形成晶体管400。晶体管400包括深阱区406、沟道区408、介电层401、栅电极404、隔离物405以及源极/漏极区407。可通过本领域已知的在衬底101中注入适当材料来形成深阱区406。根据所选的材料，深阱区406可包括由设计要求所确定的n阱或p阱。
介电层401可以是高k介电材料，诸如氧化硅、氮氧化硅、氮化硅、氧化物、含氮氧化物、它们的组合等。介电层401可具有大于约4的相对介电常数值。这种材料的其他实例包括氧化铝、氧化镧、氧化铪、氧化锆、氮氧化铪或它们的组合。
在介电层401包括氧化物层的实施例中，可通过任何氧化处理(诸如在包括氧化物、H2O、NO或它们的组合的室中进行湿式或干式热氧化)或者通过将正硅酸乙酯(TEOS)和氧作为前体(precursor)的化学汽相沉积(CVD)技术来形成介电层401。在一个实施例中，介电层401的厚度在约与约之间。
栅电极404可包括诸如金属(例如，钽、钛、钼、钨、铂、铝、铪、钌)、金属硅化物(例如，硅化钛、硅化钴、硅化镍、硅化钽)、金属氮化物(例如，氮化钛、氮化钽)的导电材料、掺杂多晶硅、其他导电材料或它们的组合。在栅电极404是多晶硅的实施例中，可通过低压化学汽相沉积(LPCVD)将掺杂或未掺杂多晶硅沉积到范围在约与约之间的厚度(诸如约)，来形成栅电极404。
隔离物405可通过在栅电极404和衬底101上方覆盖沉积隔离物层(未示出)来形成。隔离物层可包括SiN、氮氧化物、SiC、SiON、氧化物等，并且可通过诸如化学汽相沉积(CVD)、等离子体增强CVD、溅射和本领域已知的其他方法的常用方法来形成。然后，例如通过各向异性蚀刻对隔离物层进行图样化，从而从结构的水平面去除隔离物层并形成如图4所示的隔离物405。
在一个实施例中，形成源极/漏极区407以限定位于介电层401下方的沟道区408。通过在衬底101中注入一种或多种杂质(诸如砷或硼)来形成源极/漏极区407，并且其可以与调整区域203重叠。可形成源极/漏极区407，使得器件为NMOS器件或PMOS器件。因为将栅电极404和隔离物405用作掩模，所以源极/漏极区407基本上与栅电极404和各个隔离物405对准。
应该注意，尽管上面描述的形成源极/漏极区407的处理描述了具体处理，但本领域的技术人员应该意识到，可以使用许多其他处理、步骤等。例如，本领域的技术人员应该认识到，可使用隔离物和衬底的各种组合执行多种注入以形成具有适合于具体目的的特定形状或特性的源极/漏极区407。可将这些处理的任何一种用于形成源极/漏极区407，并且上面的描述并不用于将本发明限制为上面描述的步骤。
图5A和图5B示出了分别用于形成较宽晶体管501(其阈值电压和其他特性不被注入步骤201显著影响)和较窄晶体管503(阈值电压和其他特性可使用注入步骤201来调整)的实施例的俯视图。在这些附图中，去除了隔离物405以更加清楚地分别示出调整区域203以及它们与较宽晶体管501和较窄晶体管503的第一栅极宽度w1和第二栅极宽度w2的关系。此外，从两幅图中可以看出，调整区域203被定位为与隔离区域303相邻并且从隔离区域303开始向内延伸到衬底101中，使得调整区域203与源极/漏极区407(由于是平面图而未在图5A和图5B中示出，但在图4中示出)的一部分重叠。
在图5A中，与较宽晶体管501(例如，具有大于约1μm的第一栅极宽度w1的晶体管)的第一栅极505相邻的衬底101几乎不被在注入步骤201中形成的调整区域203所影响。这是因为与第一栅极505相邻的衬底101的大多数与调整区域203分离。如此，步骤202中的注入对较宽晶体管501的阈值电压的影响是最小的。
然而，在具有较小第二栅极宽度w2的较窄晶体管503(例如，具有小于约0.1μm的第二栅极宽度w2的晶体管)中，例如如图5B所示，类似大小的调整区域203将仍然影响与第二栅极507相邻的衬底101的较大百分比。如此，相同的注入步骤201可用于形成调整区域203，其影响与第二栅极507相邻的衬底101的较大百分比而仅影响与第一栅极505(如图5A所示)相邻的衬底101的较小百分比。由此，由于影响了与第二栅极507相邻的衬底101的较大百分比，所以较窄晶体管503的特性可通过调整区域203而被显著调整，而仅具有与被调整区域203影响的第一栅极505相邻的衬底101的较小百分比的较宽晶体管501没有被显著调整。因此，可以减小或消除由于短沟道效应而通常在较窄晶体管503中看到的阈值电压的异常增加，而不会显著影响不需要这种调节的较宽晶体管501。
此外，本领域的技术人员应该意识到，上面“较宽”和“较窄”晶体管和它们对应实例的描述仅仅是本发明实施例的示意性实例。此外，阈值电压和其他特性可使用注入步骤201调整的任何尺寸的晶体管都可以被认为是“较窄”晶体管，阈值电压和其他特性不被注入步骤201显著影响的任何尺寸的晶体管都可以被认为是“较宽”晶体管。适合于该类别的任何尺寸的晶体管完全包括在本发明的范围内。
图6A至图6D示出了可通过包括上述附加注入步骤202来实现的调节。图6A至图6B分别示出了可通过本发明针对使用p型掺杂物和n型掺杂物的各种尺寸的n型晶体管的实施例实现的一些调节。例如，图6A示出了对于具有小于约1μm的栅极宽度和不同栅极长度的n型晶体管(由不同形状的数据点来表示，诸如方形、圆形或星形)，使用p型调整区域的晶体管的阈值电压(由非中空数据点示出)相对于没有被调整的类似晶体管(由中空数据点示出)降低。此外，图6B示出了对于具有小于约1μm的栅极宽度和不同栅极长度的n型晶体管，使用n型调整区域的晶体管的阈值电压可相对于没有使用任何调整的类似晶体管进行调整。然而，虽然图6A和图6B示出了具有小于约1μm的栅极宽度的晶体管的可能调整的实施例，但是它们还示出了没有被调整所显著影响的具有约10μm的栅极宽度的晶体管。
图6C至图6D分别示出了可通过本发明针对使用n型掺杂物和p型掺杂物的各种尺寸的p型晶体管的实施例实现的一些调节。例如，图6C示出了对于具有小于约1μm的栅极宽度和不同的栅极长度的p型晶体管(由不同形状的数据点来表示，诸如星形或三角形)，使用n型调整区域的晶体管的阈值电压(由非中空数据点示出)相对于没有被调整的类似晶体管(由中空数据点示出)降低。此外，图6D示出了对于具有小于约1μm的栅极宽度和不同栅极长度的p型晶体管，使用p型调整区域的晶体管的阈值电压可相对于没有使用任何调整的类似晶体管进行调整。然而，虽然图6C和图6D示出了具有小于约1μm的栅极宽度的晶体管的可能调整的实施例，但是它们还示出了没有被调整所显著影响的具有约10μm的栅极宽度的晶体管。
尽管详细描述了本发明及其优点，但应该理解，在不背离由所附权利要求限定的本发明的精神和范围的情况下，可以做出各种改变、替换和变化。例如，任何合适的介电材料可用于填充沟槽，以及任何适合的有源器件(诸如电容器或电感器)可形成在衬底的有源区域之上。
此外，本发明的范围不用于限制在说明书中描述的处理、机器、制造、物质成分、装置、方法和步骤的具体实施例。本领域的技术人员根据本发明的公开内容可容易理解，可以根据本公开利用现有或后来发展执行基本上与本文中所描述的对应实施例相同的功能或者基本实现与本文所描述的对应实施例相同的结果的处理、机器、制造、物质成分、装置、方法或步骤。因此，所附权利要求包括在其范围内，诸如处理、机器、制造、物质成分、装置、方法或步骤。

Claims (19)

1.一种制造半导体器件的方法，所述方法包括：
设置衬底，所述衬底包括半导体材料，所述衬底具有至少一个晶体管区域；
在所述衬底上方形成图样化掩模，所述图样化掩模露出邻近所述至少一个晶体管区域的第一隔离区域；
去除所述第一隔离区域中的所述衬底的一部分以形成具有侧壁和底部的沟槽，其中所述沟槽的底部包括所述半导体材料；
使用反应离子蚀刻去除所述图样化掩模与所述沟槽相邻的部分，以形成在所述至少一个晶体管区域中的所述衬底的露出部分，其中所述反应离子蚀刻露出所述衬底的所述露出部分并且其中在去除所述图样化掩模的部分之后，所述图样化掩模具有露出的顶表面和从所述露出的顶表面延伸至所述图样化掩模的底部的直侧壁；
将第一掺杂物注入到所述衬底的所述露出部分中，其中在注入所述第一掺杂物期间所述衬底的所述露出部分保护所述沟槽的所述底部被直接注入，在所述衬底的所述半导体材料沿着所述沟槽的所述侧壁和所述底部露出的同时执行所述注入，其中注入所述第一掺杂物形成在1×1018cm-3与1×1020cm-3之间的所述第一掺杂物的浓度；
至少在所述沟槽的所述侧壁和底部上、在所述衬底的所述露出部分上方以及在所述图样化掩模上方沉积介电材料，其中在注入所述第一掺杂物之后沉积所述介电材料；
远离所述衬底的所述露出部分化学机械抛光所述图样化掩模和所述介电材料；以及
在所述至少一个晶体管区域形成第一晶体管，其中所述第一晶体管具有被所述第一掺杂物减小至少60meV的阈值电压。
2.根据权利要求1所述的方法，其中，将所述第一掺杂物注入到所述衬底中包括：以非垂直的角度将掺杂物注入所述衬底。
3.根据权利要求2所述的方法，其中，所述角度在约30°与约50°之间。
4.根据权利要求1所述的方法，其中，形成所述第一晶体管包括：形成栅极介电层、栅电极、在所述衬底上的隔离物和至少部分地位于所述衬底中的源极/漏极区。
5.根据权利要求4所述的方法，其中，所述栅极介电层、所述源极/漏极区和所述介电材料部分地限定具有小于约1μm的栅极宽度的晶体管。
6.根据权利要求4所述的方法，其中，所述源极/漏极区包括不同于所述第一掺杂物的第二掺杂物。
7.根据权利要求4所述的方法，其中，所述源极/漏极区包括所述第一掺杂物。
8.根据权利要求1所述的方法，其中，所述图样化掩模包括与所述半导体材料物理接触的氮化硅。
9.一种制造半导体器件的方法，所述方法包括：
设置包括平坦顶面的衬底，所述衬底具有至少一个晶体管区域；
邻近所述至少一个晶体管区域在所述衬底中形成沟槽，其中，形成所述沟槽包括：
在所述衬底上方形成掩模层；
形成穿过所述掩模层的开口，以露出所述衬底的所述平坦顶面；以及
通过所述开口去除所述衬底的一部分，其中去除所述衬底的一部分形成在所述衬底中的具有第一表面和与所述第一表面相交的第二表面的角落，所述第一表面为原始的所述平坦顶面的一部分并且所述第二表面为所述沟槽的侧壁，所述沟槽的侧壁与所述掩模层的侧壁对准，所述第一表面和所述第二表面为半导体材料表面；
在邻近所述至少一个晶体管区域形成所述沟槽之后，延伸穿过所述掩模层的所述开口以形成所述衬底的所述顶面的露出部分，其中延伸穿过所述掩模层的所述开口还包括执行反应离子蚀刻以去除与所述衬底的所述顶面物理接触的材料；以及
将具有第一导电率的第一掺杂物以30°至50°的角度和10至50KeV的能量注入到所述掩模层下方以及具有所述第一表面和与所述第一表面相交的所述第二表面的所述角落中，注入所述第一掺杂物在所述衬底中形成第一调整区域，其中所述角度足以防止所述注入将所述第一掺杂物直接注入至所述沟槽的底部中，其中所述第一调整区域具有在1×1018cm-3与1×1020cm-3之间的所述第一掺杂物的浓度，其中所述沟槽比所述第一调整区域更远地延伸进入所述衬底中并且其中所述注入引起晶体管中的至少-60meV的阈值电压变化，所述晶体管在所述至少一个晶体管区域中随后形成，在露出所述衬底中的所述沟槽的侧壁和所述衬底中的所述沟槽的底部的同时执行所述注入。
10.根据权利要求9所述的方法，还包括：
在所述衬底上方形成栅极介电层；
在所述栅极介电层上方形成栅电极；
在所述栅极介电层和所述栅电极的侧壁上形成隔离物；以及
在所述衬底内与所述栅极介电层的相对侧上以及所述衬底的所述顶面的所述露出部分下方形成源极/漏极区。
11.根据权利要求10所述的方法，其中，所述源极/漏极区包括具有不同于所述第一导电率的第二导电率的第二掺杂物。
12.根据权利要求10所述的方法，其中，所述源极/漏极区包括具有第一导电率的第二掺杂物。
13.根据权利要求9所述的方法，还包括：
用介电材料填充所述开口；以及
去除所述开口外的多余介电材料，其中至少部分地以化学机械抛光工艺执行去除所述多余介电材料，所述化学机械抛光工艺还去除所述掩模层和位于所述掩模层上方的所述多余介电材料的部分。
14.一种制造半导体器件的方法，所述方法包括：
在半导体衬底上方形成掩模，其中所述半导体衬底具有平坦顶面，所述衬底具有至少一个晶体管区域；
通过各向异性蚀刻穿过所述掩模形成邻近所述至少一个晶体管区域的沟槽，所述沟槽具有带有直侧壁的第一形状，其中所述侧壁与所述掩模的侧壁对准并且还与所述半导体衬底的原始的所述平坦顶面的一部分相交并且延伸至所述沟槽的底部，其中所述沟槽的底部是半导体材料；
使用干蚀刻工艺去除邻近所述沟槽的所述掩模的一部分，其中所述干蚀刻工艺露出所述半导体衬底；
在所述半导体衬底在所述沟槽中露出时，将第一掺杂物以30°至50°的角度和10至50KeV之间的能量注入至所述半导体衬底中，其中所述注入产生在1×1018cm-3与1×1020cm-3之间的所述第一掺杂物的浓度并引起晶体管中的约60meV的阈值电压降低，所述晶体管在所述至少一个晶体管区域中随后形成，其中所述注入将所述第一掺杂物注入所述直侧壁之一中并且仅附带地将所述第一掺杂物注入所述沟槽的底部中；
在所述半导体衬底上方沉积介电材料，使得沉积的介电材料填充所述沟槽并且从所述沟槽延伸越过所述半导体衬底至第二沟槽；
去除从所述沟槽延伸越过所述半导体衬底至所述第二沟槽的介电材料，其中至少部分地由化学机械抛光工艺执行介电材料的去除，所述化学机械抛光工艺还去除所述半导体衬底上方的掩模；
在所述半导体衬底中注入第二掺杂物，以在所述至少一个晶体管区域中形成第一源极/漏极区，所述的注入第二掺杂物将所述第二掺杂物比注入所述第一掺杂物更远地注入至所述半导体衬底中；以及
邻近所述第一源极/漏极区形成第一栅电极，其中所述第一栅电极为具有小于1μm的栅极宽度的晶体管的一部分。
15.根据权利要求14所述的方法，其中，至少部分地通过以45°的角度注入所述半导体衬底来执行将所述第一掺杂物注入所述半导体衬底。
16.根据权利要求14所述的方法，还包括：
在所述半导体衬底上方形成栅极介电层。
17.根据权利要求14所述的方法，其中，所述第一掺杂物具有第一导电率并且所述第二掺杂物具有不同于所述第一导电率的第二导电率。
18.根据权利要求14所述的方法，其中，所述第一掺杂物具有第一导电率并且所述第二掺杂物具有第一导电率。
19.根据权利要求1所述的方法，其中，注入所述第一掺杂物形成1×1019cm-3与1×1020cm-3之间的所述第一掺杂物的浓度。
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