CN1774799A - 浅槽隔离方法 - Google Patents

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Abstract

本发明涉及一种包括晶体管和沟槽结构的结构，其中，沟槽结构只引起晶体管的槽道区域的一部分应变。

Description

浅槽隔离方法
相关申请
本申请要求美国临时申请60/452794的优先权，该美国临时申请60/452794的申请日为2003年3月7日，该文献的整个内容被本文参引。
技术领域
本发明通常涉及半导体结构，特别是涉及浅槽隔离。
背景技术
形成集成电路包括确定隔离区域以便防止在器件之间发生寄生电流泄漏。隔离技术包括浅槽隔离(STI)方案，该浅槽隔离方案增加了Si超大规模集成电路(Si VLSI)器件的平坦性和封装密度，因此由于大约0.25微米(μm)的技术节点已经成为选择的隔离方案。
在典型STI方法中，有源器件区域由垫(pad)氧化层和氮化物覆层保护，且环绕有源器件区域蚀刻隔离沟槽。在沟槽蚀刻之后，在各沟槽中形成衬垫(liner)氧化物。该衬垫氧化步骤用于多个目的。首先，该氧化通过消耗少量侧壁材料而消除对沟槽侧壁的任意蚀刻损害。第二，衬垫氧化使得沟槽的上拐角变圆，从而减小由于在有源区域边缘处的尖锐拐角形成的边缘场。当存在边缘场时，该场在有源区域边缘处形成寄生、低阈值电压晶体管，这可能降低主器件的亚阈值特征。最后，因为衬垫氧化物通常为热氧化物，因此衬垫氧化物在Si沟槽侧壁和沉积沟槽氧化物之间形成高质量交界面。从而在该交界面处减小界面陷阱(即存在于氧化物/半导体交界面处的电活性缺陷)。衬垫氧化通常在高温(即＞1000℃)下和在氧气(即干环境)中进行。
在衬垫氧化之后，化学气相沉积(CVD)电介质(例如二氧化硅)沉积在整个衬底上，从而充满沟槽。该CVD电介质也覆盖有源器件区域，且它应当选择地除去，以便继续进行器件处理。这通过使衬底变平来实现，通常通过化学-机械抛光(CMP)，利用在有源区域上面的氮化硅层作为阻挡层。该处理从有源区域除去电介质，同时将电介质保留在隔离沟槽中。然后除去氮化物和垫氧化掩膜层，从而形成具有隔离的器件区域的、高度平坦的衬底。
在锗硅(SiGe)有效衬底(virtual substrate)上形成STI结构会特别困难。SiGe有效衬底是用于新一代VLSI器件的平台，该新一代VLSI器件与在体Si衬底上制造的器件相比有提高的性能。SiGe有效衬底的重要部件是一层SiGe，该SiGe层被弛豫(relax)到它的平衡点阵常数，即点阵常数大于Si的点阵常数。该弛豫的SiGe层通过例如晶片粘接或直接外延生长而直接形成于Si衬底上，或者形成在弛豫递变SiGe层顶上，其中，SiGe材料的点阵常数随着层厚而逐渐增大。GiGe有效衬底还可以包括埋入的绝缘层，从而模仿在绝缘体上的半导体(SOI)晶片的结构。为了在这些平台上制造高性能器件，在弛豫的SiGe有效衬底上生长Si、Ge或SiGe的薄应变层。所形成的双轴拉伸或压缩应变改变了在层中的载流子迁移率，从而能够制造高速和/或低功率器件。当在SiGe(而不是体Si衬底)上制造器件时出现很多问题和困难。
在SiGe有效衬底上形成STI结构包括蚀刻和暴露下层的弛豫SiGe。在SiGe中蚀刻的沟槽的直接热衬垫氧化可能有问题，且可能形成低质量衬垫氧化物。在衬垫氧化过程中，在SiGe中的Ge可以在氧化前清除，从而导致在一部分SiGe层顶上形成纯二氧化硅(SiO2)氧化物层，该部分SiGe层与SiGe体材料相比富含Ge组分。尽管这时氧化物自身有氧化的Si的所用特征，它近似于具有升高Ge含量的一层SiGe。在该交界面存在该升高水平的Ge可能导致非常高密度的界面陷阱。这些界面陷阱又可能导致有源器件的亚阈值泄漏增加或者阈值电压变化，因此并不合适。
当依靠沟槽来引导槽道中的所有应变时，能够引入槽道内的应变量有限。太多引入沟槽的应变可能产生缺陷，从而导致器件工作问题。
发明内容
沟槽结构以及其它引导应变的元件用于引起在晶体管的槽道区域中的应变。该应变提高了晶体管的性能，特别是通过小有源区域尺寸制造的晶体管。
根据本发明的一个方面，在衬垫电介质(例如氧化物)和沟槽侧壁之间的交界面处的界面陷阱密度减小，即在SiGe有效衬底中确定沟槽的点处。在完成沟槽蚀刻处理之后形成衬垫电介质。例如，进行衬垫氧化，这样，不会在氧化之前清除SiGe中存在的Ge。实际上，Ge包含在衬垫氧化物中，从而导致界面陷阱密度减小，并减小了亚阈值器件泄漏。衬垫氧化可以在潮湿(即蒸汽环境)中和/或低温(即＜1000℃)下进行。
因为衬垫氧化物包含在氧化处理过程中并入的Ge，因此它可能更易于受到在随后的处理过程中(例如湿清洁)使用的蚀刻剂(例如氢氟酸HF)的侵蚀。为了保护衬垫氧化物防止加速蚀刻，可以使用第二保护衬垫。该衬垫(优选是电介质材料例如氮化硅或二氧化硅)可以保形沉积在初始衬垫氧化物上面。保护衬垫选择为在湿蚀刻剂(例如HF)中具有比衬垫氧化物更低的蚀刻速度。因为它可以不包含Ge，并由此可以更不易于受到蚀刻剂的影响，所以该保护衬垫可以在随后的处理步骤中保持衬垫氧化物的整体性。在形成保护衬垫之后，对于Si衬底继续进行STI处理，即使沟槽充满电介质材料(例如高密度等离子体氧化物)。
根据本发明，在衬垫电介质和沟槽侧壁之间的交界面有令人满意的整体性，具有较低界面陷阱密度，例如小于5×1011/cm。另外，晶体管off状态电流(Ioff)受到在晶体管的门下面发生的边缘泄漏的影响。因此，在布置于门下面的STI部分中的较低界面陷阱密度对于获得低Ioff很重要。当界面陷阱密度较低时，通过本发明能够使得没有足够的泄漏电流可以在晶体管门的下面流动以引起高Ioff。在槽道宽度为1μm的晶体管中，Ioff可以小于10-6安培。在一些实施例中，off电流可以小于10-9安培。利用新的STI方法获得该低器件off电流，该新的STI方法有较大程度的处理范围。在一些实施例中，因为含Ge的衬垫氧化物受到保护衬垫的保护，因此附加处理步骤将与用于标准处理的步骤相似。可能易受到化学侵蚀的衬垫氧化物不会对随后的处理步骤产生限制。
在本发明的一个方面，在形成STI结构(即沟槽结构)的过程中可以使用掩膜材料，以便引起与在应变层(沟槽结构确定于该应变层中)中的应变不同类型的应变。
在一个方面，本发明的特征是一种结构，包括衬底和布置在该衬底的第一区域上面的第一晶体管。第一晶体管包括：布置在衬底的第一部分中的第一源区域和第一漏极区域；布置在第一源区域和第一漏极区域之间的第一槽道区域，该第一槽道区域有第一类型的应变；以及第一门，该第一门布置在第一槽道区域上面，并在第一源和第一漏极区域之间，该第一门包括由以下组中选择的材料：掺杂半导体、金属和金属化合物。第一沟槽结构靠近第一源区域和第一漏极区域中的一个的至少一侧。第一沟槽结构只引起第一槽道区域中的一部分第一类型应变。
可以包括一个或多个以下特征。应变层可以布置在衬底上面。应变层可以包括硅和锗中的至少一个。至少一部分第一槽道区域可以布置在应变层内。电介质层可以布置在衬底上面，且应变层可以布置在电介质层上面并与该电介质层接触。第一类型应变可以为拉伸的。第一类型应变可以为压缩的。衬底可以包括硅和锗中的至少一个。衬底包括除硅外的至少一种元素。该另外的元素可以是锗。
第一覆盖层可以布置在第一晶体管的表面上面，在第一槽道区域中的应变可以由第一覆盖层引起。第一覆盖层可以包括氮化硅。在第一槽道区域中的应变可以由第一源区域和第一漏极区域中的至少一个引起。第一源区域和第一漏极区域中的至少一个可以包括第二材料，该第二材料的晶格常数比布置在第一槽道区域和靠近第一源区域和第一漏极区域中的至少一个的区域中的至少一个内的半导体材料的晶格常数更大。第二材料可以包括从包含SiGe和Ge的组中选择的材料。第一源区域和第一漏极区域中的至少一个可以包括第二材料，该第二材料的晶格常数比布置在第一槽道区域和靠近第一源区域和第一漏极区域中的至少一个的区域中的至少一个内的半导体材料的晶格常数更小。第二材料可以包括从SiGe、Si和SiC的组中选择的材料。
在第一槽道区域中的应变由第一门引起。第一门可以包括从以下组中选择的材料：金属硅化物、金属锗硅化物和金属锗化物。
结构可以包括布置在衬底的第二区域上面的第二晶体管。第二晶体管可以包括：布置在衬底的第二部分中的第二源区域和第二漏极区域；布置在第二源区域和第二漏极区域之间的第二槽道区域，该第二槽道区域有第二类型的应变；以及第二门，该第二门布置在第二槽道区域上面，并在第二源和第二漏极区域之间，该第二门包括由以下组中选择的材料：掺杂半导体、金属和金属化合物；且第二沟槽结构靠近第二源区域和第二漏极区域中的一个的至少一侧，第二沟槽结构只引起第二槽道区域中的一部分第二类型应变。第一和第二类型的应变可以不同。
由第一沟槽结构引起的应变部分可以近似为零。该结构可以包括第一应变引起元件和第一外延生长应变层。第一槽道区域可以布置在一部分第一外延生长应变层内，且第一应变引起元件可以只引起第一槽道区域中的一部分应变。第一应变引起元件可以包括布置在第一晶体管的表面上面的第一覆盖层。第一应变引起元件可以包括第一门。第一应变引起元件可以包括第一源区域和第一漏极区域中的至少一个。
在另一方面，本发明的特征是一种用于形成半导体结构的方法，该方法包括提供衬底和在衬底的第一区域上面形成第一晶体管。第一晶体管可以通过以下步骤形成：在衬底的第一部分中确定第一源区域和第一漏极区域；在第一源区域和第一漏极区域之间确定第一槽道区域，该第一槽道区域有第一类型应变；并在第一槽道区域上面以及第一源和第一漏极区域之间形成第一门，该第一门包括从以下组中选择的材料：掺杂半导体、金属和金属化合物。沟槽结构可以形成于第一源区域和第一漏极区域中的一个的至少一侧附近，调整第一沟槽结构以便只引起第一槽道区域中的一部分第一类型应变。
可以包括一个或多个以下特征。第二晶体管可以形成于衬底的第二区域上面。第二晶体管可以通过以下步骤形成：在衬底的第二部分中确定第二源区域和第二漏极区域；在第二源区域和第二漏极区域之间确定第二槽道区域，该第二槽道区域有第二类型的应变；以及在第二槽道区域上面以及第二源和第二漏极区域之间形成第二门，第二门包括从以下组中选择的材料：掺杂半导体、金属和金属化合物。第二沟槽结构形成于第二源区域和第二漏极区域中的一个的至少一侧附近，第二沟槽结构适合只引起第二槽道区域中的一部分第二类型应变。
第一和第二类型的应变可以不同。第一覆盖层可以形成于第一晶体管的表面上面，调整覆盖层以便在第一槽道区域中引起第一类型应变。在第一槽道区域中的至少一部分应变可以由第一源区域和第一漏极区域中的至少一个引起。第一源区域和第一漏极区域中的至少一个可以包括第二材料，该第二材料的晶格常数比布置在第一槽道区域和靠近第一源区域和第一漏极区域中的至少一个的区域中的至少一个内的半导体材料的晶格常数更大。
第一源区域和第一漏极区域中的至少一个可以包括第二材料，该第二材料的晶格常数比布置在第一槽道区域和靠近第一源区域和第一漏极区域中的至少一个的区域中的至少一个内的半导体材料的晶格常数更小。
在第一槽道区域中的至少一部分应变可以由第一门引起。调整第一沟槽结构以便引起的第一类型应变部分可以近似为零。第一槽道区域可以确定于第一外延生长应变层的一部分中。
可以设置第一应变引起元件。第一应变引起元件可以包括布置在第一晶体管的表面上面的第一覆盖层。第一应变引起元件可以包括第一门。第一应变引起元件可以包括第一源区域和第一漏极区域中的至少一个。
附图说明
图1-9是半导体结构的一系列示意剖视图，表示用于制造该结构的方法；
图10a-10e是包括图9所示的半导体结构的器件的示意平面图和剖视图，其中，图10b沿图10a中的线10b-10b截取；图10c沿图10a中的线10c-10c截取；而图10d-10e表示在交替处理步骤之后图10c的半导体结构；以及
图11是包括两个晶体管的半导体结构的剖视图。
在相应附图中，相同参考标号的部件表示共同部件。
具体实施方式
图1a表示了能够改变从而结合本发明使用的结构，在图1a中，衬底12由半导体制成，例如Si、Ge或SiGe。集中表示为13的多层形成于衬底12上。多层13可以包括布置在衬底12上面的弛豫递变缓冲层14。递变层14包括例如SiGe，该SiGe具有递变率例如为10％Ge每μm厚度，且厚度T1为例如1-9μm。
弛豫层16布置在递变SiGe层14上面。弛豫层16包含例如Si1-xGex，其中0.1≤x≤0.9，且厚度T2为例如0.2-2μm。在某些实施例中，Si1-xGex可以包括Si0.70Ge0.30，T2可以为大约1.5μm。弛豫层16可以基本或完全弛豫，由三轴X射线衍射所确定，并可以有＜1×106位错/cm2的线(threading)位错密度，由蚀刻凹坑密度(EPD)分析所确定。因为线位错是布置在晶状材料容积内的线性缺陷，因此线位错密度可以测量为横过单位容积内的单位面积的位错数目或者每单位容积的位错线长度。因此，线位错密度单位可以表示为位错/cm2或cm/cm2。弛豫层16可以有例如小于大约0.3颗粒/cm2的表面颗粒密度。而且，对于尺寸(直径)大于0.13μm的颗粒缺陷，弛豫层16可以有小于大约0.3缺陷/cm2的局部光散射缺陷水平；对于尺寸大于0.16μm的颗粒缺陷，弛豫层16可以有大约0.2缺陷/cm2的局部光散射缺陷水平；对于尺寸大于0.2μm的颗粒缺陷，弛豫层16可以有大约0.1缺陷/cm2的局部光散射缺陷水平；对于尺寸大于1μm的颗粒缺陷，弛豫层16可以有大约0.03缺陷/cm2的局部光散射缺陷水平。对于尺寸大于0.09μm的颗粒缺陷，处理优化能够将局部光散射缺陷水平减小至大约0.09缺陷/cm2，且对于尺寸大于0.12μm的颗粒缺陷，处理优化能够将局部光散射缺陷水平减小至大约0.05缺陷/cm2.
衬底12、递变层14和弛豫层16可以由各种材料系统形成，包括II族、III族、IV族、V族和VI族元素的各种组合。例如，各衬底12、递变层14和弛豫层16可以包括III-V族化合物。衬底12可以包括砷化镓(GaAs)，递变层14和弛豫层16可以包括铟镓砷化物(InGaAs)或铝镓砷化物(AlGaAs)，。这些实例只是示意的，很多其它材料系统也很合适。
应变半导体层18布置在弛豫层16上面。应变层18可以包括半导体，例如II族、III族、IV族、V族和VI族元素中的至少一个。应变半导体层18可以包括例如Si、Ge、SiGe、GaAs、磷化铟(InP)和/或硒化锌(ZnSe)。应变层18可以有例如50-1000埃()的起始厚度T3。在一个实施例中，T3可以为大约200-500。
应变层18可以通过外延生长而形成，例如通过大气压力CVD(APCVD)、低压(或减压)CVD(LPCVD)、超高真空CVD(UHVCVD)；通过分子束外延生长(MBE)或者通过离子层沉积(ALD)。包含Si的应变层18可以通过CVD而由前体(例如二氯甲硅烷、硅烷、乙硅烷或丙硅烷)形成。包含Ge的应变层18可以通过CVD而由前体(例如锗烷或乙锗烷)形成。外延生长系统可以是单晶片或多晶片批处理反应器。生长系统也可以利用低能等离子体来增加层生长运动。
在应变层18包含基本100％Si的实施例中，应变层18可以在并不暴露于Ge源气体的沉积工具的专用腔室中形成，从而避免交叉污染，并提高在应变层18和弛豫层16之间的交界面的质量。而且，应变层18可以由纯同位素前体形成。纯同位素材料(例如Si或Ge)比作为原子同位素的混合物而存在的材料具有更好的导热性。更高导热性可以帮助从随后形成于应变层18上的器件中散热，从而保持由应变层18提供的增加的载流子迁移率。
在形成后，应变层18有例如0-155cm/cm2的初始错配位错密度。在一个实施例中，应变层18的初始错配位错密度为大约0cm/cm2。因为错配位错为大致处在区域中的两个晶体之间的平面内的线性缺陷，因此它们可以根据每单位面积的总的线长度来测量。因此，错配位错密度的单位可以表示为位错/cm或cm/cm2。在一个实施例中，应变层18可以为例如形成于SiGe上面的拉伸应变Si。在另一实施例中，应变层18可以为例如形成于SiGe上面的压缩应变Ge。
应变层可以有例如小于大约0.3颗粒/cm2的表面颗粒密度。在本文中使用的“表面颗粒密度”不仅包括表面颗粒，而且还包括光散射缺陷和晶体引起的凹坑(COP)以及包含于应变层18中的其它缺陷。对于尺寸大于0.09μm的颗粒缺陷，处理优化能够将局部光散射缺陷水平减小至大约0.09缺陷/cm2，对于尺寸大于0.12μm的颗粒缺陷，处理优化能够将局部光散射缺陷水平减小至大约0.05缺陷/cm2。这些表面颗粒可以在形成应变层18的过程中包含于应变层18中，或者可以由于从下层(例如弛豫层16)传播的表面缺陷而形成。
在可选实施例中，结构中可以没有递变层14。弛豫层16可以以各种方式形成，且本发明并不局限于具有递变层14的实施例。在其它实施例中，应变层18可以直接形成于衬底12上。这时，层18中的应变可以通过在层18和衬底12之间的晶格失配而引起，例如通过覆层(例如Si3N4)沉积而机械地引起，或者通过在层18和随后的生长层(例如SiGe层)之间的热或晶格失配而引起。在一些实施例中，均匀的半导体层(未示出)布置在递变缓冲层14和衬底12之间，该半导体层的厚度为大约0.01-1.5μm，并包括与衬底12相同的半导体材料。该均匀半导体层可以进行生长，以便通过提供用于外延生长的清洁、无污染表面而提高随后在衬底12上生长的层(例如递变缓冲层)的材料质量。在一些实施例中，可以使弛豫层16在应变层18生长之前变平坦，以便消除由递变缓冲层14引起的交叉阴影线表面粗糙度。(例如参见M.T.Currie等的Appl.Phys.Lett，72(14)p.1718(1998)，该文献被本文参引。)可以通过例如CMP方法来进行变平坦，并可以提高随后的粘接处理的质量，因为变平坦减小了晶片表面粗糙度并增加了晶片的平面度，从而提供了用于粘接的更大表面面积。
参考图1b，在弛豫层16变平坦之后，包括半导体(例如SiGe)的弛豫半导体重新生长层20可以在弛豫层16上生长，从而通过保证用于应变层18生长的清洁表面来提高随后的应变层18的质量。在该清洁表面上的生长优于在平坦处理中可能由氧和碳污染的表面上生长应变材料(例如硅)。用于在变平的弛豫层16上的弛豫半导体重新生长层20的外延生长条件可以选择为这样，即使得所形成结构(包括在重新生长层20上面形成的层)的表面粗糙度减至最小，以便在一些实施例中保证适用于随后高质量粘接的表面，用于形成例如在绝缘体上的应变半导体(SSOI)的结构。
在另一实施例中，压缩应变层(未示出)可以沉积在应变层18下面或上面。在该实施例中，压缩应变层包括Si1-yGey，它的Ge含量y高于弛豫Si1-xGex层16的Ge含量(x)。压缩应变层例如可以包含0.3≤y≤1的Ge含量，且厚度为例如10-200。
图1c表示了能够改变从而与本发明结合使用的另一种结构。具体地说，该结构是具有布置在应变层18下面的绝缘体层24的SSOI衬底22。绝缘体层24可以是包括氧化物(例如SiO2)的电介质层。在一个实施例中，电介质层24可以包括具有比纯SiO2更高的熔点(Tm)，即高于1700℃。这样的材料的实例为氮化硅(Si3N4)、氧化铝、氧化镁等。利用具有高Tm的电介质层24有助于防止传递应变半导体层18可能发生的弛豫，由于在器件制造过程中通常采用的温度下(大约1000-1200℃)下层电介质层24软化，该弛豫可能在随后的处理中发生，。在应变层18直接形成于绝缘体层24上的实施例中，结构中可以没有弛豫层16和递变层14。在另一实施例(未示出)中，绝缘体层24可以直接布置在弛豫层16下面。这时，结构可以没有递变层14。绝缘体层24的厚度可以为例如200-3000。
参考图2，第一掩膜层26(例如垫二氧化硅层，下文中称为垫氧化层26)通过热生长或者通过合适的沉积方法(例如低压化学气相沉积(LPCVD))而形成于应变层18上面。垫氧化层26的厚度T4可以为例如50-200。随后，第二掩膜层28(例如氮化硅掩膜层)通过合适的沉积方法(例如LPCVD、高密度等离子体CVD或者增强等离子体化学气相沉积(PECVD))而沉积在垫氧化层26上面。掩膜层28可以是电介质材料(例如氮化硅或氮氧化硅)，并可以相对于下层垫氧化层26选择地进行蚀刻。
掩膜层28可以包括选定材料，以便施加与在应变层18中的应变类型不同的应变类型。例如，在一个实施例中，应变层18可以有第一类型的应变(例如拉伸应变)，而掩膜层28可以有第二类型的应变(例如压缩应变)。更具体地说，应变层18可以包括拉伸应变硅，掩膜层28可以包括压缩应变氮化硅。在另一实施例中，应变层18可以为压缩应变，掩膜层28可以为拉伸应变。更具体地说，应变层18可以包括压缩应变锗，掩膜层28可以包括拉伸应变氮化硅。
使掩膜层28和应变层18中的应变类型不匹配可以帮助在随后的高温处理步骤中防止应变层18弛豫。另外，尽管垫氧化层26的厚度通常选择为足够大，以便给下层结构缓冲由掩膜层28施加的应变，垫氧化层26的厚度可以减小(例如减小至小于200，优选是小于100)，以便于应变由掩膜层28施加在下层上。掩膜层28的厚度T5可以为例如500-2000。
在高于大约700℃的温度下通过LPCVD生长的氮化硅膜的应变可以通过改变氮化物膜的硅含量来进行选择。(例如见S.Habermebhl，J.Appl.Phys.，83(9)p.4672(1998)，该文献被本文参引。)例如，LPCVD化学计量氮化硅膜(即Si3N4)通常为拉伸应变，而富含硅的氮化物膜(例如硅的容积分数大于0.1-0.15，或者Si/N原子比例大于0.75)通常为压缩应变。通过LPCVD形成的氮化物膜的硅含量可以通过改变用于生长处理的硅和氮的前体的比例而变化。例如，当二氯甲硅烷流量与总气流量的比例大于大约0.85时，在850℃和200毫托(mTorr)压力下利用二氯甲硅烷(SiCl2H2)作为硅的前体和利用氨(NH3)作为氮的前体而进行的氮化物生长处理将形成富含硅的氮化物。对于更低温度，二氯甲硅烷的相对量可能需要增加，以便形成富含硅的氮化物膜。压缩氮化硅膜的折射率可以大于大约2.4，拉伸氮化硅膜的折射率可以小于大约2.4。(例如见M.Sekimoto等的J.Vac.Sci.Technol.，21(4)p.1017(1982)，该文献被本文参引。)
在另一实施例中，用于各种应变水平的氮化硅膜可以通过在低于大约700℃的沉积温度下的PECVD而形成。前体气体比例、RF功率、稀释气体和等离子体激励频率的变化都可能导致最终膜中的应变变化。例如，对于在220℃、200帕斯卡压力、100瓦RF功率和氦稀释的情况下进行的PECVD处理，当硅烷流量与总气体流量(硅烷、氨和氮气)的比例小于大约0.03时，可以沉积压缩的氮化硅膜。当该比例大于大约0.03时，可以沉积拉伸应变的氮化硅膜(例如见M.J.Loboda等的J.Mater.Res.，11(2)p.391(1996)，该文献被本文参引)。
在可选实施例中，在小于500℃的温度下利用感应耦合等离子体(ICP)源和前体(例如硅烷、氨和氮气)的方法中，不同应变水平的氮化硅膜可以通过高密度等离子体CVD(HDPCVD)来制造。在该方法中使用的等离子体可以利用惰性气体(例如氩气或氦气)，该惰性气体也可以在本方法中用作稀释气体。夹具(chuck)功率水平可以改变，以便适应氮化硅膜中的应变水平。例如，在150℃和10mTorr下利用硅烷、氨和氦气(总气体流量为40标准立方厘米每分钟(sccm))且ICP功率为800瓦的处理可以在RF夹具功率水平小于大约40瓦时生成压缩应变氮化硅膜，而在RF夹具功率水平大于大约40瓦时生成拉伸应变氮化硅膜。(例如见J.W.Lee等的J.Electrochemical.Soc.，147(4)p.1481(2000)，该文献被本文参引。)
参考图2和图3，光刻层沉积在掩膜层28的顶表面30上面，并形成图形以便形成光刻掩膜32。光刻掩膜32确定了在衬底12和层13的区域36上面的开口34，沟槽结构55可能形成于该区域36中(例如见图5a中的沟槽结构55)。开口34使得布置在区域36上面的掩膜层28的顶表面30的一部分37暴露。
在确定了光刻掩膜32之后，除去由光刻层32暴露的掩膜层28的一部分38，从而留下由光刻掩膜32保护的掩膜层部分28a、28b，并使垫氧化层26的一部分40暴露。然后除去垫氧化层26的部分40，从而留下垫氧化层部分26a、26b。特别是，暴露的掩膜层部分38可以通过合适的除去方法来除去，例如使用气体(例如三氟化氮、氨和氧气的组合，或者溴化氢、氯和氧气的组合)的反应离子蚀刻(RIE)。可以通过选择用于硅的湿蚀刻(例如氢氟酸蚀刻)除去垫氧化层部分40。除去垫氧化层部分40使得应变层18的一部分42暴露。在可选实施例中，第一RIE蚀刻可以用于除去掩膜层28的部分38以及垫氧化层26的部分40。该第一RIE可以并不选择用于下层半导体材料，也可以蚀刻至下层半导体材料(例如应变层18)内大概几百。然后，在不同化学和/或蚀刻条件下进行第二RIE蚀刻步骤，以便除去～2500-4000的下层材料，如下面参考沟槽50的形成所述。
参考图3和图4，沟槽50确定于应变层18和弛豫层16中。沟槽50例如可以通过干反应离子蚀刻而形成。可以使用两步骤蚀刻方法，其中，在第一步骤中用气体(例如氯气和/或溴化氢)来蚀刻应变层18，而在第二步骤中用气体(例如氯气和/或溴化氢)来蚀刻弛豫层16。在两步骤蚀刻方法的步骤之间，蚀刻气体的总气体压力和/或流速可以不同。沟槽50的深度d1可以在例如3000-4000的范围内，且宽度w1小于深度d1，例如w1可以为大约1000。在一些实施例中，沟槽50的宽度w1可以大于它的深度d1，其中，w1有几微米大。在一些实施例中，深度d1甚至可以更深，例如在深沟槽隔离处理中。沟槽50的侧壁52可以基本垂直，即与平行于衬底表面的平面形成的角度α大于大约80°。沟槽50的底拐角可以为基本圆形，以便于随后充装绝缘材料。在选择地除去掩膜层28和垫氧化层26的部分38、40以及形成沟槽50之后，可以通过剥离处理(例如在氧等离子体中的干剥离)来除去光刻掩膜32。
参考图5a，还参考图5b，沟槽结构55形成于沟槽50中。形成沟槽结构55可以包括使得沟槽侧壁58a、58b和沟槽底部58c衬有第一电介质层72。第一电介质层72可以包括氧化物，且它可以形成于应变层18和弛豫层16暴露于沟槽50中的任意部分上。第一电介质层72可以为例如50-150厚。在一个实施例中，第一电介质层72可以包括氮氧化物，该氮氧化物可以形成比通过由在SiGe上热生长的纯二氧化硅形成的第一电介质层72而获得的界面状态密度更低的界面状态密度。
在一个实施例中，参考图5a，第一电介质层72可以为例如通过在普通炉(例如由Tokyo Electron(Austin，TX)制造的ALPHA-8SE)中热生长而形成的热生长氧化物。该氧化步骤可以在潮湿(即蒸汽环境)和/或低温(即＜1000℃)下进行。也可选择，第一电介质层72可以通过快速热氧化而形成，以便减小STI模块热预算。合适的处理系统是由Applied Materials(Santa Clara，CA)制造的RADIANCECENTURA系统。在本实施例中，氧化步骤还可以利用等离子体加强，以便增加氧化速率。该快速氧化可以在潮湿(即蒸汽环境)下进行。因为快速热氧化时间有限(例如5分钟或更小)，因此氧化可以在更高温度(即＞1000℃)下进行，不过优选是仍然在低温(即＜1000℃)下进行氧化。在其它实施例中，第一电介质层可以通过在干(例如氧气)环境中的热氧化而形成，或者可以在升高压力下形成(例如高压氧化(HIPOX))。
这些热氧化处理参数使得可以并入布置在衬底12中的元素的氧化物中，该元素包括除了Si之外的元素。例如，在一些实施例中，具有层13的衬底12可以是SiGe有效衬底，第一电介质层72可以包括Ge。在第一电介质层72中Ge与Si的比例可以基本与衬底部分11(该衬底部分11包括弛豫层16和应变层18)中Ge与Si的比例近似。更具体地说，第一电介质层72可以为Si1-xGexO2形式的氧化物。而且，在第一电介质层72和沟槽壁58a、58b之间的交界面76可以有令人满意的整体性，并具有较低界面陷阱密度，例如小于5×1011/cm2。
在另一实施例中，参考图5b，第一电介质层72可以包括通过合适沉积方法(例如LPCVD或PECVD)而形成的氧化物(例如SiO2)。在该实施例中，第一电介质层72可以是纯SiO2，即它可以不包括Ge。因为第一电介质层72进行沉积，所以第一电介质层72的形成基本不会影响在第一电介质层72和沟槽侧壁58a、58b之间的交界面76处的衬底部分74的组分。更具体地说，衬底部分74靠近交界面76的第一区域74a的Ge浓度基本与衬底部分74远离交界面76的第二部分74b中的Ge浓度相近。在第一电介质层72和沟槽侧壁58a、58b之间的交界面76可以有令人满意的整体性，并具有较低的界面陷阱密度，例如小于5×1011/cm2。在一些实施例中，在第一电介质层72的沉积之后可以进行氧化步骤，以便进一步提高交界面76的整体性。
参考图6，在一些实施例中，沟槽结构55可以包括形成于第一电介质层72附近的第二保护衬垫78。该保护衬垫78(优选是电介质材料，例如氮化硅或二氧化硅)可以保形沉积在第一电介质层72上面。保护衬垫78的厚度T6为例如50-500。因为在一些实施例中第一电介质层72可以包含Ge，因此，它可能容易受到在随后的处理过程中(例如湿清洁如氢氟酸，或者甚至在去离子水中漂洗)使用的蚀刻剂的侵蚀。保护衬垫78可以选择为在湿蚀刻剂(例如氢氟酸)或RCA SCI清洁(包括水、过氧化氢和氢氧化铵)中具有比第一电介质层72更低的蚀刻速度。因此，形成第二保护衬垫78可以有助于保护第一电介质层72防止加速蚀刻，从而在随后的处理步骤中保持第一电介质层72的整体性。保护衬垫78也可以在随后的处理步骤(在升高温度和/或在含氧环境中进行)中保护沟槽50的侧壁防止氧化。由于该氧化引起的容积膨胀可能导致在以沟槽结构为边界的区域中或者在随后制造的器件的槽道区域中引起不希望的压缩应变。
形成电介质层72(和可选的保护衬垫78)的材料和方法可以合适地将沟槽结构55确定成具有与在衬底的特定层中相同类型的应变。例如，当应变层18为压缩应变时，电介质层72将可以用导致该电介质层72也为压缩应变的方式和材料形成。在另一实施例中，应变层18可以为拉伸应变，且电介质层72可以用会导致该电介质层72也为拉伸应变的方式和材料形成。
在一些实施例中，沟槽结构55可以包括第一电介质72和保护衬垫78，且两层可以有相同类型的应变或者不同类型的应变。优选的是在第一电介质72和保护衬垫78中有不同类型的应变。例如，当第一电介质72在蒸气环境中形成时，在沟槽结构55中可能产生压缩应变，且该压缩应变可能影响器件性能。保护衬垫78可以通过提供拉伸应变层来帮助抵消该压缩应变。第一电介质72和保护衬垫78的应变总量优选是应变类型与在衬底12上的多层13中的一层(例如应变层18)的应变类型相同。
参考图7，沟槽50可以充满充填材料80，该充填材料80选择为将沟槽结构55确定为具有与布置在衬底12上面的多层13中的一层的应变类型相同的应变类型。在一个实施例中，充填材料80为电介质，例如二氧化硅。充填材料80可以通过例如LPCVD、PECVD或HDPCVD来沉积，且厚度足以完全充满沟槽50。也可选择，充填材料80可以通过旋压方法来沉积，例如充填材料80可以是旋压玻璃材料(例如基于聚硅氨烷的无机旋压玻璃)。充填材料80的一部分82可以布置在沟槽50外部。
在希望沟槽结构55引起拉伸应变的实施例中，充填材料80可以包括非晶半导体，例如非晶硅。在随后的步骤(附加步骤或者在进一步处理的步骤中)中，充填材料80可以通过退火或者通过以紫外线或激光能量照射而加热至高于它的非晶-多晶相变温度的温度。根据该方法，可以包括将充填材料80加热至高于大约500-700℃的温度。在高于非晶-多晶相变温度的温度下发生的相变过程中，充填材料80收缩，从而在以沟槽结构55为边界的区域中(例如在随后制造的器件的槽道区域中)引起拉伸应变。
在可选实施例中，充填材料80的热膨胀系数大于材料的热膨胀系数，充填材料80在该材料中主要形成(即应变层18、弛豫层16或衬底12)和在升高温度下沉积。根据在应变层18、弛豫层16和衬底12中存在的材料，充填材料80可以选择为热膨胀系数大于Si(2.6×10-6/℃)，Ge(5.8×10-6/℃)或者GaAs(6.86×10-6/℃)。当沟槽50主要在SiGe中形成时，SiGe的热膨胀系数可以近似为Si和Ge的热膨胀系数的加权平均值。因为这些材料的热膨胀系数将随着温度增加，因此充填材料80可以选择为热膨胀系数大于8×10-6/℃。在该实施例中，当充填材料80冷却至室温时，它比周围材料收缩更大，从而在以沟槽结构55为边界的区域中(例如在随后制造的器件的槽道区域中)引起拉伸应变。适用于充填材料80的材料可以是锌-氧化铝-硅酸盐玻璃。
在另一实施例中，充填材料80并不完全致密，例如充填材料80可以包括低温氧化物(LTO)、中温氧化物(MTO)、或者由四乙基原硅酸盐(TEOS)前体沉积的二氧化硅。在高于沉积温度(例如高于700℃)的温度下的退火可以使得充填材料80致密(即收缩)，从而在以沟槽结构55为边界的区域中(例如在随后制造的器件的槽道区域中)引起拉伸应变。优选是，这样的致密退火在足够低的温度下(例如低于1100-1200℃)进行，以便防止由于充填材料80流动而释放应变。
在实施例中，沟槽结构55引起压缩应变，热膨胀系数比周围材料更小的充填材料80可以在升高温度下沉积。例如，当周围材料主要为硅时，充填材料80可以是二氧化硅。因此，当充填材料80冷却至室温时，它的收缩小于周围材料，从而在以沟槽结构55为边界的区域中(例如在随后制造的器件的槽道区域中)引起压缩应变。在可选实施例中，充填材料80可以在沉积时引起拉伸应变，并可以在较高温度下(例如高于900℃)进行致密或退火。在该高温下的充填材料80流可能导致充填材料80在冷却后引起压缩应变。在另一实施例中，压缩的二氧化硅可以通过PECVD沉积。在可选实施例中，在沟槽50中可以没有保护衬垫78，且在充填材料80充满沟槽之后可以进行氧化步骤。该氧化伴随着容积膨胀，该容积膨胀可能进一步在以沟槽结构55为边界的区域中(例如在随后制造的器件的槽道区域中)引起压缩应变。
参考图7和图8，布置在沟槽50外部的充填材料80部分82通过例如CMP而除去。
参考图8和图9，除去剩余的掩膜层部分28a、28b和垫氧化层部分26a、26b，露出应变层18的顶表面90，留下充满充填材料的沟槽50、衬垫氧化物72以及(在一些实施例中的)保护衬垫78。掩膜层部分28a、28b可以通过使用气体(例如三氟化氮、氨和氧气的组合，或者溴化氢、氯气和氧气的组合)的除去处理(例如RIE)而除去。垫氧化层部分28a、28b可以通过选择为用于硅的湿蚀刻(例如氢氟酸蚀刻)而除去。在除去掩膜层部分28a和28b以及垫氧化层部分26a和26b之后，一部分充填材料80可能延伸至顶表面90上面。
参考图10a-10c，结构100可以包括靠近第一源区域102和第一晶体管106的第一漏极区域104的第一和第二平行隔离沟槽结构55a、55b。第一槽道区域108可以布置在第一源和漏极区域102、104之间。第一槽道区域108可以有第一类型应变。在一些实施例中，该第一类型应变可以为拉伸。在其它实施例中，该第一类型应变可以为压缩。至少一部分第一槽道区域108可以布置在应变层18内。第一门110可以布置在槽道区域108上面以及在源和漏极区域102、104之间。门110可以与门接点112连接。第一门电介质层114可以形成于门110和槽道区域108之间。第一门110和第一门电介质层114可以统称为第一门结构116。第一和第二侧壁分隔件120、122可以形成于门结构116附近。
第一晶体管106可以形成于布置在衬底12上面的层13上。如上面参考图1a所述，层13可以包括例如递变层14、弛豫层16和应变层18。在其他实施例中，第一晶体管106可以形成于SSOI衬底30上，如图1c所示。源区域102、槽道区域108和漏级区域104可以形成于SSOI衬底30的一部分中，例如在应变层18的一部分中。
源和漏极区域102、104可以通过例如n类型或p类型搀杂物的离子注入而形成。门110可以由导电材料形成，例如搀杂半导体如多晶Si或多晶SiGe；金属如钛(Ti)、钨(W)、钼(Mo)、钽(Ta)、镍(Ni)或铱(Ir)；或者提供合适的工作功能的金属化合物如氮化钛(TiN)、钛硅氮化物(TiSiN)、氮化钨(WN)、氮化钽(TaN)、硅化钽(TaSi)、硅化镍(NiSi)或氧化铱(IrO2)。门电介质层114可以通过例如通过热氧化生长SiO2层而形成于应变层18上。也可选择，门电介质层114可以包括介电常数高于SiO2的高k材料，例如ZrO2、Al2O3、HfO2、HfSiON或HfSiO4。在一些实施例中，门电介质层114可以为堆叠结构，例如由高k材料覆盖的薄SiO2层。
第一和第二沟槽结构55a、55b将载流子(未示出)(例如在第一晶体管106的操作过程中产生的空穴或电子)限定于区域124内，该区域124有由第一和第二沟槽结构55a、55b和相邻的第三和第四沟槽结构55c、55d确定的外部半导体/隔离边界126。通过将载流子限定于区域124中，沟槽结构55a-55d帮助防止载流子进一步迁移，从而防止在第一晶体管106和其它器件(未示出)之间的泄漏电流。当与在半导体/隔离边界126处的高界面陷阱密度相关的边缘泄漏电流足以明显增大晶体管106的off状态电流(Ioff)时，通过第一、第二、第三和第四沟槽结构55a-55d提供的浅槽隔离并不足够。另一方面，当与在半导体/隔离边界126处的低界面陷阱密度相关的边缘泄漏电流保证第一晶体管106的较低Ioff时，该隔离足够。Ioff受到在门119下面产生的边缘泄漏的影响。因此，在布置于门110下面的边界126部分中的低界面陷阱密度对于获得较低Ioff很重要。当在门110下面的边界126中的界面陷阱密度较低时，泄漏电流在门110下面流动不足以引起较高Ioff。该Ioff可以小于10-6安培。在一些实施例中，该off电流小于10-9安培。
沟槽结构55a-55d可以包括第一电介质层72和可选的第二保护衬垫78。形成沟槽结构55a-55d的参数可以选择为这样，即一个或多个沟槽结构55a-55d只引起槽道区域108中的一部分应变，而不是槽道区域108中的全部应变。例如，在实施例中，槽道区域108可以为压缩应变，且沟槽结构55a-55d的形成方式和材料可以使得沟槽结构55a-55d也为压缩应变，并只引起槽道区域108中的一部分压缩应变。在另一实施例中，槽道区域108可以为拉伸应变，且沟槽结构55a-55d的形成方式和材料可以使得沟槽结构55a-55d也为拉伸应变，并只引起槽道区域108中的一部分拉伸应变。由沟槽结构55a-55d引起的应变部分可以在槽道区域108中的应变的0-99.9％之间。
本文中使用的术语“有源区域长度”是指以沟槽结构55a-55d为边界的有源器件区域沿与电流平行且与门垂直的方向的尺寸。参考图10a，有源区域长度沿10c-10c线。术语“有源区域宽度”是指以沟槽结构55a-55d为边界的有源器件区域沿与门平行且与电流方向垂直的方向的尺寸。参考图10a，有源区域宽度沿10b-10b线。
使用沟槽结构来引起槽道区域108中的一部分应变，而不是引起相反类型的应变(例如在压缩应变槽道中引起拉伸应变)，这可以导致形成优良的器件性能，特别是当有源器件区域的尺寸按比例缩小至小尺寸时。例如，当有源区域长度小于大约1μm和/或有源区域宽度小于0.5μm时，器件性能可以提高。
如上所述，在一些实施例中，在槽道区域108中的应变可以由在应变层18和底层之间的晶格失配而引起。在其它实施例中，应变层18可以为衬底12的表面部分，晶体管在该表面部分上制造。在该实施例中，槽道区域108中的应变可以由在器件制造过程中引入的另一结构引起，例如应变引起元件128。在槽道区域108中的应变可以主要为单轴应变。在其它实施例中，应变可以沿多个方向引起，例如应变可以为双轴应变或流体静力应变。
如上所述，在一些实施例中，在槽道区域108中的一部分应变可以由沟槽结构55a-55d引起。在一实施例中，由沟槽结构55a-55d引起的在槽道区域108中的应变部分可以近似为零，且在槽道区域108中的应变可以由在器件制造过程中引入的其它结构(例如应变引起元件128)引起。
各种方法可以用于调整由沟槽结构55a-55d引起的应变，从而使得引起的应变近似为零。例如，在沟槽结构55a-55d中的充填材料可以选择为热膨胀系数近似与沟槽50周围的材料相同，例如，当沟槽形成于硅衬底中时，充填材料可以包括硅。也可选择，充填材料可以比例两种材料，其中第一材料的应变与第二材料的应变相反。
继续参考图10c，在一个实施例中，在第一槽道区域108中的应变由第一覆盖层130(例如在接点金属化过程中用作蚀刻停止件的层)引起。覆盖层130可以保形布置在整个器件结构100上面，例如布置在第一晶体管106的表面132上面，并可以由电介质材料(例如氮化硅)形成，该电介质材料处理成在槽道区域108中引起拉伸或压缩应变。在一实施例中，覆盖层130包括氮化硅，该氮化硅可以处理成引起应变，如前面介绍掩膜层28时所述。另外，可以将原子(例如Si或Ge原子)注入覆盖层130，以便调整在槽道区域108中引起的应变水平。在另一实施例中，在槽道区域108中的应变可以通过将气体(例如氢气、氧气、氦气或其它惰性气体)注入门110内或注入槽道区域108下面的区域中而引起。
当门110完全或几乎完全由金属硅化物、金属锗硅化物或金属锗化物(例如硅化镍(NiSi)、锗硅化镍(NiSiGe)或锗化镍(NiGe))构成时，门110也可以在槽道区域108中引起应变。在金属和门多晶硅、多晶硅-锗或多晶锗之间的反应可能在处理后导致容积变化，该容积变化可能引起槽道区域108中的应变。在一可选实施例中，在门110中的应变可以通过覆层(例如氧化物)沉积和在门完全或不完全硅化之前退火而引起。门110可以包括半导体材料，该半导体材料已经通过例如离子注入步骤而非晶化，并可以在随后的退火过程中进行非晶-多晶相变(和伴随发生的容积变化)。即使在除去覆层和门硅化之后，在该退火过程中存在覆层也可以导致在槽道区域108中引起应变。
参考图10d-10e，在另一实施例中，在槽道区域108中的应变可以通过使源区域102和漏极区域104中的一部分半导体材料由第二材料代替而引起，该第二材料的晶格常数与布置在槽道区域108中或靠近第一源区域102和第一漏极区域104中的至少一个的区域140中的半导体材料的晶格常数不同。例如，第一和第二凹口144、148可以确定于包括Si的源区域102和漏极区域104中(这时槽道区域108也包括Si)，例如如美国专利No.6651273和6621131中所述，这些文献被本文参引。凹口144、148可以充满第二材料150(例如SiGe)，该第二材料150的晶格常数大于Si的晶格常数，从而在槽道区域108中引起压缩应变。也可选择，在包括Si的源区域102和漏极区域104中的凹口144、148可以进行蚀刻并重新充填具有较小晶格常数的第二材料150(例如碳化硅(SiC))，从而在槽道区域108中引起拉伸应变。对于包括SiGe的源、漏极和槽道区域，重新充填的第二材料150可以是的Ge或具有较高Ge含量SiGe，以便引入压缩应变，或者可以是的Si或具有较低Ge含量SiGe，以便引入拉伸应变。区域140可以是例如弛豫层16的一部分和/或应变层18的一部分。在一实施例中，第一晶体管106形成于主体半导体衬底12上，且区域140可以包括主体半导体衬底12的一部分。
在另一实施例中，在槽道区域108中的应变也可以主要通过源区域102和/或漏极区域104的硅化区域而引起。在硅化金属与源区域102或漏极区域104中的半导体材料反应的过程中的容积变化可以引起在槽道区域108中的应变。该金属可以包括钛、镍、钴、铂或其它合适金属。在该实施例中，源区域102和漏极区域104可以并不进行蚀刻和重新充填可选的半导体材料。
在另一实施例中，可以在后端金属化步骤中或者在芯片(包括第一晶体管106)的芯片级封装过程中引入应变引起元件128。例如，应变引起元件128可以为封装件，在完成器件制造后芯片将安装在该封装件上。该封装件可以设计成(例如变形或产生应变)沿一个或多个方向引起横过整个芯片的应变，从而在槽道区域108中引起应变。对于该实施例，主体半导体衬底12可以有减小的厚度，例如由于通过背面研磨而除去材料。在另一实施例中，应变引起元件128可以为在金属布线层之间的金属化层或电介质层，该金属化层或电介质层的沉积和/或处理方式使得在槽道区域108中引起应变。
这里所述的方法(通过该方法在槽道区域108中引入应变)可以结合上述外延生长应变层18和/或SSOI或SOI晶片而使用。
参考图11，结构200可以包括第一晶体管106和第二晶体管106′。第一晶体管106可以布置在衬底12的第一区域上面，例如在应变层18的第一区域202上面。沟槽结构55a和55b可以形成于第一源区域102和第一漏极区域104附近。第一源区域102和第一漏极区域104又可以布置在衬底的第一部分中，例如在应变层18的第一部分204中。第二晶体管106′可以布置在衬底12的第二区域上面，例如在应变层18的第二区域202′上面。第二晶体管106′可以包括布置在衬底的第二部分中(例如在应变层18的第二部分204′中)的第二源区域102′和第二漏极区域104′。第二晶体管106′也可以包括布置在第二源区域102′和第二漏极区域104′之间的第二槽道区域108′。在一些实施例中，第二槽道区域108′可以为拉伸应变。在其它实施例中，第二槽道区域108′可以为压缩应变。第二门110′可以布置在第二槽道区域108′上面并在第二源区域102′和第二漏极区域104′之间。第二门110′可以包括例如搀杂半导体、金属和金属化合物的材料。第二门电介质114′可以布置在第二门110′和第二槽道区域108′之间。
第二沟槽结构55a′可以形成于第二源区域102′或第二漏极区域104′的至少一侧附近。包括沟槽结构55a′、55b′的第二对沟槽结构可以形成于第二源区域102′和第二漏极区域104′附近。在一个实施例中，第二槽道区域108′可以为压缩应变，沟槽结构55a′、55b′的形成方式和材料可以使得沟槽结构55a′、55b′也为压缩应变，并引起第二槽道区域108′中的一部分压缩应变。在另一实施例中，第二槽道区域108′可以为拉伸应变，沟槽结构55a′、55b′的形成方式和材料可以使得沟槽结构55a′、55b′也为拉伸应变，并引起第二槽道区域108′中的一部分拉伸应变。
第一槽道区域108和第二槽道区域108′可以有相同或不同类型的应变。例如，在一个实施例中，第一槽道区域108可以为压缩应变，而第二槽道区域108′为拉伸应变。在该实施例中，沟槽结构55a、55b的形成方式和材料可以使得沟槽结构55a和55b为压缩应变，并引起第一槽道区域108中的一部分压缩应变。沟槽结构55a′、55b′的形成方式和材料可以使得沟槽结构55a′、55b′为拉伸应变，并引起第二槽道区域108′中的一部分拉伸应变。
当第一槽道区域108和第二槽道区域108′有不同类型的应变时，有利于使沟槽结构55a、55b、55a′、55b′的处理简化，以便几乎不会在槽道区域108和108′上引起应变。这时，在应变层18中的应变可以通过上述其它应变引起技术(例如覆盖层130、应变引起门110、或者蚀刻并重新充填源和漏极区域102和104)而增大。在实施例中，第一晶体管106可以包括：在应变层18中的第一槽道区域108，该第一槽道区域108为拉伸应变；覆盖层130，该覆盖层130引起拉伸应变；以及沟槽结构55a、55b，该沟槽结构55a、55b在第一槽道区域108上引起很小应变或不引起应变。第二晶体管106′可以包括：在应变层18中的第二槽道区域108′，该第二槽道区域108′为压缩应变；源和漏极区域102′、104′，该源和漏极区域102′、104′包括：晶格常数比周围材料(应变层18和弛豫层16中的至少一个)更大的材料，并因此在第二槽道区域108′中引起压缩应变；以及沟槽结构55a′、55b′，该沟槽结构55a′、55b′在第二槽道区域108′上引起很小应变或不引起应变。这些方法也可以用在SSOI衬底上。
使用这些复合技术将共同引起槽道区域108中的应变，而不会引起相反类型的应变(例如在压缩应变槽道中引起拉伸应变)，这可以形成优良的器件性能，特别是当有源器件区域的尺寸按比例减小至较小尺寸时。例如，当有源区域长度小于大约1μm和/或有源区域宽度小于0.5μm时可以提高器件性能。
在一些实施例中，任意一个或两个晶体管106、106′的门可以定向成沿与普通平面内[110]方向偏离的结晶方向。例如，晶体管门可以与在(100)Si晶片上的平面内[100]方向对齐。在其它实施例中，具有与普通(100)表面不同的表面的衬底可以用于制造晶体管106、106′。例如，可以使用具有(110)或(111)表面的衬底。当为SOI或SSOI衬底时，在绝缘层上面的层可以相对于下层衬底进行平面内旋转(即在层中的结晶方向可以与衬底的结晶方向不同)，或者可以有与底层衬底不同的表面结晶平面。例如，半导体层可以在粘接之前在平面内旋转45°，以便形成SOI或SSOI衬底。也可选择，半导体(应变或无应变)可以形成有可选的表面结晶平面(例如(110)或(111))，并粘接在处理晶片(例如具有(100)表面)上。
本发明的实施例也可用于具有多个或环绕门的晶体管。它们的实例包括翅片-FET、三门FET、ω-FET以及双门FET(它们的槽道可以水平或垂直定向)。
在不脱离本发明的精神或基本特征的情况下，本发明可以以其它特定形式来实施。因此，应当认为前述实施例是举例说明，而不是对所述发明进行限制。

Claims (40)

1.一种结构包括：
衬底；
布置在衬底的第一区域上面的第一晶体管，该第一晶体管包括：
布置在衬底的第一部分中的第一源区域和第一漏极区域；
布置在第一源区域和第一漏极区域之间的第一槽道区域，该第一槽道区域有第一类型的应变；以及
第一门，该第一门布置在第一槽道区域上面，并在第一源和第一漏极区域之间，该第一门包括从包含掺杂半导体、金属和金属化合物的组中选择的材料；以及
第一沟槽结构，该第一沟槽结构靠近第一源区域和第一漏极区域中的一个的至少一侧，第一沟槽结构只引起第一槽道区域中的一部分第一类型应变。
2.根据权利要求1所述的结构，还包括：
布置在衬底上面的应变层。
3.根据权利要求2所述的结构，其中：应变层包括硅和锗中的至少一个。
4.根据权利要求2所述的结构，其中：至少一部分第一槽道区域布置在应变层内。
5.根据权利要求2所述的结构，还包括：
布置在衬底上面的电介质层，
其中，应变层布置在电介质层上面并与该电介质层接触。
6.根据权利要求1所述的结构，其中：第一类型应变为拉伸的。
7.根据权利要求1所述的结构，其中：第一类型应变为压缩的。
8.根据权利要求1所述的结构，其中：衬底包括硅和锗中的至少一个。
9.根据权利要求1所述的结构，其中：衬底包括除硅外的至少一种元素。
10.根据权利要求9所述的结构，其中：该另外的元素是锗。
11.根据权利要求1所述的结构，还包括：
第一覆盖层，该第一覆盖层布置在第一晶体管的表面上面，
其中，在第一槽道区域中的应变由第一覆盖层引起。
12.根据权利要求11所述的结构，其中：第一覆盖层包括氮化硅。
13.根据权利要求1所述的结构，其中：在第一槽道区域中的应变由第一源区域和第一漏极区域中的至少一个引起。
14.根据权利要求13所述的结构，其中：第一源区域和第一漏极区域中的至少一个包括第二材料，该第二材料的晶格常数比布置在第一槽道区域和靠近第一源区域和第一漏极区域中的至少一个的区域中的至少一个内的半导体材料的晶格常数更大。
15.根据权利要求14所述的结构，其中：第二材料包括从包含SiGe和Ge的组中选择的材料。
16.根据权利要求13所述的结构，其中：第一源区域和第一漏极区域中的至少一个包括第二材料，该第二材料的晶格常数比布置在第一槽道区域和靠近第一源区域和第一漏极区域中的至少一个的区域中的至少一个内的半导体材料的晶格常数更小。
17.根据权利要求16所述的结构，其中：第二材料包括从包含SiGe、Si和SiC的组中选择的材料。
18.根据权利要求1所述的结构，其中：在第一槽道区域中的应变由第一门引起。
19.根据权利要求18所述的结构，其中：第一门包括从包含金属硅化物、金属锗硅化物和金属锗化物的组中选择的材料。
20.根据权利要求1所述的结构，还包括：
第二晶体管，该第二晶体管布置在衬底的第二区域上面，该第二晶体管包括：
布置在衬底的第二部分中的第二源区域和第二漏极区域；
布置在第二源区域和第二漏极区域之间的第二槽道区域，该第二槽道区域有第二类型的应变；以及
第二门，该第二门布置在第二槽道区域上面，并在第二源和第二漏极区域之间，该第二门包括从包含掺杂半导体、金属和金属化合物的组中选择的材料；以及
第二沟槽结构，该第二沟槽结构靠近第二源区域和第二漏极区域中的一个的至少一侧，第二沟槽结构只引起第二槽道区域中的一部分第二类型应变。
21.根据权利要求20所述的结构，其中：第一和第二类型的应变不同。
22.根据权利要求1所述的结构，其中：由第一沟槽结构引起的应变部分近似为零。
23.根据权利要求22所述的结构，还包括：
第一应变引起元件；以及
第一外延生长应变层；
其中，第一槽道区域布置在一部分第一外延生长应变层内，且第一应变引起元件只引起第一槽道区域中的一部分应变。
24.根据权利要求23所述的结构，其中：第一应变引起元件包括布置在第一晶体管的表面上面的第一覆盖层。
25.根据权利要求23所述的结构，其中：第一应变引起元件包括第一门。
26.根据权利要求23所述的结构，其中：第一应变引起元件包括第一源区域和第一漏极区域中的至少一个。
27.一种用于形成半导体结构的方法，该方法包括：
提供衬底；以及
通过以下步骤在衬底的第一区域上面形成第一晶体管：
在衬底的第一部分中确定第一源区域和第一漏极区域；
确定在第一源区域和第一漏极区域之间的第一槽道区域，该第一槽道区域有第一类型应变；以及
在第一槽道区域上面以及在第一源和第一漏极区域之间形成第一门，该第一门包括从包含掺杂半导体、金属和金属化合物的组中选择的材料；以及
在第一源区域和第一漏极区域中的一个的至少一侧附近形成沟槽结构，调整第一沟槽结构以便只引起第一槽道区域中的一部分第一类型应变。
28.根据权利要求27所述的方法，还包括：
通过以下步骤在衬底的第二区域上面形成第二晶体管：
在衬底的第二部分中确定第二源区域和第二漏极区域；
在第二源区域和第二漏极区域之间确定第二槽道区域，该第二槽道区域有第二类型的应变；以及
在第二槽道区域上面以及在第二源和第二漏极区域之间形成第二门，该第二门包括从包含掺杂半导体、金属和金属化合物的组中选择的材料。
在第二源区域和第二漏极区域中的一个的至少一侧附近形成第二沟槽结构，调整该第二沟槽结构以便只引起第二槽道区域中的一部分第二类型应变。
29.根据权利要求28所述的方法，其中：第一和第二类型的应变不同。
30.根据权利要求27所述的方法，还包括：
在第一晶体管的表面上面形成第一覆盖层，调整该覆盖层以便在第一槽道区域中引起第一类型应变。
31.根据权利要求27所述的方法，其中：在第一槽道区域中的至少一部分应变由第一源区域和第一漏极区域中的至少一个引起。
32.根据权利要求31所述的方法，其中：第一源区域和第一漏极区域中的至少一个包括第二材料，该第二材料的晶格常数比布置在第一槽道区域和靠近第一源区域和第一漏极区域中的至少一个的区域中的至少一个内的半导体材料的晶格常数更大。
33.根据权利要求31所述的方法，其中：第一源区域和第一漏极区域中的至少一个包括第二材料，该第二材料的晶格常数比布置在第一槽道区域和靠近第一源区域和第一漏极区域中的至少一个的区域中的至少一个内的半导体材料的晶格常数更小。
34.根据权利要求27所述的方法，其中：在第一槽道区域中的至少一部分应变由第一门引起。
35.根据权利要求27所述的方法，其中：调整第一沟槽结构以便引起的第一类型应变部分近似为零。
36.根据权利要求35所述的方法，其中：第一槽道区域确定于一部分第一外延生长应变层中。
37.根据权利要求35所述的方法，还包括：
提供第一应变引起元件。
38.根据权利要求37所述的方法，其中：第一应变引起元件包括布置在第一晶体管的表面上面的第一覆盖层。
39.根据权利要求37所述的方法，其中：第一应变引起元件包括第一门。
40.根据权利要求37所述的方法，其中：第一应变引起元件包括第一源区域和第一漏极区域中的至少一个。
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CNB2004800101670A Expired - Lifetime CN100437970C (zh) 2003-03-07 2004-03-05 一种结构及用于形成半导体结构的方法

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KR (1) KR100728173B1 (zh)
CN (1) CN100437970C (zh)
WO (1) WO2004081982A2 (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100483667C (zh) * 2006-08-10 2009-04-29 中芯国际集成电路制造(上海)有限公司 形成浅沟槽隔离结构的方法和浅沟槽隔离结构
CN101136434B (zh) * 2006-08-29 2010-07-21 台湾积体电路制造股份有限公司 半导体集成电路装置
CN102456735A (zh) * 2010-10-27 2012-05-16 中国科学院微电子研究所 半导体器件及其制造方法
CN102881625A (zh) * 2011-07-13 2013-01-16 中国科学院微电子研究所 隔离结构以及半导体结构的形成方法
TWI408751B (zh) * 2007-01-31 2013-09-11 Globalfoundries Us Inc 具有在應變之絕緣體上覆半導體基板上之嵌入的矽／鍺材料的電晶體
CN105409005A (zh) * 2013-08-23 2016-03-16 英特尔公司 在mos晶体管的iv族衬底上沉积的iii-v沟道的高阻层
CN109313157A (zh) * 2016-04-19 2019-02-05 巴拉什·塔库拉帕里 纳米孔传感器、包括传感器的结构和装置、以及形成和使用它的方法
CN111239224A (zh) * 2020-03-03 2020-06-05 南方科技大学 一种气体传感器及其制备方法

Families Citing this family (178)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7307273B2 (en) * 2002-06-07 2007-12-11 Amberwave Systems Corporation Control of strain in device layers by selective relaxation
JP4750342B2 (ja) * 2002-07-03 2011-08-17 ルネサスエレクトロニクス株式会社 Ｍｏｓ−ｆｅｔおよびその製造方法、並びに半導体装置
KR100507344B1 (ko) 2003-04-17 2005-08-08 삼성에스디아이 주식회사 박막 트랜지스터 및 그의 제조 방법
US20050285140A1 (en) * 2004-06-23 2005-12-29 Chih-Hsin Ko Isolation structure for strained channel transistors
US6869860B2 (en) * 2003-06-03 2005-03-22 International Business Machines Corporation Filling high aspect ratio isolation structures with polysilazane based material
US6927414B2 (en) * 2003-06-17 2005-08-09 International Business Machines Corporation High speed lateral heterojunction MISFETs realized by 2-dimensional bandgap engineering and methods thereof
US6902965B2 (en) * 2003-10-31 2005-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Strained silicon structure
US6949795B2 (en) * 2003-11-13 2005-09-27 Micron Technology, Inc. Structure and method of fabricating a transistor having a trench gate
KR100605497B1 (ko) * 2003-11-27 2006-07-28 삼성전자주식회사 에스오아이 기판들을 제조하는 방법들, 이를 사용하여반도체 소자들을 제조하는 방법들 및 그에 의해 제조된반도체 소자들
US20050116360A1 (en) * 2003-12-01 2005-06-02 Chien-Chao Huang Complementary field-effect transistors and methods of manufacture
US7482214B2 (en) * 2003-12-30 2009-01-27 Texas Instruments Incorporated Transistor design and layout for performance improvement with strain
US7138302B2 (en) * 2004-01-12 2006-11-21 Advanced Micro Devices, Inc. Method of fabricating an integrated circuit channel region
KR100526889B1 (ko) * 2004-02-10 2005-11-09 삼성전자주식회사 핀 트랜지스터 구조
US20050230350A1 (en) 2004-02-26 2005-10-20 Applied Materials, Inc. In-situ dry clean chamber for front end of line fabrication
US7780793B2 (en) 2004-02-26 2010-08-24 Applied Materials, Inc. Passivation layer formation by plasma clean process to reduce native oxide growth
US20070123051A1 (en) * 2004-02-26 2007-05-31 Reza Arghavani Oxide etch with nh4-nf3 chemistry
JP2005294360A (ja) * 2004-03-31 2005-10-20 Nec Electronics Corp 半導体装置の製造方法
US7023018B2 (en) * 2004-04-06 2006-04-04 Texas Instruments Incorporated SiGe transistor with strained layers
JP4577680B2 (ja) * 2004-04-13 2010-11-10 エルピーダメモリ株式会社 半導体装置の製造方法
US7361973B2 (en) * 2004-05-21 2008-04-22 International Business Machines Corporation Embedded stressed nitride liners for CMOS performance improvement
US7176105B2 (en) * 2004-06-01 2007-02-13 Applied Materials, Inc. Dielectric gap fill with oxide selectively deposited over silicon liner
KR100604870B1 (ko) 2004-06-16 2006-07-31 삼성전자주식회사 접합 영역의 어브럽트니스를 개선시킬 수 있는 전계 효과트랜지스터 및 그 제조방법
US7227205B2 (en) * 2004-06-24 2007-06-05 International Business Machines Corporation Strained-silicon CMOS device and method
TWI463526B (zh) * 2004-06-24 2014-12-01 Ibm 改良具應力矽之ｃｍｏｓ元件的方法及以該方法製備而成的元件
US7288443B2 (en) * 2004-06-29 2007-10-30 International Business Machines Corporation Structures and methods for manufacturing p-type MOSFET with graded embedded silicon-germanium source-drain and/or extension
US8669145B2 (en) * 2004-06-30 2014-03-11 International Business Machines Corporation Method and structure for strained FinFET devices
US7521378B2 (en) * 2004-07-01 2009-04-21 Micron Technology, Inc. Low temperature process for polysilazane oxidation/densification
FR2872626B1 (fr) * 2004-07-05 2008-05-02 Commissariat Energie Atomique Procede pour contraindre un motif mince
US7161199B2 (en) * 2004-08-24 2007-01-09 Freescale Semiconductor, Inc. Transistor structure with stress modification and capacitive reduction feature in a width direction and method thereof
JP2006066573A (ja) * 2004-08-26 2006-03-09 Seiko Epson Corp 半導体装置および半導体装置の製造方法
US7067868B2 (en) * 2004-09-29 2006-06-27 Freescale Semiconductor, Inc. Double gate device having a heterojunction source/drain and strained channel
DE102004048096A1 (de) * 2004-09-30 2006-04-27 Forschungszentrum Jülich GmbH Verfahren zur Herstellung einer verspannten Schicht auf einem Substrat und Schichtstruktur
US7883979B2 (en) * 2004-10-26 2011-02-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing a semiconductor device with reduced floating body effect
US20060099763A1 (en) * 2004-10-28 2006-05-11 Yi-Cheng Liu Method of manufacturing semiconductor mos transistor device
DE102004053307B4 (de) * 2004-11-04 2010-01-07 Siltronic Ag Mehrschichtenstruktur umfassend ein Substrat und eine darauf heteroepitaktisch abgeschiedene Schicht aus Silicium und Germanium und ein Verfahren zu deren Herstellung
US7393733B2 (en) * 2004-12-01 2008-07-01 Amberwave Systems Corporation Methods of forming hybrid fin field-effect transistor structures
US7326969B1 (en) * 2004-12-02 2008-02-05 T-Ram Semiconductor, Inc. Semiconductor device incorporating thyristor-based memory and strained silicon
KR100689211B1 (ko) * 2004-12-11 2007-03-08 경북대학교 산학협력단 안장형 엠오에스 소자
US7479431B2 (en) 2004-12-17 2009-01-20 Intel Corporation Strained NMOS transistor featuring deep carbon doped regions and raised donor doped source and drain
US7348283B2 (en) * 2004-12-27 2008-03-25 Intel Corporation Mechanically robust dielectric film and stack
US7335959B2 (en) * 2005-01-06 2008-02-26 Intel Corporation Device with stepped source/drain region profile
US20060151808A1 (en) * 2005-01-12 2006-07-13 Chien-Hao Chen MOSFET device with localized stressor
US7282415B2 (en) * 2005-03-29 2007-10-16 Freescale Semiconductor, Inc. Method for making a semiconductor device with strain enhancement
US20060234467A1 (en) * 2005-04-15 2006-10-19 Van Gompel Toni D Method of forming trench isolation in a semiconductor device
US7205202B2 (en) * 2005-04-21 2007-04-17 Freescale Semiconductor, Inc. Semiconductor device and method for regional stress control
US7271069B2 (en) * 2005-04-21 2007-09-18 Freescale Semiconductor, Inc. Semiconductor device having a plurality of different layers and method therefor
US7465992B2 (en) * 2005-04-27 2008-12-16 International Business Machines Corporation Field effect transistor with mixed-crystal-orientation channel and source/drain regions
US9153645B2 (en) 2005-05-17 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US8324660B2 (en) 2005-05-17 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US8866190B2 (en) * 2005-06-14 2014-10-21 International Rectifler Corporation Methods of combining silicon and III-nitride material on a single wafer
FR2887367B1 (fr) * 2005-06-15 2008-06-27 Soitec Silicon On Insulator Procede de maintien de la contrainte dans un ilot grave dans une couche mince contrainte et structure obtenue par la mise en oeuvre du procede
US7528028B2 (en) * 2005-06-17 2009-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Super anneal for process induced strain modulation
US20070010073A1 (en) * 2005-07-06 2007-01-11 Chien-Hao Chen Method of forming a MOS device having a strained channel region
US20070023795A1 (en) * 2005-07-15 2007-02-01 Kabushiki Kaisha Toshiba Semiconductor device and method of fabricating the same
US7626246B2 (en) 2005-07-26 2009-12-01 Amberwave Systems Corporation Solutions for integrated circuit integration of alternative active area materials
US7358101B2 (en) * 2005-09-06 2008-04-15 Institute Of Nuclear Energy Research Method for preparing an optical active layer with 1˜10 nm distributed silicon quantum dots
US7638842B2 (en) 2005-09-07 2009-12-29 Amberwave Systems Corporation Lattice-mismatched semiconductor structures on insulators
WO2007036998A1 (ja) * 2005-09-28 2007-04-05 Fujitsu Limited 半導体装置及びその製造方法
DE102005047081B4 (de) * 2005-09-30 2019-01-31 Robert Bosch Gmbh Verfahren zum plasmalosen Ätzen von Silizium mit dem Ätzgas ClF3 oder XeF2
CN1959958B (zh) * 2005-10-31 2010-05-05 中芯国际集成电路制造(上海)有限公司 用于应变硅mos晶体管的多晶硅栅极掺杂方法和结构
US7307320B2 (en) * 2005-11-07 2007-12-11 Samsung Electronics Co., Ltd. Differential mechanical stress-producing regions for integrated circuit field effect transistors
DE102005054219B4 (de) 2005-11-14 2011-06-22 Infineon Technologies AG, 81669 Verfahren zum Herstellen eines Feldeffekttransistors und Feldeffekttransistor
US20070108529A1 (en) * 2005-11-14 2007-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Strained gate electrodes in semiconductor devices
JP2007141977A (ja) * 2005-11-16 2007-06-07 Matsushita Electric Ind Co Ltd 半導体装置
JP2007157788A (ja) * 2005-11-30 2007-06-21 Toshiba Corp 半導体装置
DE102005059231B4 (de) * 2005-12-12 2011-01-13 Infineon Technologies Ag Verfahren zum Herstellen eines Verbindungshalbleiter-Feldeffekttransistors mit einer Fin-Struktur und Verbindungshalbleiter-Feldeffekttransistor mit einer Fin-Struktur
KR100713924B1 (ko) * 2005-12-23 2007-05-07 주식회사 하이닉스반도체 돌기형 트랜지스터 및 그의 형성방법
US7525160B2 (en) * 2005-12-27 2009-04-28 Intel Corporation Multigate device with recessed strain regions
JP2007184418A (ja) * 2006-01-06 2007-07-19 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP4951978B2 (ja) * 2006-01-13 2012-06-13 ソニー株式会社 半導体装置及びその製造方法
CN101375388B (zh) * 2006-01-18 2011-08-03 Nxp股份有限公司 金属线之间的自对准沟槽的集成
US7368394B2 (en) * 2006-02-27 2008-05-06 Applied Materials, Inc. Etch methods to form anisotropic features for high aspect ratio applications
US7709345B2 (en) 2006-03-07 2010-05-04 Micron Technology, Inc. Trench isolation implantation
WO2007112066A2 (en) 2006-03-24 2007-10-04 Amberwave Systems Corporation Lattice-mismatched semiconductor structures and related methods for device fabrication
JP4984600B2 (ja) * 2006-03-30 2012-07-25 富士通株式会社 半導体装置及びその製造方法
DE102006015087B4 (de) * 2006-03-31 2011-03-10 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung von Transistoren
JP2007317796A (ja) * 2006-05-24 2007-12-06 Toshiba Corp 半導体装置および半導体装置の製造方法
US7678631B2 (en) * 2006-06-06 2010-03-16 Intel Corporation Formation of strain-inducing films
US7825400B2 (en) 2006-06-09 2010-11-02 Intel Corporation Strain-inducing semiconductor regions
US7629603B2 (en) * 2006-06-09 2009-12-08 Intel Corporation Strain-inducing semiconductor regions
US8853746B2 (en) 2006-06-29 2014-10-07 International Business Machines Corporation CMOS devices with stressed channel regions, and methods for fabricating the same
DE102006035669B4 (de) * 2006-07-31 2014-07-10 Globalfoundries Inc. Transistor mit einem verformten Kanalgebiet, das eine leistungssteigernde Materialzusammensetzung aufweist und Verfahren zur Herstellung
JP2008041734A (ja) * 2006-08-02 2008-02-21 Sony Corp 半導体装置および半導体装置の製造方法
US7598517B2 (en) * 2006-08-25 2009-10-06 Freescale Semiconductor, Inc. Superjunction trench device and method
WO2008030574A1 (en) 2006-09-07 2008-03-13 Amberwave Systems Corporation Defect reduction using aspect ratio trapping
US8642413B2 (en) * 2006-09-14 2014-02-04 Intel Corporation Formation of strain-inducing films using hydrogenated amorphous silicon
WO2008039495A1 (en) 2006-09-27 2008-04-03 Amberwave Systems Corporation Tri-gate field-effect transistors formed by aspect ratio trapping
US7875958B2 (en) 2006-09-27 2011-01-25 Taiwan Semiconductor Manufacturing Company, Ltd. Quantum tunneling devices and circuits with lattice-mismatched semiconductor structures
US7709312B2 (en) * 2006-09-29 2010-05-04 Intel Corporation Methods for inducing strain in non-planar transistor structures
US8168548B2 (en) * 2006-09-29 2012-05-01 Tokyo Electron Limited UV-assisted dielectric formation for devices with strained germanium-containing layers
US20080187018A1 (en) 2006-10-19 2008-08-07 Amberwave Systems Corporation Distributed feedback lasers formed via aspect ratio trapping
US7943469B2 (en) * 2006-11-28 2011-05-17 Intel Corporation Multi-component strain-inducing semiconductor regions
US20080142897A1 (en) * 2006-12-19 2008-06-19 Chartered Semiconductor Manufacturing Ltd. Integrated circuit system having strained transistor
JP5132928B2 (ja) * 2006-12-25 2013-01-30 パナソニック株式会社 半導体装置
US20080157200A1 (en) * 2006-12-27 2008-07-03 International Business Machines Corporation Stress liner surrounded facetless embedded stressor mosfet
KR101026479B1 (ko) * 2006-12-28 2011-04-01 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
KR100831682B1 (ko) * 2006-12-29 2008-05-22 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
JP5239183B2 (ja) * 2007-03-20 2013-07-17 株式会社Ｓｕｍｃｏ Ｓｏｉウェーハ及びその製造方法
WO2008117430A1 (ja) * 2007-03-27 2008-10-02 Fujitsu Microelectronics Limited 半導体装置の製造方法、半導体装置
US7833883B2 (en) * 2007-03-28 2010-11-16 Intel Corporation Precursor gas mixture for depositing an epitaxial carbon-doped silicon film
US9034102B2 (en) * 2007-03-29 2015-05-19 United Microelectronics Corp. Method of fabricating hybrid orientation substrate and structure of the same
US7825328B2 (en) 2007-04-09 2010-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Nitride-based multi-junction solar cell modules and methods for making the same
US8237151B2 (en) 2009-01-09 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Diode-based devices and methods for making the same
US8304805B2 (en) 2009-01-09 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor diodes fabricated by aspect ratio trapping with coalesced films
US9508890B2 (en) 2007-04-09 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Photovoltaics on silicon
US8450165B2 (en) 2007-05-14 2013-05-28 Intel Corporation Semiconductor device having tipless epitaxial source/drain regions
US20080290414A1 (en) * 2007-05-24 2008-11-27 Texas Instruments Incorporated Integrating strain engineering to maximize system-on-a-chip performance
US7960243B2 (en) * 2007-05-31 2011-06-14 Freescale Semiconductor, Inc. Method of forming a semiconductor device featuring a gate stressor and semiconductor device
US8329541B2 (en) 2007-06-15 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. InP-based transistor fabrication
US7795119B2 (en) * 2007-07-17 2010-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Flash anneal for a PAI, NiSi process
US7652336B2 (en) * 2007-08-06 2010-01-26 International Business Machines Corporation Semiconductor devices and methods of manufacture thereof
DE112008002387B4 (de) 2007-09-07 2022-04-07 Taiwan Semiconductor Manufacturing Co., Ltd. Struktur einer Mehrfachübergangs-Solarzelle, Verfahren zur Bildung einer photonischenVorrichtung, Photovoltaische Mehrfachübergangs-Zelle und Photovoltaische Mehrfachübergangs-Zellenvorrichtung,
US7932542B2 (en) * 2007-09-24 2011-04-26 Infineon Technologies Ag Method of fabricating an integrated circuit with stress enhancement
JP5069531B2 (ja) * 2007-09-28 2012-11-07 富士フイルム株式会社 窒化シリコン膜の形成方法
US7964910B2 (en) * 2007-10-17 2011-06-21 International Business Machines Corporation Planar field effect transistor structure having an angled crystallographic etch-defined source/drain recess and a method of forming the transistor structure
US7759702B2 (en) * 2008-01-04 2010-07-20 International Business Machines Corporation Hetero-junction bipolar transistor (HBT) and structure thereof
US7705386B2 (en) * 2008-01-07 2010-04-27 International Business Machines Corporation Providing isolation for wordline passing over deep trench capacitor
JP2009164364A (ja) * 2008-01-08 2009-07-23 Renesas Technology Corp 半導体装置およびその製造方法
US7678634B2 (en) * 2008-01-28 2010-03-16 International Business Machines Corporation Local stress engineering for CMOS devices
US9368410B2 (en) * 2008-02-19 2016-06-14 Globalfoundries Inc. Semiconductor devices having tensile and/or compressive stress and methods of manufacturing
US8624295B2 (en) 2008-03-20 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM devices utilizing strained-channel transistors and methods of manufacture
US8361879B2 (en) 2008-05-19 2013-01-29 Infineon Technologies Ag Stress-inducing structures, methods, and materials
US8183667B2 (en) 2008-06-03 2012-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial growth of crystalline material
US8274097B2 (en) 2008-07-01 2012-09-25 Taiwan Semiconductor Manufacturing Company, Ltd. Reduction of edge effects from aspect ratio trapping
US8981427B2 (en) 2008-07-15 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Polishing of small composite semiconductor materials
US7979836B2 (en) * 2008-08-15 2011-07-12 International Business Machines Corporation Split-gate DRAM with MuGFET, design structure, and method of manufacture
US20110306170A1 (en) * 2008-08-29 2011-12-15 Texas Instruments Incorporated Novel Method to Improve Performance by Enhancing Poly Gate Doping Concentration in an Embedded SiGe PMOS Process
DE102008044983B4 (de) * 2008-08-29 2014-08-21 Advanced Micro Devices, Inc. Verfahren zum Herstellen eines strukturierten verformten Substrats, insbesondere zur Herstellung verformter Transistoren mit geringerer Dicke der aktiven Schicht
JP4854719B2 (ja) * 2008-09-12 2012-01-18 富士通セミコンダクター株式会社 半導体装置の製造方法
JP4859896B2 (ja) * 2008-09-12 2012-01-25 富士通セミコンダクター株式会社 半導体装置
US20100072515A1 (en) 2008-09-19 2010-03-25 Amberwave Systems Corporation Fabrication and structures of crystalline material
CN102160145B (zh) 2008-09-19 2013-08-21 台湾积体电路制造股份有限公司 通过外延层过成长的元件形成
US8253211B2 (en) 2008-09-24 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor sensor structures with reduced dislocation defect densities
US7994002B2 (en) 2008-11-24 2011-08-09 Applied Materials, Inc. Method and apparatus for trench and via profile modification
US7772083B2 (en) * 2008-12-29 2010-08-10 International Business Machines Corporation Trench forming method and structure
US8816391B2 (en) 2009-04-01 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain engineering of devices with high-mobility channels
CN101853882B (zh) 2009-04-01 2016-03-23 台湾积体电路制造股份有限公司 具有改进的开关电流比的高迁移率多面栅晶体管
CN102379046B (zh) 2009-04-02 2015-06-17 台湾积体电路制造股份有限公司 从晶体材料的非极性平面形成的器件及其制作方法
US8455860B2 (en) 2009-04-30 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing source/drain resistance of III-V based transistors
US9768305B2 (en) 2009-05-29 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Gradient ternary or quaternary multiple-gate transistor
US8617976B2 (en) 2009-06-01 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain re-growth for manufacturing III-V based transistors
JP2011023534A (ja) 2009-07-15 2011-02-03 Sumitomo Electric Ind Ltd 窒化物系半導体発光素子
US8236709B2 (en) 2009-07-29 2012-08-07 International Business Machines Corporation Method of fabricating a device using low temperature anneal processes, a device and design structure
US20110147804A1 (en) * 2009-12-23 2011-06-23 Rishabh Mehandru Drive current enhancement in tri-gate MOSFETS by introduction of compressive metal gate stress using ion implantation
US8558279B2 (en) * 2010-09-23 2013-10-15 Intel Corporation Non-planar device having uniaxially strained semiconductor body and method of making same
US20120119302A1 (en) 2010-11-11 2012-05-17 International Business Machines Corporation Trench Silicide Contact With Low Interface Resistance
JP2012134395A (ja) * 2010-12-22 2012-07-12 Elpida Memory Inc 半導体装置および半導体装置の製造方法
US8470674B2 (en) 2011-01-03 2013-06-25 International Business Machines Corporation Structure, method and system for complementary strain fill for integrated circuit chips
DE102011011157B4 (de) * 2011-02-14 2017-11-09 Texas Instruments Deutschland Gmbh Elektronische Halbleitervorrichtung und Verfahren zu deren Herstellung
US8394712B2 (en) 2011-05-05 2013-03-12 International Business Machines Corporation Cavity-free interface between extension regions and embedded silicon-carbon alloy source/drain regions
US20120292735A1 (en) 2011-05-20 2012-11-22 GLOBALFOUNDRIES Singapore Pte.Ltd. Corner transistor suppression
US8598660B2 (en) 2011-06-01 2013-12-03 International Business Machines Corporation Stress enhanced LDMOS transistor to minimize on-resistance and maintain high breakdown voltage
US9064808B2 (en) 2011-07-25 2015-06-23 Synopsys, Inc. Integrated circuit devices having features with reduced edge curvature and methods for manufacturing the same
US9318370B2 (en) 2011-08-04 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. High-k dielectric liners in shallow trench isolations
US8609550B2 (en) * 2011-09-08 2013-12-17 Synopsys, Inc. Methods for manufacturing integrated circuit devices having features with reduced edge curvature
US8785291B2 (en) 2011-10-20 2014-07-22 International Business Machines Corporation Post-gate shallow trench isolation structure formation
US9601594B2 (en) * 2011-11-14 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with enhanced strain
US8466496B2 (en) 2011-11-17 2013-06-18 International Business Machines Corporation Selective partial gate stack for improved device isolation
FR2986369B1 (fr) 2012-01-30 2016-12-02 Commissariat Energie Atomique Procede pour contraindre un motif mince et procede de fabrication de transistor integrant ledit procede
US9219129B2 (en) * 2012-05-10 2015-12-22 International Business Machines Corporation Inverted thin channel mosfet with self-aligned expanded source/drain
US8652917B2 (en) * 2012-05-23 2014-02-18 GlobalFoundries, Inc. Superior stability of characteristics of transistors having an early formed high-K metal gate
US9136343B2 (en) * 2013-01-24 2015-09-15 Intel Corporation Deep gate-all-around semiconductor device having germanium or group III-V active layer
US8796098B1 (en) * 2013-02-26 2014-08-05 Cypress Semiconductor Corporation Embedded SONOS based memory cells
US9209066B2 (en) 2013-03-01 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation structure of semiconductor device
US9012336B2 (en) * 2013-04-08 2015-04-21 Applied Materials, Inc. Method for conformal treatment of dielectric films using inductively coupled plasma
US20150064929A1 (en) * 2013-09-05 2015-03-05 United Microelectronics Corp. Method of gap filling
US9553149B2 (en) * 2013-11-08 2017-01-24 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device with a strained region and method of making
US10593767B2 (en) * 2013-12-23 2020-03-17 Chun Wai NG Field plate structure for power semiconductor device and manufacturing method thereof
US9178068B1 (en) 2014-06-05 2015-11-03 International Business Machines Corporation FinFET with oxidation-induced stress
KR102155327B1 (ko) * 2014-07-07 2020-09-11 삼성전자주식회사 전계 효과 트랜지스터 및 그 제조 방법
US9401410B2 (en) * 2014-11-26 2016-07-26 Texas Instruments Incorporated Poly sandwich for deep trench fill
US9871100B2 (en) 2015-07-29 2018-01-16 Taiwan Semiconductor Manufacturing Co., Ltd. Trench structure of semiconductor device having uneven nitrogen distribution liner
US9530669B1 (en) 2015-11-30 2016-12-27 International Business Machines Corporation Method of making a semiconductor device having a semiconductor material on a relaxed semiconductor including replacing a strained, selective etchable material, with a low density dielectric in a cavity
US9847245B1 (en) * 2016-06-16 2017-12-19 Samsung Electronics Co., Ltd. Filling processes
US11139402B2 (en) 2018-05-14 2021-10-05 Synopsys, Inc. Crystal orientation engineering to achieve consistent nanowire shapes
US11264458B2 (en) 2019-05-20 2022-03-01 Synopsys, Inc. Crystal orientation engineering to achieve consistent nanowire shapes
US11805645B2 (en) 2019-08-16 2023-10-31 Micron Technology, Inc. Integrated assemblies having rugged material fill, and methods of forming integrated assemblies
US11296209B2 (en) 2019-08-27 2022-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. RF switch device with a sidewall spacer having a low dielectric constant

Family Cites Families (211)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US669004A (en) * 1900-10-23 1901-02-26 John S Tilley Combined trestle and extension-ladder.
US4010045A (en) * 1973-12-13 1977-03-01 Ruehrwein Robert A Process for production of III-V compound crystals
US4354898A (en) * 1981-06-24 1982-10-19 Bell Telephone Laboratories, Incorporated Method of preferentially etching optically flat mirror facets in InGaAsP/InP heterostructures
JPH0656887B2 (ja) 1982-02-03 1994-07-27 株式会社日立製作所 半導体装置およびその製法
FR2525033B1 (fr) * 1982-04-08 1986-01-17 Bouadma Noureddine Laser a semi-conducteur a plusieurs longueurs d'onde independantes et son procede de realisation
US4411734A (en) 1982-12-09 1983-10-25 Rca Corporation Etching of tantalum silicide/doped polysilicon structures
US4522662A (en) 1983-08-12 1985-06-11 Hewlett-Packard Company CVD lateral epitaxial growth of silicon over insulators
CA1247947A (en) * 1984-07-31 1989-01-03 Masaru Wada Method of manufacturing semiconductor device
US4777517A (en) * 1984-11-29 1988-10-11 Fujitsu Limited Compound semiconductor integrated circuit device
US4649859A (en) * 1985-02-19 1987-03-17 The United States Of America As Represented By The United States Department Of Energy Reactor design for uniform chemical vapor deposition-grown films without substrate rotation
US4803539A (en) * 1985-03-29 1989-02-07 International Business Machines Corporation Dopant control of metal silicide formation
US4764246A (en) 1985-08-06 1988-08-16 American Telephone And Telegraph Company, At&T Bell Laboratories Buried undercut mesa-like waveguide and method of making same
JPS6292361A (ja) 1985-10-17 1987-04-27 Toshiba Corp 相補型半導体装置
DE3542482A1 (de) 1985-11-30 1987-06-04 Licentia Gmbh Modulationsdotierter feldeffekttransistor
US4717681A (en) * 1986-05-19 1988-01-05 Texas Instruments Incorporated Method of making a heterojunction bipolar transistor with SIPOS
US5298452A (en) * 1986-09-12 1994-03-29 International Business Machines Corporation Method and apparatus for low temperature, low pressure chemical vapor deposition of epitaxial silicon layers
US4767246A (en) * 1986-12-05 1988-08-30 Camloh Industries, Inc. Quick-release tool holding device
US4749441A (en) 1986-12-11 1988-06-07 General Motors Corporation Semiconductor mushroom structure fabrication
US4987462A (en) * 1987-01-06 1991-01-22 Texas Instruments Incorporated Power MISFET
US4755478A (en) 1987-08-13 1988-07-05 International Business Machines Corporation Method of forming metal-strapped polysilicon gate electrode for FET device
US4786615A (en) 1987-08-31 1988-11-22 Motorola Inc. Method for improved surface planarity in selective epitaxial silicon
US4982263A (en) * 1987-12-21 1991-01-01 Texas Instruments Incorporated Anodizable strain layer for SOI semiconductor structures
US5130269A (en) * 1988-04-27 1992-07-14 Fujitsu Limited Hetero-epitaxially grown compound semiconductor substrate and a method of growing the same
DE3816358A1 (de) * 1988-05-13 1989-11-23 Eurosil Electronic Gmbh Nichtfluechtige speicherzelle und verfahren zur herstellung
US5198689A (en) 1988-11-30 1993-03-30 Fujitsu Limited Heterojunction bipolar transistor
US5250445A (en) 1988-12-20 1993-10-05 Texas Instruments Incorporated Discretionary gettering of semiconductor circuits
US5241197A (en) 1989-01-25 1993-08-31 Hitachi, Ltd. Transistor provided with strained germanium layer
US5217923A (en) 1989-02-13 1993-06-08 Kabushiki Kaisha Toshiba Method of fabricating a semiconductor device having silicided source/drain regions
US4997776A (en) * 1989-03-06 1991-03-05 International Business Machines Corp. Complementary bipolar transistor structure and method for manufacture
FR2645345A1 (fr) * 1989-03-31 1990-10-05 Thomson Csf Procede de modulation dirigee de la composition ou du dopage de semi-conducteurs, notamment pour la realisation de composants electroniques monolithiques de type planar, utilisation et produits correspondants
US4963506A (en) 1989-04-24 1990-10-16 Motorola Inc. Selective deposition of amorphous and polycrystalline silicon
US5108946A (en) 1989-05-19 1992-04-28 Motorola, Inc. Method of forming planar isolation regions
US5013681A (en) 1989-09-29 1991-05-07 The United States Of America As Represented By The Secretary Of The Navy Method of producing a thin silicon-on-insulator layer
US5202284A (en) 1989-12-01 1993-04-13 Hewlett-Packard Company Selective and non-selective deposition of Si1-x Gex on a Si subsrate that is partially masked with SiO2
EP0445475B1 (en) * 1990-02-20 1998-08-26 Kabushiki Kaisha Toshiba Heterojunction bipolar transistor
US5089872A (en) * 1990-04-27 1992-02-18 North Carolina State University Selective germanium deposition on silicon and resulting structures
US5316958A (en) 1990-05-31 1994-05-31 International Business Machines Corporation Method of dopant enhancement in an epitaxial silicon layer by using germanium
JPH0444328A (ja) 1990-06-11 1992-02-14 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5158907A (en) * 1990-08-02 1992-10-27 At&T Bell Laboratories Method for making semiconductor devices with low dislocation defects
US5155571A (en) 1990-08-06 1992-10-13 The Regents Of The University Of California Complementary field effect transistors having strained superlattice structure
US5034348A (en) 1990-08-16 1991-07-23 International Business Machines Corp. Process for forming refractory metal silicide layers of different thicknesses in an integrated circuit
JPH0691249B2 (ja) 1991-01-10 1994-11-14 インターナショナル・ビジネス・マシーンズ・コーポレイション 変調ドープ形ｍｉｓｆｅｔ及びその製造方法
US5240876A (en) 1991-02-22 1993-08-31 Harris Corporation Method of fabricating SOI wafer with SiGe as an etchback film in a BESOI process
US5243207A (en) 1991-03-15 1993-09-07 Texas Instruments Incorporated Method to integrate HBTs and FETs
US5091767A (en) * 1991-03-18 1992-02-25 At&T Bell Laboratories Article comprising a lattice-mismatched semiconductor heterostructure
US5442205A (en) 1991-04-24 1995-08-15 At&T Corp. Semiconductor heterostructure devices with strained semiconductor layers
US5221413A (en) 1991-04-24 1993-06-22 At&T Bell Laboratories Method for making low defect density semiconductor heterostructure and devices made thereby
US5212112A (en) 1991-05-23 1993-05-18 At&T Bell Laboratories Selective epitaxy of silicon in silicon dioxide apertures with suppression of unwanted formation of facets
CA2062134C (en) 1991-05-31 1997-03-25 Ibm Heteroepitaxial layers with low defect density and arbitrary network parameter
JPH07187892A (ja) 1991-06-28 1995-07-25 Internatl Business Mach Corp <Ibm> シリコン及びその形成方法
US5166084A (en) 1991-09-03 1992-11-24 Motorola, Inc. Process for fabricating a silicon on insulator field effect transistor
US5291439A (en) * 1991-09-12 1994-03-01 International Business Machines Corporation Semiconductor memory cell and memory array with inversion layer
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
US5208182A (en) 1991-11-12 1993-05-04 Kopin Corporation Dislocation density reduction in gallium arsenide on silicon heterostructures
US5254873A (en) * 1991-12-09 1993-10-19 Motorola, Inc. Trench structure having a germanium silicate region
US5207864A (en) 1991-12-30 1993-05-04 Bell Communications Research Low-temperature fusion of dissimilar semiconductors
US5266813A (en) 1992-01-24 1993-11-30 International Business Machines Corporation Isolation technique for silicon germanium devices
JP3191972B2 (ja) 1992-01-31 2001-07-23 キヤノン株式会社 半導体基板の作製方法及び半導体基板
US5393375A (en) * 1992-02-03 1995-02-28 Cornell Research Foundation, Inc. Process for fabricating submicron single crystal electromechanical structures
US5467305A (en) 1992-03-12 1995-11-14 International Business Machines Corporation Three-dimensional direct-write EEPROM arrays and fabrication methods
US5426069A (en) 1992-04-09 1995-06-20 Dalsa Inc. Method for making silicon-germanium devices using germanium implantation
US5334861A (en) 1992-05-19 1994-08-02 Motorola Inc. Semiconductor memory cell
US5212110A (en) 1992-05-26 1993-05-18 Motorola, Inc. Method for forming isolation regions in a semiconductor device
US5242847A (en) 1992-07-27 1993-09-07 North Carolina State University At Raleigh Selective deposition of doped silion-germanium alloy on semiconductor substrate
US5461250A (en) 1992-08-10 1995-10-24 International Business Machines Corporation SiGe thin film or SOI MOSFET and method for making the same
JPH06140624A (ja) 1992-10-22 1994-05-20 Furukawa Electric Co Ltd:The ショットキー接合素子
US5386132A (en) 1992-11-02 1995-01-31 Wong; Chun C. D. Multimedia storage system with highly compact memory device
US5418743A (en) * 1992-12-07 1995-05-23 Nippon Steel Corporation Method of writing into non-volatile semiconductor memory
US5523243A (en) * 1992-12-21 1996-06-04 International Business Machines Corporation Method of fabricating a triple heterojunction bipolar transistor
US5523592A (en) 1993-02-03 1996-06-04 Hitachi, Ltd. Semiconductor optical device, manufacturing method for the same, and opto-electronic integrated circuit using the same
JP3093904B2 (ja) * 1993-02-16 2000-10-03 富士通株式会社 化合物半導体結晶の成長方法
US5346848A (en) 1993-06-01 1994-09-13 Motorola, Inc. Method of bonding silicon and III-V semiconductor materials
US5413679A (en) 1993-06-30 1995-05-09 The United States Of America As Represented By The Secretary Of The Navy Method of producing a silicon membrane using a silicon alloy etch stop layer
US5310451A (en) 1993-08-19 1994-05-10 International Business Machines Corporation Method of forming an ultra-uniform silicon-on-insulator layer
US5792679A (en) 1993-08-30 1998-08-11 Sharp Microelectronics Technology, Inc. Method for forming silicon-germanium/Si/silicon dioxide heterostructure using germanium implant
JPH0794420A (ja) 1993-09-20 1995-04-07 Fujitsu Ltd 化合物半導体結晶基板の製造方法
US5461243A (en) 1993-10-29 1995-10-24 International Business Machines Corporation Substrate for tensilely strained semiconductor
JP2980497B2 (ja) 1993-11-15 1999-11-22 株式会社東芝 誘電体分離型バイポーラトランジスタの製造方法
CA2131668C (en) * 1993-12-23 1999-03-02 Carol Galli Isolation structure using liquid phase oxide deposition
JP3514500B2 (ja) 1994-01-28 2004-03-31 株式会社ルネサステクノロジ 半導体装置及びその製造方法
JP2669368B2 (ja) * 1994-03-16 1997-10-27 日本電気株式会社 Ｓｉ基板上化合物半導体積層構造の製造方法
US5571373A (en) 1994-05-18 1996-11-05 Memc Electronic Materials, Inc. Method of rough polishing semiconductor wafers to reduce surface roughness
US5496771A (en) * 1994-05-19 1996-03-05 International Business Machines Corporation Method of making overpass mask/insulator for local interconnects
US5534713A (en) 1994-05-20 1996-07-09 International Business Machines Corporation Complementary metal-oxide semiconductor transistor logic using strained SI/SIGE heterostructure layers
US5479033A (en) 1994-05-27 1995-12-26 Sandia Corporation Complementary junction heterostructure field-effect transistor
CA2135508C (en) * 1994-11-09 1998-11-03 Robert J. Lyn Method for forming solder balls on a semiconductor substrate
JP3761918B2 (ja) * 1994-09-13 2006-03-29 株式会社東芝 半導体装置の製造方法
JP3361922B2 (ja) * 1994-09-13 2003-01-07 株式会社東芝 半導体装置
US5496750A (en) * 1994-09-19 1996-03-05 Texas Instruments Incorporated Elevated source/drain junction metal oxide semiconductor field-effect transistor using blanket silicon deposition
US5561302A (en) 1994-09-26 1996-10-01 Motorola, Inc. Enhanced mobility MOSFET device and method
US5633202A (en) 1994-09-30 1997-05-27 Intel Corporation High tensile nitride layer
US5710450A (en) * 1994-12-23 1998-01-20 Intel Corporation Transistor with ultra shallow tip and method of fabrication
US5539214A (en) 1995-02-06 1996-07-23 Regents Of The University Of California Quantum bridges fabricated by selective etching of superlattice structures
US5777347A (en) 1995-03-07 1998-07-07 Hewlett-Packard Company Vertical CMOS digital multi-valued restoring logic device
US5624529A (en) * 1995-05-10 1997-04-29 Sandia Corporation Dry etching method for compound semiconductors
US5920088A (en) * 1995-06-16 1999-07-06 Interuniversitair Micro-Electronica Centrum (Imec Vzw) Vertical MISFET devices
JP3403877B2 (ja) 1995-10-25 2003-05-06 三菱電機株式会社 半導体記憶装置とその製造方法
US5714413A (en) * 1995-12-11 1998-02-03 Intel Corporation Method of making a transistor having a deposited dual-layer spacer structure
FR2742924B1 (fr) * 1995-12-22 1998-03-20 Jorge Luis Regolini Procede de depot selectif d'un siliciure de metal refractaire sur du silicium et plaquette de silicium metallisee par ce procede
JPH09205152A (ja) * 1996-01-25 1997-08-05 Sony Corp ２層ゲート電極構造を有するｃｍｏｓ半導体装置及びその製造方法
US6191432B1 (en) * 1996-09-02 2001-02-20 Kabushiki Kaisha Toshiba Semiconductor device and memory device
US5847419A (en) * 1996-09-17 1998-12-08 Kabushiki Kaisha Toshiba Si-SiGe semiconductor device and method of fabricating the same
US6399970B2 (en) * 1996-09-17 2002-06-04 Matsushita Electric Industrial Co., Ltd. FET having a Si/SiGeC heterojunction channel
US5808344A (en) 1996-12-13 1998-09-15 International Business Machines Corporation Single-transistor logic and CMOS inverters
US20020019127A1 (en) * 1997-02-14 2002-02-14 Micron Technology, Inc. Interconnect structure and method of making
US5714777A (en) * 1997-02-19 1998-02-03 International Business Machines Corporation Si/SiGe vertical junction field effect transistor
JPH10270685A (ja) * 1997-03-27 1998-10-09 Sony Corp 電界効果トランジスタとその製造方法、半導体装置とその製造方法、その半導体装置を含む論理回路および半導体基板
EP0867701A1 (en) * 1997-03-28 1998-09-30 Interuniversitair Microelektronica Centrum Vzw Method of fabrication of an infrared radiation detector and more particularly an infrared sensitive bolometer
US6030887A (en) * 1998-02-26 2000-02-29 Memc Electronic Materials, Inc. Flattening process for epitaxial semiconductor wafers
US5786614A (en) 1997-04-08 1998-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Separated floating gate for EEPROM application
US6191007B1 (en) * 1997-04-28 2001-02-20 Denso Corporation Method for manufacturing a semiconductor substrate
US6033974A (en) * 1997-05-12 2000-03-07 Silicon Genesis Corporation Method for controlled cleaving process
US5877070A (en) * 1997-05-31 1999-03-02 Max-Planck Society Method for the transfer of thin layers of monocrystalline material to a desirable substrate
US6051511A (en) * 1997-07-31 2000-04-18 Micron Technology, Inc. Method and apparatus for reducing isolation stress in integrated circuits
US5869359A (en) * 1997-08-20 1999-02-09 Prabhakar; Venkatraman Process for forming silicon on insulator devices having elevated source and drain regions
US6033995A (en) * 1997-09-16 2000-03-07 Trw Inc. Inverted layer epitaxial liftoff process
TW343364B (en) * 1997-09-26 1998-10-21 United Microelectronics Corp Process for producing twin gate oxide elements
US6051478A (en) * 1997-12-18 2000-04-18 Advanced Micro Devices, Inc. Method of enhancing trench edge oxide quality
JP3519589B2 (ja) * 1997-12-24 2004-04-19 株式会社ルネサステクノロジ 半導体集積回路の製造方法
US6069091A (en) * 1997-12-29 2000-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ sequential silicon containing hard mask layer/silicon layer plasma etch method
US6013134A (en) * 1998-02-18 2000-01-11 International Business Machines Corporation Advance integrated chemical vapor deposition (AICVD) for semiconductor devices
TW415103B (en) * 1998-03-02 2000-12-11 Ibm Si/SiGe optoelectronic integrated circuits
US6245684B1 (en) * 1998-03-13 2001-06-12 Applied Materials, Inc. Method of obtaining a rounded top trench corner for semiconductor trench etch applications
CA2327421A1 (en) * 1998-04-10 1999-10-21 Jeffrey T. Borenstein Silicon-germanium etch stop layer system
US6245691B1 (en) * 1998-05-29 2001-06-12 Taiwan Semiconductor Manufacturing Company Ozone-teos method for forming with attenuated surface sensitivity a silicon oxide dielectric layer upon a thermally oxidized silicon substrate layer
US6207530B1 (en) * 1998-06-19 2001-03-27 International Business Machines Corporation Dual gate FET and process
US6291326B1 (en) * 1998-06-23 2001-09-18 Silicon Genesis Corporation Pre-semiconductor process implant and post-process film separation
US6344375B1 (en) * 1998-07-28 2002-02-05 Matsushita Electric Industrial Co., Ltd Substrate containing compound semiconductor, method for manufacturing the same and semiconductor device using the same
US6335546B1 (en) * 1998-07-31 2002-01-01 Sharp Kabushiki Kaisha Nitride semiconductor structure, method for producing a nitride semiconductor structure, and light emitting device
US6222218B1 (en) 1998-09-14 2001-04-24 International Business Machines Corporation DRAM trench
US6239002B1 (en) * 1998-10-19 2001-05-29 Taiwan Semiconductor Manufacturing Company Thermal oxidizing method for forming with attenuated surface sensitivity ozone-teos silicon oxide dielectric layer upon a thermally oxidized silicon substrate layer
JP2000174148A (ja) * 1998-12-09 2000-06-23 Mitsubishi Electric Corp 不揮発性半導体記憶装置およびその製造方法
US6235568B1 (en) * 1999-01-22 2001-05-22 Intel Corporation Semiconductor device having deposited silicon regions and a method of fabrication
US6297128B1 (en) * 1999-01-29 2001-10-02 Vantis Corporation Process for manufacturing shallow trenches filled with dielectric material having low mechanical stress
US6350993B1 (en) * 1999-03-12 2002-02-26 International Business Machines Corporation High speed composite p-channel Si/SiGe heterostructure for field effect devices
US6187657B1 (en) * 1999-03-24 2001-02-13 Advanced Micro Devices, Inc. Dual material gate MOSFET technique
JP2002541664A (ja) * 1999-04-02 2002-12-03 シリコン ヴァレイ グループ サーマル システムズ リミテッド ライアビリティ カンパニー 側壁ライナー酸化成長前にトレンチ充填酸化物を付着させるためのトレンチ分離方法。
TW518637B (en) * 1999-04-15 2003-01-21 Semiconductor Energy Lab Electro-optical device and electronic equipment
TW591132B (en) * 1999-06-17 2004-06-11 Taiwan Semiconductor Mfg Method of growing SiGe epitaxy
EP1965431A2 (en) * 1999-06-22 2008-09-03 Matsushita Electric Industrial Co., Ltd. Heterojunction bipolar transistor and method for fabricating the same
US6281532B1 (en) * 1999-06-28 2001-08-28 Intel Corporation Technique to obtain increased channel mobilities in NMOS transistors by gate electrode engineering
US6228694B1 (en) * 1999-06-28 2001-05-08 Intel Corporation Method of increasing the mobility of MOS transistors by use of localized stress regions
US6876053B1 (en) * 1999-08-13 2005-04-05 Intel Corporation Isolation structure configurations for modifying stresses in semiconductor devices
US6204529B1 (en) * 1999-08-27 2001-03-20 Hsing Lan Lung 8 bit per cell non-volatile semiconductor memory structure utilizing trench technology and dielectric floating gate
US6339232B1 (en) * 1999-09-20 2002-01-15 Kabushika Kaisha Toshiba Semiconductor device
US6287913B1 (en) * 1999-10-26 2001-09-11 International Business Machines Corporation Double polysilicon process for providing single chip high performance logic and compact embedded memory structure
US7391087B2 (en) * 1999-12-30 2008-06-24 Intel Corporation MOS transistor structure and method of fabrication
KR100327596B1 (ko) * 1999-12-31 2002-03-15 박종섭 Ｓｅｇ 공정을 이용한 반도체소자의 콘택 플러그 제조방법
US6352909B1 (en) * 2000-01-06 2002-03-05 Silicon Wafer Technologies, Inc. Process for lift-off of a layer from a substrate
US6602613B1 (en) * 2000-01-20 2003-08-05 Amberwave Systems Corporation Heterointegration of materials using deposition and bonding
JP2001244468A (ja) * 2000-03-02 2001-09-07 Sony Corp 半導体装置およびその製造方法
US6483156B1 (en) * 2000-03-16 2002-11-19 International Business Machines Corporation Double planar gated SOI MOSFET structure
US6368931B1 (en) * 2000-03-27 2002-04-09 Intel Corporation Thin tensile layers in shallow trench isolation and method of making same
JP4698793B2 (ja) * 2000-04-03 2011-06-08 ルネサスエレクトロニクス株式会社 半導体装置
US6362071B1 (en) * 2000-04-05 2002-03-26 Motorola, Inc. Method for forming a semiconductor device with an opening in a dielectric layer
JP2001338988A (ja) * 2000-05-25 2001-12-07 Hitachi Ltd 半導体装置及びその製造方法
US6593191B2 (en) * 2000-05-26 2003-07-15 Amberwave Systems Corporation Buried channel strained silicon FET using a supply layer created through ion implantation
KR100407684B1 (ko) * 2000-06-28 2003-12-01 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US6420937B1 (en) * 2000-08-29 2002-07-16 Matsushita Electric Industrial Co., Ltd. Voltage controlled oscillator with power amplifier
JP3998408B2 (ja) * 2000-09-29 2007-10-24 株式会社東芝 半導体装置及びその製造方法
US6524935B1 (en) * 2000-09-29 2003-02-25 International Business Machines Corporation Preparation of strained Si/SiGe on insulator by hydrogen induced layer transfer technique
US6503833B1 (en) * 2000-11-15 2003-01-07 International Business Machines Corporation Self-aligned silicide (salicide) process for strained silicon MOSFET ON SiGe and structure formed thereby
KR100767950B1 (ko) * 2000-11-22 2007-10-18 가부시키가이샤 히타치세이사쿠쇼 반도체 장치 및 그 제조 방법
US7312485B2 (en) * 2000-11-29 2007-12-25 Intel Corporation CMOS fabrication process utilizing special transistor orientation
US20020100942A1 (en) * 2000-12-04 2002-08-01 Fitzgerald Eugene A. CMOS inverter and integrated circuits utilizing strained silicon surface channel MOSFETs
WO2002052652A1 (fr) * 2000-12-26 2002-07-04 Matsushita Electric Industrial Co., Ltd. Composant a semi-conducteur et son procede de fabrication
JP3618319B2 (ja) * 2000-12-26 2005-02-09 松下電器産業株式会社 半導体装置及びその製造方法
US6563152B2 (en) * 2000-12-29 2003-05-13 Intel Corporation Technique to obtain high mobility channels in MOS transistors by forming a strain layer on an underside of a channel
US6653200B2 (en) * 2001-01-26 2003-11-25 Applied Materials, Inc. Trench fill process for reducing stress in shallow trench isolation
US6677192B1 (en) * 2001-03-02 2004-01-13 Amberwave Systems Corporation Method of fabricating a relaxed silicon germanium platform having planarizing for high speed CMOS electronics and high speed analog circuits
US6646322B2 (en) * 2001-03-02 2003-11-11 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6703688B1 (en) * 2001-03-02 2004-03-09 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
AU2002320060A1 (en) * 2001-06-08 2002-12-23 Amberwave Systems Corporation Method for isolating semiconductor devices
US6593625B2 (en) * 2001-06-12 2003-07-15 International Business Machines Corporation Relaxed SiGe layers on Si or silicon-on-insulator substrates by ion implantation and thermal annealing
US6855649B2 (en) * 2001-06-12 2005-02-15 International Business Machines Corporation Relaxed SiGe layers on Si or silicon-on-insulator substrates by ion implantation and thermal annealing
WO2002103760A2 (en) * 2001-06-14 2002-12-27 Amberware Systems Corporation Method of selective removal of sige alloys
US6717213B2 (en) * 2001-06-29 2004-04-06 Intel Corporation Creation of high mobility channels in thin-body SOI devices
JP2004538634A (ja) * 2001-08-06 2004-12-24 マサチューセッツ　インスティテュート　オブ　テクノロジー ひずみ層を有する半導体基板及びその形成方法
US6974735B2 (en) * 2001-08-09 2005-12-13 Amberwave Systems Corporation Dual layer Semiconductor Devices
JP2005504436A (ja) * 2001-09-21 2005-02-10 アンバーウェーブ システムズ コーポレイション 画定された不純物勾配を有するひずみ材料層を使用する半導体構造、およびその構造を製作するための方法。
US6621131B2 (en) * 2001-11-01 2003-09-16 Intel Corporation Semiconductor transistor having a stressed channel
US6703271B2 (en) * 2001-11-30 2004-03-09 Taiwan Semiconductor Manufacturing Company Complementary metal oxide semiconductor transistor technology using selective epitaxy of a strained silicon germanium layer
US6657276B1 (en) * 2001-12-10 2003-12-02 Advanced Micro Devices, Inc. Shallow trench isolation (STI) region with high-K liner and method of formation
US6583000B1 (en) * 2002-02-07 2003-06-24 Sharp Laboratories Of America, Inc. Process integration of Si1-xGex CMOS with Si1-xGex relaxation after STI formation
US6492216B1 (en) * 2002-02-07 2002-12-10 Taiwan Semiconductor Manufacturing Company Method of forming a transistor with a strained channel
JP2003273206A (ja) * 2002-03-18 2003-09-26 Fujitsu Ltd 半導体装置とその製造方法
US6605498B1 (en) * 2002-03-29 2003-08-12 Intel Corporation Semiconductor transistor having a backfilled channel material
US7494901B2 (en) * 2002-04-05 2009-02-24 Microng Technology, Inc. Methods of forming semiconductor-on-insulator constructions
JP2003347399A (ja) * 2002-05-23 2003-12-05 Sharp Corp 半導体基板の製造方法
US6995430B2 (en) * 2002-06-07 2006-02-07 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
US7074623B2 (en) * 2002-06-07 2006-07-11 Amberwave Systems Corporation Methods of forming strained-semiconductor-on-insulator finFET device structures
US6764908B1 (en) * 2002-06-19 2004-07-20 Advanced Micro Devices, Inc. Narrow width CMOS devices fabricated on strained lattice semiconductor substrates with maximized NMOS and PMOS drive currents
US6982474B2 (en) * 2002-06-25 2006-01-03 Amberwave Systems Corporation Reacted conductive gate electrodes
US7473947B2 (en) * 2002-07-12 2009-01-06 Intel Corporation Process for ultra-thin body SOI devices that incorporate EPI silicon tips and article made thereby
US6812086B2 (en) * 2002-07-16 2004-11-02 Intel Corporation Method of making a semiconductor transistor
US6828632B2 (en) * 2002-07-18 2004-12-07 Micron Technology, Inc. Stable PD-SOI devices and methods
JP4368095B2 (ja) * 2002-08-21 2009-11-18 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法
US6699765B1 (en) * 2002-08-29 2004-03-02 Micrel, Inc. Method of fabricating a bipolar transistor using selective epitaxially grown SiGe base layer
US6743684B2 (en) * 2002-10-11 2004-06-01 Texas Instruments Incorporated Method to produce localized halo for MOS transistor
US6657223B1 (en) * 2002-10-29 2003-12-02 Advanced Micro Devices, Inc. Strained silicon MOSFET having silicon source/drain regions and method for its fabrication
US6703648B1 (en) * 2002-10-29 2004-03-09 Advanced Micro Devices, Inc. Strained silicon PMOS having silicon germanium source/drain extensions and method for its fabrication
US6855990B2 (en) * 2002-11-26 2005-02-15 Taiwan Semiconductor Manufacturing Co., Ltd Strained-channel multiple-gate transistor
US6696348B1 (en) * 2002-12-09 2004-02-24 Advanced Micro Devices, Inc. Wide neck shallow trench isolation region to prevent strain relaxation at shallow trench isolation region edges
US20040119101A1 (en) * 2002-12-23 2004-06-24 Gerhard Schrom Contact layout for MOSFETs under tensile strain
US6730576B1 (en) * 2002-12-31 2004-05-04 Advanced Micro Devices, Inc. Method of forming a thick strained silicon layer and semiconductor structures incorporating a thick strained silicon layer
US6825086B2 (en) * 2003-01-17 2004-11-30 Sharp Laboratories Of America, Inc. Strained-silicon channel CMOS with sacrificial shallow trench isolation oxide liner
US7001837B2 (en) * 2003-01-17 2006-02-21 Advanced Micro Devices, Inc. Semiconductor with tensile strained substrate and method of making the same
US6921913B2 (en) * 2003-03-04 2005-07-26 Taiwan Semiconductor Manufacturing Co., Ltd. Strained-channel transistor structure with lattice-mismatched zone
US6982433B2 (en) * 2003-06-12 2006-01-03 Intel Corporation Gate-induced strain for MOS performance improvement
US6929992B1 (en) * 2003-12-17 2005-08-16 Advanced Micro Devices, Inc. Strained silicon MOSFETs having NMOS gates with work functions for compensating NMOS threshold voltage shift
US7172933B2 (en) * 2004-06-10 2007-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Recessed polysilicon gate structure for a strained silicon MOSFET device

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100483667C (zh) * 2006-08-10 2009-04-29 中芯国际集成电路制造(上海)有限公司 形成浅沟槽隔离结构的方法和浅沟槽隔离结构
CN101136434B (zh) * 2006-08-29 2010-07-21 台湾积体电路制造股份有限公司 半导体集成电路装置
TWI408751B (zh) * 2007-01-31 2013-09-11 Globalfoundries Us Inc 具有在應變之絕緣體上覆半導體基板上之嵌入的矽／鍺材料的電晶體
CN102456735A (zh) * 2010-10-27 2012-05-16 中国科学院微电子研究所 半导体器件及其制造方法
CN102456735B (zh) * 2010-10-27 2013-11-13 中国科学院微电子研究所 半导体器件制造方法
CN102881625A (zh) * 2011-07-13 2013-01-16 中国科学院微电子研究所 隔离结构以及半导体结构的形成方法
CN102881625B (zh) * 2011-07-13 2015-07-15 中国科学院微电子研究所 隔离结构以及半导体结构的形成方法
CN105409005A (zh) * 2013-08-23 2016-03-16 英特尔公司 在mos晶体管的iv族衬底上沉积的iii-v沟道的高阻层
CN109313157A (zh) * 2016-04-19 2019-02-05 巴拉什·塔库拉帕里 纳米孔传感器、包括传感器的结构和装置、以及形成和使用它的方法
CN109313157B (zh) * 2016-04-19 2024-03-29 巴拉什·塔库拉帕里 纳米孔传感器、包括传感器的结构和装置、以及形成和使用它的方法
US11977069B2 (en) 2016-04-19 2024-05-07 Bharath Takulapalli Nanopore sensor, structure and device including the sensor, and methods of forming and using same
CN111239224A (zh) * 2020-03-03 2020-06-05 南方科技大学 一种气体传感器及其制备方法

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