CN102456735A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提出了一种半导体器件，包括：衬底，包括用于对位于栅长方向上的不同器件进行隔离的沟槽；栅极部分，位于所述衬底上；源极部分和漏极部分，分别位于栅极部分相对两侧的衬底内；衬里，位于所述沟槽的内壁上；应变相变材料部分，位于所述沟槽中；其中应变相变材料部分对衬底施加拉应力或压应力，以使衬底产生拉应变或压应变。本发明还提出了一种用于制造上述半导体器件的工艺方法。在本发明中，在浅沟槽隔离区中形成相变材料。通过相变材料在发生相变时所产生的体积或密度改变，能够产生较大的形变应力，从而增强半导体器件的性能。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体领域，尤其涉及半导体器件及其制造方法，更具体地，涉及一种包含应变相变材料(stressed Phase Change Material(PCM))的半导体器件及其制造方法。
背景技术
半导体器件衬底中的机械应变可以用于改变半导体器件的性能。例如，在Si衬底中，当Si衬底层处于压应变状态时，空穴迁移率将得到提升；相反地，当Si衬底层处于拉应变状态时，电子迁移率将得到提升。因此，有利地，可以在半导体器件的衬底层区域中产生拉应力(n型半导体器件)或压应力(p型半导体器件)，以增强n型或p型半导体器件的性能。
传统工艺是在半导体器件的沟道区内形成应变缓冲层(SiGe等)，以实现上述拉应变或压应变。但是，这样做的缺点在于只能提供有限的拉应力或压应力(大约200MPa～大约500MPa的范围内)，而这极大地限制了所得到的半导体器件的性能。
发明内容
考虑到传统工艺的上述缺陷，本发明提出了一种包含应变相变材料的半导体器件及其制造方法，能够在半导体器件中提供更大的拉应力或压应力，以进一步增强n型或p型半导体器件的性能。
根据本发明的第一方案，提出了一种半导体器件，包括：衬底，包括用于对位于栅长方向上的不同器件进行隔离的沟槽；栅极部分，位于所述衬底上；源极部分和漏极部分，分别位于栅极部分相对两侧的衬底内；衬里，位于所述沟槽的内壁上；应变相变材料部分，位于所述沟槽中；其中应变相变材料部分对衬底施加拉应力或压应力，以使衬底产生拉应变或压应变。
优选地，所述半导体器件还包括：保护层，覆盖所述应变相变材料部分的顶部。更优选地，所述保护层是氧化物层或氮化物层，所述衬里是氧化物衬里或氮化物衬里。
优选地，所述应变相变材料部分由氧族化合物基相变材料(Chalcogenide-based Phase Change Materials)或含有IV、V、VI族元素的相变材料构成。更优选地，应变相变材料通常选择氧族化合物基相变材料中的Ge2Sb2Te5、In2Se3和Sb2Te中的任一种。
根据本发明的第二方案，提出了一种半导体器件制造方法，包括：在衬底上形成用于对位于栅长方向上的不同器件进行隔离的沟槽；在所述沟槽的内壁上形成衬里；在所述沟槽内沉积相变材料；以及对所述相变材料进行相变处理，以形成应变相变材料，从而对所述衬底施加拉应力或压应力，以使所述衬底产生拉应变或压应变。
优选地，所述半导体器件制造方法还包括：在所述衬底上形成栅极；再次对所述相变材料进行相变处理，以确保所述相变材料形成所述应变相变材料；以及在所述栅极两侧形成源极部分和漏极部分。
优选地，所述半导体器件制造方法还包括：形成保护层，覆盖所述应变相变材料的顶部。更优选地，所述保护层是氧化物层或氮化物层，所述衬里是氧化物衬里或氮化物衬里。
优选地，所述应变相变材料是氧族化合物基相变材料或含有IV、V、VI族元素的相变材料。更优选地，所述应变相变材料通常选择氧族化合物基相变材料中的Ge2Sb2Te5、In2Se3和Sb2Te中的任一种。
在本发明中，在用于对位于栅长方向上的不同器件进行隔离的浅沟槽隔离(STI)区中形成相变材料。通过相变材料在发生相变时所产生的体积或密度改变，能够产生较大的形变应力，从而增强半导体器件的性能。
附图说明
通过下面结合附图说明本发明的优选实施例，将使本发明的上述及其它目的、特征和优点更加清楚，其中：
图1～11示出了本发明所提出的n型半导体器件制造方法的各个步骤的示意图，其中图11示出了根据本发明所提出的n型半导体器件制造方法制造完成的n型半导体器件；以及
图1～3和12～19示出了本发明所提出的p型半导体器件制造方法的各个步骤的示意图，其中图19示出了根据本发明所提出的p型半导体器件制造方法制造完成的p型半导体器件。
应当注意的是，本说明书附图并非按照比例绘制，而仅为示意性的目的，因此，不应被理解为对本发明范围的任何限制和约束。在附图中，相似的组成部分以相似的附图标号标识。
具体实施方式
下面参照附图对本发明的优选实施例进行详细说明，在描述过程中省略了对于本发明来说是不必要的细节和功能，以防止对本发明的理解造成混淆。
在本发明中，采用了应变相变材料(stressed Phase ChangeMaterial，PCM)来提高所能提供给半导体器件沟道区的拉应力或压应力。首先，在用于对位于栅长方向上的不同器件进行隔离的浅沟槽隔离(STI)区中，以非应变相形成PCM部分；然后，通过相变处理，使PCM部分由非应变相转换为应变相(体积增大或收缩)，由此使PCM部分对周围的其他结构产生压应力或拉应力。
相变材料在本领域是公知的，例如，氧族化合物材料(例如，Ge2Sb2Te5(GST)、In2Se3(IS)、Sb2Te(ST)等)。其他的相变材料还包括第IV主族～第VI主族的某些元素和化合物，当被加热到不同的温度时，或者当被施加以电脉冲时，可以稳定地在非晶相和晶相之间转换。有关氧族化合物基相变材料的更多详细介绍可参考以下参考文献：
Matthias Wutting，“Towards A Universal Memory”，NATUREMATERIALS，Vol.4，第265～266页，2005年4月；
Van Pieterson等，“Phase-Change Recording Materials with aGrouth Dominated Crystallization Mechanisms：A MaterialsOverview”，JOURNAL OF APPLIED PHYSICS，Vol.97，083520，2005年；和Heon Lee等，“Indium Selenide(In2Se3)Thin Film forPhase-Change Memory”，MATERIALS SCIENCE AND ENGINEERING B，Vol.119，第196～201页，2005年。
以氧族化合物基相变材料Ge2Sb2Te5(GST)为例，当GST从非晶相转换为晶相时，体积收缩，由此对周围的其他结构产生拉应力；而当GST从晶相转换为非晶相时，体积增大，由此对周围的其他结构产生压应力。在本说明书中，将能够对周围的其他结构产生拉应力的PCM部分称为拉应变PCM部分；而将能够对周围的其他结构产生压应力的PCM部分称为压应变PCM部分。
应当清楚以下虽然以GST为例对本发明所提出的半导体器件及其制造工艺进行详细描述，但本发明并不局限于相变材料GST，也可以采用其他的相变材料，如IS、ST或第IV主族～第VI主族的某些元素和化合物。
【n型半导体器件】
首先，参考图11，对根据本发明所提出的工艺制造的n型半导体器件进行详细描述。图11示出了根据本发明所提出的n型半导体器件制造方法制造完成的n型半导体器件的示意图。
如图11所示，根据本发明所提出的工艺制造的n型半导体器件主要包括：衬底100(Si晶片、SOI或其他能够用于半导体制造中的其他衬底结构等)；栅极部分800；分别位于栅极部分800相对侧的源极部分110和漏极部分120，形成在衬底100内；位于源极部分110另一侧的拉应变PCM部分610，形成在衬底100的浅沟槽隔离(STI)区中；位于漏极部分120另一侧的拉应变PCM部分620，形成在衬底100的STI区中，其中拉应变PCM部分610和620对衬底100施加拉应力，以使衬底100产生拉应变。本发明的n型半导体器件还可以进一步包括：保护层(例如氧化物盖层或氮化物盖层)710和720，分别覆盖拉应变PCM部分610和620的顶部；以及氧化物衬里510和520，位于沟槽的内壁上，分别围绕沟槽中的拉应变PCM部分610和620的底壁和侧壁。保护层710和720能够在形成拉应变PCM部分610和620后的其他工艺(例如CMP或刻蚀)中，避免对拉应变PCM部分610和620的损伤。
根据本发明的n型半导体器件，拉应变PCM部分610和620对衬底100施加拉应力，使Si衬底100产生拉应变，从而使得位于栅极部分800下方的沟道区中的拉应力大大增强，由此提升了电子迁移率，增强了n型半导体器件的性能。
接下来，将结合图1～11，对根据本发明的n型半导体器件制造方法的各个步骤进行详细描述。
首先，如图1所示，在衬底100(Si晶片、SOI或其他能够用于半导体制造中的其他衬底结构)上顺序沉积氧化物层200(厚度为5～20nm)和氮化物层300，在氮化物层300上形成光刻胶图案400，对氮化物层300、氧化物层200和衬底100进行光刻。
具体地，对氮化物层300进行反应离子刻蚀；之后，对氧化物层200进行反应离子刻蚀；以及对Si衬底100进行反应离子刻蚀。
如图2所示，在对氮化物层300、氧化物层200和衬底100进行光刻后，形成STI沟槽。
接下来，如图3所示，去除光刻胶图案400，并进行热氧化处理，以在Si衬底100的STI沟槽的内壁上形成氧化物衬里510和520。
之后，如图4所示，针对n型半导体器件(nMOSFET)，在＜500℃的温度下，沉积非晶相氧族化合物基相变材料Ge2Sb2Te5(GST)600’。
然后，如图5所示，对图4所示结构进行退火处理(相变处理)，优选地，针对GST材料600’的退火条件是500℃～600℃、退火时间大于100ns，从而使非晶相GST材料600’重新结晶为晶相GST材料600，由于位于STI结构中的GST材料的体积缩小，从而产生对Si衬底100的拉应力，形成拉应变PCM。
接下来，如图6所示，对图5所示结构进行化学机械平坦化(CMP)处理，去除顶部的晶相GST材料600，直至露出氮化物层300；然后，对晶相GST材料600进行内刻蚀(湿法刻蚀)至Si衬底100的顶面以下。这样，晶相GST材料600的剩余部分形成了拉应变PCM部分610和620。
之后，如图7所示，在图6所示结构上沉积氧化物层，并执行CMP处理，去除顶部的氧化物层，直至露出氮化物层300；然后，对氧化物层进行内刻蚀(湿法刻蚀)至氮化物层300的顶面以下。这样，氧化物层的剩余部分形成了分别覆盖拉应变PCM部分610和620的保护层710和720。
然后，如图8所示，利用热磷酸去除氮化物层300。
接下来，如图9所示，利用反应离子刻蚀去除氧化物层200。此时，虽然保护层710和720同时被刻蚀，但仍然起到保护拉应变PCM部分610和620的作用。
之后，如图10所示，按照传统工艺，在衬底100上形成n型半导体器件的预栅极部分800’。此时，为了确保晶相GST材料600仍然处于晶相，再次对图10所示的结构进行退火处理(相变处理)，优选地，针对GST材料的退火条件是500℃～600℃、退火时间大于100ns。由于在进行第一次退火之后又进行了其他工艺，很可能导致已经处于晶相的拉应变PCM部分610和620又回到非晶相状态，因此本发明的实施例优选再进行一次退火，以保证处于非晶相状态的半导体结构回到晶相状态。
最后，如图11所示，按照传统工艺，执行硅化物(例如NiSi)形成工艺，形成栅极部分800和位于Si衬底100中的源极部分110和漏极部分120。
根据上述工艺制造的n型半导体器件，位于浅沟槽隔离区中的拉应变PCM部分610和620对衬底100施加拉应力，使Si衬底100产生拉应变，从而使得位于栅极部分800下方的沟道区中的拉应力大大增强，由此提升了电子迁移率，增强了n型半导体器件的性能。
【p型半导体器件】
首先，参考图19，对根据本发明所提出的工艺制造的p型半导体器件进行详细描述。图19示出了根据本发明所提出的p型半导体器件制造方法制造完成的p型半导体器件的示意图。
如图19所示，根据本发明所提出的工艺制造的p型半导体器件主要包括：衬底100(Si晶片、SOI或其他能够用于半导体制造中的其他衬底结构等)；栅极部分800；分别位于栅极部分800相对侧的源极部分110和漏极部分120，形成在衬底100内；位于源极部分110另一侧的压应变PCM部分610’，形成在衬底100的浅沟槽隔离(STI)区中；以及位于漏极部分120另一侧的压应变PCM部分620’，形成在衬底100的STI区中，其中压应变PCM部分610’和620’对衬底100施加压应力，以使衬底100产生压应变。本发明的p型半导体器件还可以进一步包括：保护层(例如氧化物盖层或氮化物盖层)710和720，分别覆盖压应变PCM部分610’和620’的顶部；以及氧化物衬里510和520，位于沟槽的内壁上，分别围绕沟槽中的压应变PCM部分610’和620’的底壁和侧壁。保护层710和720能够在形成压应变PCM部分610’和620’后的其他工艺(例如CMP或刻蚀)中，避免对压应变PCM部分610’和620’的损伤。
根据本发明的p型半导体器件，压应变PCM部分610’和620’对衬底100施加压应力，使Si衬底100产生压应变，从而使得位于栅极部分800下方的沟道区中的压应力大大增强，由此提升了空穴迁移率，增强了p型半导体器件的性能。
接下来，将结合图1～3和12～19，对根据本发明的p型半导体器件制造方法的各个步骤进行详细描述。
图1～3的步骤与本发明所提出的n型半导体器件制造方法相同，为了行文简洁起见，这里省略了对图1～3的详细描述，具体内容可参考前述【n型半导体器件】中的详细描述。
如图3所示，Si衬底100的STI沟槽的内壁上已形成氧化物衬里510和520。
之后，如图12所示，针对p型半导体器件(nMOSFET)，在500℃～600℃的温度下，沉积晶相氧族化合物基相变材料Ge2Sb2Te5(GST)600。
然后，如图13所示，对图12所示结构进行退火处理(相变处理)，优选地，针对GST材料600的退火条件是600℃～700℃、退火时间小于50ns，从而将晶相GST材料600非结晶化为非晶相GST材料600’，由于位于STI结构中的GST材料的体积增大，从而产生对Si衬底100的压应力，形成压应变PCM。
接下来，如图14所示，对图13所示结构进行化学机械平坦化(CMP)处理，去除顶部的非晶相GST材料600’，直至露出氮化物层300；然后，对非晶相GST材料600’进行内刻蚀(湿法刻蚀)至Si衬底100的顶面以下。这样，非晶相GST材料600’的剩余部分形成了压应变PCM部分610’和620’。
之后，如图15所示，在图14所示结构上沉积氧化物层，并执行CMP处理，去除顶部的氧化物层，直至露出氮化物层300；然后，对氧化物层进行内刻蚀(湿法刻蚀)至氮化物层300的顶面以下。这样，氧化物层的剩余部分形成了分别覆盖压应变PCM部分610’和620’的保护层710和720。
然后，如图16所示，利用热磷酸去除氮化物层300。
接下来，如图17所示，利用反应离子刻蚀去除氧化物层200。此时，虽然保护710和720同时被刻蚀，但仍然起到保护压应变PCM部分610’和620’的作用。
之后，如图18所示，按照传统工艺，在衬底100上形成p型半导体器件的预栅极部分800’。此时，为了确保非晶相GST材料600’仍然处于非晶相，再次对图18所示的结构进行退火处理(相变处理)，优选地，针对GST材料的退火条件是600℃～700℃、退火时间小于50ns。由于在进行第一次退火之后又进行了其他工艺，很可能导致已经处于非晶相的压应变PCM部分610’和620’又回到晶相状态，因此本发明的实施例优选再进行一次退火，以保证处于晶相状态的半导体结构回到非晶相状态。
最后，如图19所示，按照传统工艺，执行NiSi形成工艺，形成栅极部分800和位于Si衬底100中的源极部分110和漏极部分120。
根据上述工艺制造的p型半导体器件，位于浅沟槽隔离区中的压应变PCM部分610’和620’对衬底100施加压应力，使Si衬底100产生压应变，从而使得位于栅极部分800下方的沟道区中的压应力大大增强，由此提升了空穴迁移率，增强了p型半导体器件的性能。
至此已经结合优选实施例对本发明进行了描述。应该理解，本领域技术人员在不脱离本发明的精神和范围的情况下，可以进行各种其它的改变、替换和添加。因此，本发明的范围不局限于上述特定实施例，而应由所附权利要求所限定。

Claims (11)

1.一种半导体器件，包括：
衬底，包括用于对位于栅长方向上的不同器件进行隔离的沟槽；
栅极部分，位于所述衬底上；
源极部分和漏极部分，分别位于栅极部分相对两侧的衬底内；
衬里，位于所述沟槽的内壁上；
应变相变材料部分，位于所述沟槽中；
其中应变相变材料部分对衬底施加拉应力或压应力，以使衬底产生拉应变或压应变。
2.根据权利要求1所述的半导体器件，还包括：
保护层，覆盖所述应变相变材料部分的顶部。
3.根据权利要求2所述的半导体器件，其特征在于
所述保护层是氧化物层或氮化物层，所述衬里是氧化物衬里或氮化物衬里。
4.根据权利要求1～3之一所述的半导体器件，其特征在于
所述应变相变材料部分由氧族化合物基相变材料或含有IV、V、VI族元素的相变材料构成。
5.根据权利要求4所述的半导体器件，其特征在于
所述应变相变材料部分由Ge2Sb2Te5、In2Se3和Sb2Te中的任一种构成。
6.一种半导体器件制造方法，包括：
在衬底上形成用于对位于栅长方向上的不同器件进行隔离的沟槽；
在所述沟槽的内壁上形成衬里；
在所述沟槽内沉积相变材料；以及
对所述相变材料进行相变处理，以形成应变相变材料，从而对所述衬底施加拉应力或压应力，以使所述衬底产生拉应变或压应变。
7.根据权利要求6所述的半导体器件制造方法，还包括：
在所述衬底上形成栅极；
再次对所述相变材料进行相变处理，以确保所述相变材料形成所述应变相变材料；以及
在所述栅极两侧形成源极部分和漏极部分。
8.根据权利要求6所述的半导体器件制造方法，还包括：
形成保护层，覆盖所述应变相变材料的顶部。
9.根据权利要求8所述的半导体器件制造方法，其特征在于
所述保护层是氧化物层或氮化物层，所述衬里是氧化物衬里或氮化物衬里。
10.根据权利要求6～9之一所述的半导体器件制造方法，其特征在于
所述应变相变材料是氧族化合物基相变材料或含有IV、V、VI族元素的相变材料。
11.根据权利要求10所述的半导体器件制造方法，其特征在于
所述应变相变材料是Ge2Sb2Te5、In2Se3和Sb2Te中的任一种。
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