CN102881625A - 隔离结构以及半导体结构的形成方法 - Google Patents
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- 238000002955 isolation Methods 0.000 title claims abstract description 73
- 238000000034 method Methods 0.000 title claims abstract description 51
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 49
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 43
- 239000010703 silicon Substances 0.000 claims abstract description 43
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 41
- 239000011810 insulating material Substances 0.000 claims abstract description 24
- 239000013078 crystal Substances 0.000 claims abstract description 18
- 238000001039 wet etching Methods 0.000 claims abstract description 14
- 230000015572 biosynthetic process Effects 0.000 claims description 20
- 150000004767 nitrides Chemical class 0.000 claims description 17
- 238000001312 dry etching Methods 0.000 abstract description 9
- 239000010410 layer Substances 0.000 description 38
- 238000005516 engineering process Methods 0.000 description 11
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 8
- 239000011248 coating agent Substances 0.000 description 7
- 238000000576 coating method Methods 0.000 description 7
- 230000002950 deficient Effects 0.000 description 7
- 238000005530 etching Methods 0.000 description 5
- 230000002411 adverse Effects 0.000 description 4
- 239000003518 caustics Substances 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 238000004549 pulsed laser deposition Methods 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000009616 inductively coupled plasma Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 150000003376 silicon Chemical class 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000003698 laser cutting Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004064 recycling Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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Abstract
本发明涉及隔离结构以及半导体结构的形成方法。隔离结构的形成方法包括以下步骤：提供（110）晶面或（112）晶面的硅衬底并确定该硅衬底的[111]方向；通过湿法腐蚀所述硅衬底在所述硅衬底中形成第一沟槽，所述第一沟槽的延伸方向与[111]方向基本上垂直；利用第一绝缘材料填充所述第一沟槽以形成第一隔离结构；通过干法刻蚀所述硅衬底在所述硅衬底中形成第二沟槽，所述第二沟槽的延伸方向与所述第一沟槽的延伸方向垂直；利用第二绝缘材料填充所述第二沟槽以形成第二隔离结构。
Description
技术领域
本发明总体上涉及半导体器件的形成方法，具体地说，涉及半导体器件中的隔离结构的形成方法。
背景技术
现代半导体器件，例如金属氧化物半导体（Metal Oxide Semiconductor，MOS）器件，通常形成在半导体衬底（例如硅衬底）的表面上。半导体器件之间用隔离结构隔开。常见的隔离结构包括结隔离、局部硅氧化（Local Oxidation of Silicon，LOCOS）隔离和浅沟槽隔离（Shallow Trench Isolation，STI）等等。
随着半导体器件工艺的不断发展，半导体器件的关键尺寸不断地按比例缩小，器件之间的隔离技术变得日益重要，因为隔离技术的好坏直接决定了整个电路的漏电特性、击穿特性和闩锁效应。其中，对隔离技术的一项要求是在制造过程中不增加缺陷。半导体工艺进入深亚微米时代以后，浅沟槽隔离技术因其独特的优点而成为在半导体器件之间被广泛采用的隔离技术。STI结构通常是通过下述步骤形成的：先通过干法刻蚀在衬底上形成沟槽，再利用化学气相沉积在沟槽中填入绝缘材料，之后，利用化学机械研磨去除沟槽及衬底表面上的绝缘材料使得沟槽表面平坦化。
然而，随着半导体器件尺寸的进一步缩小，器件的宽度比器件的长度小得多，例如器件宽度甚至小到80 nm以下。图8a为一种MOS器件的剖视图，图8b为图8a所示器件的顶视图。如图8b所示，可见，沿着器件的宽度方向来看，沿着图中所示横向的上下两个STI结构承载了栅极的两个端部。然而，在形成STI期间，形成沟槽的干法刻蚀选择比不高，很容易在沟槽侧壁中产生缺陷，并且还可能会在刻蚀沟槽中形成底切(undercut)。STI干法刻蚀在沟槽侧壁中产生的任何缺陷都可能对器件的栅极产生不利的影响。
因此，需要一种改进的隔离技术来减少由于干法刻蚀在沟槽侧壁中产生的缺陷。
发明内容
本发明的目的在于提供一种隔离结构的形成方法，该方法能够减少由于STI干法刻蚀在沟槽侧壁中产生的缺陷，从而降低对器件栅极的不利影响。
为了实现上述目的，本发明提供一种隔离结构的形成方法，所述隔离结构用于隔离至少一个隔离区，所述方法包括以下步骤：
提供（110）晶面或（112）晶面的硅衬底；
通过湿法腐蚀在所述硅衬底上的第一方向上形成一个以上的第一沟槽；
利用第一绝缘材料填充所述第一沟槽以形成一个以上的第一隔离结构；
在所述硅衬底的第二方向上形成一个以上的第二沟槽；
利用第二绝缘材料填充所述第二沟槽以形成一个以上的第二隔离结构，所述第二隔离结构与第一隔离结构相接以形成所述隔离结构；
其中，所述第一沟槽的一个侧壁的晶向与所述硅衬底的[111]方向的夹角不超过3o。
本发明还提供一种半导体结构的形成方法，所述方法包括以下步骤：
执行根据本发明的隔离结构的形成方法来形成所述隔离结构；
在被所述隔离结构隔离的区域上形成一个以上的栅极，所述栅极的两个端部位于所述第一隔离结构上。
与现有技术相比，本发明的优势在于：
在本发明中，隔离结构形成在（110）晶面或（112）晶面的硅衬底上，并且通过湿法腐蚀所述硅衬底形成的第一沟槽的一个侧壁在所述硅衬底的（111）面上。众所周知，湿法腐蚀相比于干法刻蚀具有对器件造成的损伤小的优点，因此相比于干法刻蚀，利用湿法腐蚀形成第一沟槽将对沟槽侧壁造成较少的损伤，从而减少沟槽侧壁中出现的缺陷，降低对器件栅极的不利影响。
其次，由于采用KOH或TMAH等作为腐蚀剂的湿法腐蚀对硅衬底的（111）面具有高选择性，第一沟槽的其中一个侧壁位于所述硅衬底的（111）面上，因此可以较大程度上避免沟槽侧壁下面可能出现的底切，从而减小器件的漏电流，改善器件的性能。
附图说明
本发明的这些和其它特征和优点将通过以下参考附图的详细描述而变得明显，在附图中：
图1是与根据本发明实施例的隔离结构的形成方法的中间步骤相对应的结构的剖视图；
图2a是与根据本发明实施例的隔离结构的形成方法的中间步骤相对应的结构的剖视图；
图2b是图2a所示结构的顶视图；
图3是与根据本发明实施例的隔离结构的形成方法的中间步骤相对应的结构的剖视图；
图4a是与根据本发明实施例的隔离结构的形成方法的中间步骤相对应的结构的剖视图；
图4b是图4a所示结构的顶视图；
图5a是与根据本发明实施例的隔离结构的形成方法的中间步骤相对应的结构的剖视图；
图5b是图5a所示结构的顶视图；
图6是与根据本发明实施例的半导体结构的形成方法的中间步骤相对应的结构的剖视图；
图7是根据本发明实施例的隔离结构的形成方法的流程图；以及
图8是示出现有技术中具有STI结构的器件的示意图，其中图8a是该器件的剖视图，图8b是图8a所示器件的顶视图。
具体实施方式
现在将参考示出本发明的实施例的附图在下文中更全面地描述本发明的实施例。然而，本发明可以以许多不同的形式来具体实施并且不应该被解释为受限于本文所阐述的实施例。更确切地说，提供这些实施例是为了使该公开内容更彻底和完整，并且将向本领域技术人员全面地传达本发明的范围。遍及全文，相似的数字指代相似的元件。此外，附图中示出的各个层和区只是示意性的并且没有必要按比例绘制。因此本发明不限于附图中示出的相对大小、间距和对准。另外，正如本领域技术人员所认识的，本文提到的形成于衬底或其它层上的层可以指直接形成在衬底或其它层上的层，也可以指在衬底或其它层上形成的一个或多个居间层上的层。
在本文中所使用的术语仅仅为了描述特定实施例的目的并且不意图限制本发明。如本文所使用的那样，单数形式“一”、“一个”和“该”意图也包括复数形式，除非上下文以其它方式明确指示。还将理解，当在本文使用术语“包括”和/或“包含”时，其指定所叙述的特征、整体、步骤、操作、元件和/或部件的存在，但是不排除一个或多个其它特征、整体、步骤、操作、元件、部件和/或其组群的存在或添加。
除非以其它方式限定，本文所使用的所有术语（包括技术和科学术语）具有与如本发明所属领域的技术人员通常理解的含义相同的含义。还将理解本文所使用的术语应该被解释为具有与它们在该说明书的背景以及相关领域中的含义一致的含义，并且将不会以理想化或过分形式的方式解释，除非在本文中明确如此限定。
现在参考图1－5来描述根据本发明的实施例的隔离结构的形成方法。
如图1所示，提供（110）晶面或（112）晶面的硅晶片作为半导体衬底1000，并确定该硅晶片的[111]方向。在衬底1000上生长氧化物层1002作为垫氧化物层，例如可以是氧化硅层。然后在氧化物层1002上沉积氮化物层1004作为垫氮化物层，例如可以是氮化硅层。接着，在氮化物层1004上涂覆光致抗蚀剂层1005。
接下来，对光致抗蚀剂层1005进行图案化以形成开口，所述开口的延伸方向与[111]方向之间的夹角在87o－90o的范围内（包括87o和90o），即所述开口的延伸方向与[111]方向基本上垂直，优选为垂直（这是因为，由于例如半导体加工工艺等可能会引起图形结构的偏差，导致在实际中所述开口的延伸方向可能不会完全垂直于[111]方向，因此所述垂直为在当前半导体工艺所能够允许的误差范围内基本垂直）。利用被图案化的光致抗蚀剂层1005作为掩模，执行湿法腐蚀操作以去除所述开口下面的氮化物层1004、氧化物层1002和衬底1000的一部分，从而在衬底1000中形成沟槽1006，如图2a所示。之后，除去光致抗蚀剂层1005。图2b示出了图2a所示结构的顶视图。
在该实施例的情况下，执行湿法腐蚀所得到的沟槽1006的一个侧壁在硅衬底1000的（111）面上。
在本发明的实施例中，可以通过热氧化工艺、化学气相沉积（CVD）工艺或其他合适的工艺来完成在氧化物层1002上沉积氮化物层1004的步骤；可以通过化学气相沉积（CVD）、物理气相沉积（PVD）、脉冲激光沉积（PLD）、原子层沉积（ALD）、等离子体增强原子层沉积（PEALD）或其他适合的工艺来完成在氧化物层1002上沉积氮化物层1004的步骤；氧化物层1002可以是SiO2，并且其厚度约为20-40nm；氮化物层1004可以是氮化硅，并且其厚度约为30-150nm。
在本发明的实施例中，在上述湿法腐蚀操作中，优选采用KOH、TMAH或其它对硅衬底的（111）面具有高腐蚀选择性的化学溶液作为腐蚀剂。
由于腐蚀剂KOH、TMAH等对硅晶片的晶面具有高腐蚀选择性，在（111）面的刻蚀速率与在其他晶面的刻蚀速率之间的比率约为1:100，因此与常规地采用干法刻蚀形成沟槽1006相比，此步骤采用湿法腐蚀一方面可以减小制造过程中对沟槽侧壁造成的损伤，另一方面可以较大程度上避免在沟槽侧壁下面导致的底切，从而减少器件的漏电流，改善器件的性能，比如击穿特性。
接下来，在沟槽1006中填充绝缘材料1008。之后，执行平坦化处理以去除氮化物层1004表面上的绝缘材料1008。至此，形成了将限定器件栅极的宽度的第一隔离结构，如图3所示。
在本发明的实施例中，可以通过CVD、PVD、PLD、ALD、PEALD或其他适合的工艺来完成在沟槽1006中填充绝缘材料1008的步骤；可以采用化学机械研磨（CMP）方法以氮化物层1004作为停止层来完成去除氮化物层1004表面上的绝缘材料1008的步骤；绝缘材料1008可以由一层或多层的氧化物、氮化物或其他合适的材料构成。
接着，在图3所示结构的表面上涂覆光致抗蚀剂层1013。对光致抗蚀剂层1013进行图案化以形成开口，所述开口的延伸方向与沟槽1006的延伸方向垂直，即在该实施例的情况下所述开口的延伸方向与[111]方向之间的夹角不超过3o，优选为两者平行，如图4a所示。利用被图案化的光致抗蚀剂层1013作为掩模，执行干法刻蚀操作以去除所述开口下面的氮化物层1004、氧化物层1002和硅衬底1000的一部分，从而在衬底1000中形成沟槽1014，如图4a所示。之后，除去光致抗蚀剂层1013。图4b示出了图4a所示结构的顶视图。
接下来，在沟槽1014中填充绝缘材料1016。之后，执行平坦化处理以去除氮化物层1004表面上的绝缘材料1016。至此，形成了将限定器件栅极的长度的第二隔离结构，如图5a所示。图5b示出了图5a所示结构的顶视图。由图5b可以看出，第一隔离结构与第二隔离结构相接，从而限定一个以上的隔离区。
在本发明的实施例中，所述干法刻蚀操作可以采用下述工艺之一：反应离子刻蚀（RIE）、电子回旋共振刻蚀（ECR）、感应耦合等离子体刻蚀（ICP）等等；可以通过CVD、PVD、PLD、ALD、PEALD或其他适合的工艺来完成在沟槽1014中填充绝缘材料1016的步骤；可以采用CMP方法以氮化物层1004作为停止层来完成去除氮化物层1004表面上的绝缘材料1016的步骤；绝缘材料1016可以由氧化物、氮化物或其组合构成。
在本发明的实施例中，所述第一隔离结构和第二隔离结构均可以是浅沟槽隔离结构（STI）。
接下来参考图6描述根据本发明的实施例的具有栅极的半导体结构的形成方法。
从图5a继续，在图5a所示的结构上沉积一层薄的绝缘层。在该绝缘层上形成栅介质层。接着，在栅介质层上形成栅极线，所述栅极线位于相邻的第一隔离结构之间。沿平行于第二隔离结构的方向切割栅极线，从而形成被分离开的一个或多个栅极1018，该一个或多个栅极中的每一个栅极的两个端部均位于第一隔离结构上。由此得到图6所示的具有栅极的半导体结构。
在形成栅极结构以后，可以通过常规的工艺形成位于栅极两侧的源漏区，从而形成晶体管结构，这里不再赘述。
在本发明的实施例中，所述绝缘层可以由氧化物形成；栅介质层可以是常规介质材料，也可以是高k介质材料；形成栅介质层的方法可以包括热氧化、溅射、沉积或其他合适的工艺。可以通过本领域技术人员熟知的常规方法，比如光刻掩模继之以刻蚀（例如RIE或激光切割刻蚀）来完成切割栅极线的步骤，这里不再赘述。
图7示出了根据本发明实施例的隔离结构的形成方法的流程图。在步骤S10，提供（110）晶面或（112）晶面的硅衬底并确定该硅衬底的[111]方向。在步骤S12，通过湿法腐蚀所述硅衬底在所述硅衬底中形成第一沟槽，所述第一沟槽的延伸方向与[111]方向基本上垂直。在步骤S14，利用第一绝缘材料填充所述第一沟槽以形成第一隔离结构。在步骤S16，通过干法刻蚀所述硅衬底在所述硅衬底中形成第二沟槽，所述第二沟槽的延伸方向与所述第一沟槽的延伸方向垂直。在步骤S18，利用第二绝缘材料填充所述第二沟槽以形成第二隔离结构。
由上面的描述可以看出，在本发明中，器件之间的隔离结构分两步来形成。第一步，先在硅衬底中通过湿法腐蚀出第一沟槽来形成限定器件栅极宽度的第一隔离结构。由于本发明采用的是（110）晶面或（112）晶面的硅衬底，所形成的第一沟槽的一个侧壁在硅衬底的（111）面上，而且所采用的湿法腐蚀选用了对硅衬底的（111）面具有高选择性的KOH或TMAH等腐蚀剂，因此与现有技术相比，一方面可以减小制造过程中对沟槽侧壁造成的损伤，减少沟槽侧壁中出现的缺陷，从而降低对器件栅极的不利影响。另一方面还可以最小化在沟槽侧壁下面导致的底切，从而减少器件的漏电流，改善器件的性能，比如击穿特性。
然后，在第二步中，通过干法刻蚀形成与第一隔离结构垂直的第二隔离结构，第一隔离结构与第二隔离结构相接，从而限定一个以上的隔离区。
尽管上文已经通过示例性实施例详细描述了本发明及其优点，但是本领域技术人员应当理解，在不脱离由所附权利要求限定的本发明的精神和范围的情况下，可以对本发明进行多种替换和变型。
Claims (10)
1. 一种隔离结构的形成方法，所述隔离结构用于隔离至少一个隔离区，所述方法包括以下步骤：
提供（110）晶面或（112）晶面的硅衬底；
通过湿法腐蚀在所述硅衬底上的第一方向上形成一个以上的第一沟槽；
利用第一绝缘材料填充所述第一沟槽以形成一个以上的第一隔离结构；
在所述硅衬底的第二方向上形成一个以上的第二沟槽；
利用第二绝缘材料填充所述第二沟槽以形成一个以上的第二隔离结构，所述第二隔离结构与第一隔离结构相接以形成所述隔离结构；
其中，所述第一沟槽的一个侧壁的晶向与所述硅衬底的[111]方向的夹角不超过3o。
2. 根据权利要求1所述的方法，其中利用第一绝缘材料填充所述第一沟槽以形成一个以上的第一隔离结构的步骤包括：
利用第一绝缘材料填充所述第一沟槽；以及
执行平坦化处理以去除所述硅衬底的表面所在平面上的第一绝缘材料。
3. 根据权利要求1所述的方法，其中利用第二绝缘材料填充所述第二沟槽以形成一个以上的第二隔离结构的步骤包括：
利用第二绝缘材料填充所述第二沟槽；以及
执行平坦化处理以去除所述硅衬底的表面所在平面上的第二绝缘材料。
4. 根据权利要求1所述的方法，其中第一方向和第二方向垂直。
5. 根据权利要求1所述的方法，其中所述第一方向平行于所述硅衬底的[111]方向。
6. 根据权利要求1所述的方法，其中第一方向与硅衬底的[111]方向之间的夹角不超过3o。
7. 根据权利要求1所述的方法，其中所述第一沟槽的一个侧壁位于所述硅衬底的(111)面上。
8. 根据权利要求1所述的方法，其中所述第一绝缘材料包括一层或多层的氧化物、氮化物、或它们的组合，以及所述第二绝缘材料包括一层或多层的氧化物、SiN、或它们的组合。
9. 一种半导体结构的形成方法，所述方法包括以下步骤：
执行根据权利要求1－8中的任一项所述的方法来形成所述隔离结构；
在被所述隔离结构隔离的区域上形成一个以上的栅极，所述栅极的两个端部位于所述第一隔离结构上。
10. 根据权利要求9所述的方法，其中形成一个以上的栅极的步骤包括：
平行于所述第一方向形成栅极线；
平行于所述第二方向，将所述栅极线在所述第一隔离结构上进行切割，从而形成一个以上的栅极。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110195439.0A CN102881625B (zh) | 2011-07-13 | 2011-07-13 | 隔离结构以及半导体结构的形成方法 |
| US13/380,807 US20130017665A1 (en) | 2011-07-13 | 2011-08-05 | Methods of forming isolation structure and semiconductor structure |
| PCT/CN2011/001291 WO2013006990A1 (zh) | 2011-07-13 | 2011-08-05 | 隔离结构以及半导体结构的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110195439.0A CN102881625B (zh) | 2011-07-13 | 2011-07-13 | 隔离结构以及半导体结构的形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102881625A true CN102881625A (zh) | 2013-01-16 |
| CN102881625B CN102881625B (zh) | 2015-07-15 |
Family
ID=47482905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110195439.0A Active CN102881625B (zh) | 2011-07-13 | 2011-07-13 | 隔离结构以及半导体结构的形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20130017665A1 (zh) |
| CN (1) | CN102881625B (zh) |
| WO (1) | WO2013006990A1 (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104347661A (zh) * | 2014-09-23 | 2015-02-11 | 武汉新芯集成电路制造有限公司 | 形成cmos图像传感器像素间隔离沟槽的方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9773696B2 (en) * | 2014-01-24 | 2017-09-26 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure and manufacturing method thereof |
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Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4631152B2 (ja) * | 2000-03-16 | 2011-02-16 | 株式会社デンソー | シリコン基板を用いた半導体装置の製造方法 |
| US6437383B1 (en) * | 2000-12-21 | 2002-08-20 | Intel Corporation | Dual trench isolation for a phase-change memory cell and method of making same |
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-
2011
- 2011-07-13 CN CN201110195439.0A patent/CN102881625B/zh active Active
- 2011-08-05 US US13/380,807 patent/US20130017665A1/en not_active Abandoned
- 2011-08-05 WO PCT/CN2011/001291 patent/WO2013006990A1/zh active Application Filing
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Also Published As
| Publication number | Publication date |
|---|---|
| US20130017665A1 (en) | 2013-01-17 |
| WO2013006990A1 (zh) | 2013-01-17 |
| CN102881625B (zh) | 2015-07-15 |
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
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