CN101593718A - 形成集成电路结构的方法 - Google Patents

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Abstract

本发明提供一种形成集成电路结构的方法，该方法包括提供半导体基底，于半导体基底中形成第一绝缘区，在形成第一绝缘区后，于半导体基底的表面形成金属氧化物半导体元件，其中形成金属氧化物半导体元件的步骤包括形成源极/漏极区，以及在形成金属氧化物半导体元件后，于半导体基底中形成第二绝缘区。本发明借着采取两阶段形成浅沟槽绝缘区，对于邻近浅沟槽绝缘区的金属氧化物半导体元件所造成的不利应力可减小，掺杂浓度的变动也可减小。

Description

形成集成电路结构的方法
技术领域
本发明涉及集成电路，尤其涉及用以分隔集成电路的隔离结构的形成。
背景技术
集成电路形成于半导体基底的表面上，其主要为硅基底。半导体元件间通过接近基底表面的隔离结构(isolation structure)而彼此隔离。隔离结构包括场氧化(field oxides)区及浅沟槽绝缘区(STI)。
场氧化区常使用硅的局部氧化(LOCOS)来形成。典型的工艺包括于基底上毯覆式形成掩模层，并接着将掩模层图案化以露出下方硅基底的部分区域。接着，于含氧气氛中进行热氧化(thermal oxidation)以将硅基底所露出的部分氧化。接着，将掩模层移除。
随着集成电路尺寸的缩小化，浅沟槽绝缘区还常用作隔离结构。图1显示一集成电路结构的俯视图，其包括金属氧化物半导体元件(MOS元件)2与12。金属氧化物半导体元件2包括形成于有源区6上的多晶栅极(gate poly)4。金属氧化物半导体元件12包括形成于有源区16上的多晶栅极14。有源区6与16借由浅沟槽绝缘区8而彼此分离，浅沟槽绝缘区8包括平行于金属氧化物半导体元件2与12的栅极长度方向(即源极至漏极的方向，source-to-drain direction)的浅沟槽绝缘条(STI strips)81，以及包括平行于栅极宽度方向的浅沟槽绝缘条82。
浅沟槽绝缘区8的形成一般是在形成金属氧化物半导体元件前进行。在随后的高温工艺步骤中(可能于高温700℃下进行)，由于浅沟槽绝缘区8与有源区6与16之间的热膨胀系数不同，会产生应力。因此，浅沟槽绝缘区8会将应力导入有源区6与16，影响金属氧化物半导体元件2与12的运行。此外，源极/漏极区的形成需要注入掺杂物(dopant implantation)。在有源区6与16靠近浅沟槽绝缘区8的部分，掺杂浓度可能会因掺杂物扩散进入浅沟槽绝缘区8而有所变动(fluctuations)。
使情况更糟糕的是，一般而言，浅沟槽绝缘条81的宽度W1会大于浅沟槽绝缘条82的宽度W2。这使得浅沟槽绝条82较容易产生孔洞。这会造成浅沟槽绝缘条82在栅极长度方向所产生的应力不利地改变。因此，业界亟需能解决上述问题的方法。
发明内容
本发明的目的在于提供一种形成集成电路结构的方法，以克服现有技术的缺陷。
本发明提供一种形成集成电路结构的方法，包括提供半导体基底，于半导体基底中形成第一绝缘区，在形成第一绝缘区后，于半导体基底的表面形成金属氧化物半导体元件，其中形成金属氧化物半导体元件的步骤包括形成源极/漏极区，以及在形成金属氧化物半导体元件后，于半导体基底中形成第二绝缘区。
本发明还提供一种形成集成电路结构的方法，包括提供半导体基底，形成金属氧化物半导体元件，包括半导体基底的顶表面形成栅极堆叠，于栅极堆叠的侧壁形成栅极间隙壁，形成邻接于栅极间隙壁的源极/漏极区，以及于源极/漏极区上形成硅化物区，蚀刻硅化物区的一部分与源极/漏极区的一部分以形成沟槽，其中沟槽借由源极/漏极区的余留部分而与栅极间隙壁的外围分隔，且其中沟槽延伸至源极/漏极区的底部下方，以及于金属氧化物半导体元件上形成层间介电层，其中层间介电层延伸进入沟槽而形成浅沟槽绝缘区。
本发明实施例具有数个优点。借着采取两阶段形成浅沟槽绝缘区，对于邻近浅沟槽绝缘区的金属氧化物半导体元件所造成的不利应力可减小。掺杂浓度的变动也可减小。
为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出优选实施例，并配合附图，作详细说明如下：
附图说明
图1显示公知集成电路结构的俯视图，其中金属氧化物半导体元件借由浅沟槽绝缘区而彼此隔离。
图2A-图8显示本发明实施例中间工艺步骤的剖面图与俯视图。
图9显示一集成电路的俯视图，其中浅沟槽绝缘区具有不规则形状。
图10显示本发明的一N型金属氧化物半导体元件的实施例。
其中，附图标记说明如下：
2、12、40、42、140、142～金属氧化物半导体元件；6、16～有源区；4、14～多晶栅极；8、28、74～浅沟槽绝缘区；81、82～浅沟槽绝缘条；W1、W2～宽度；18～芯片；20、24～基底；22～埋层氧化层；34～垫层；36～硬掩模层；30～沟槽衬层；32～介电材料；38～栅极电极条；44、54～栅极；46、48、56、481、482～源极/漏极区；50、52、60、45、55、521、522～硅化物区；47、62、57～应力结构；64～沟槽；66～接触蚀刻停止层；70～层间介电层；72～接触插塞；80、78～底部。
具体实施方式
本发明实施例提供一种形成浅沟槽绝缘区及最终结构(resulting structure)的新颖方法。以下将说明本发明优选实施例的中间工艺步骤。优选实施例的各种变化将接着讨论。本发明的数个实施例与附图之间，将使用相似标号标示相似的元件。
图2A及图2B显示半导体芯片18的剖面图，其包括半导体基底20。在一实施例中，如图2A所示，半导体基底20由半导体材料的块材所形成，例如是硅。在另一实施例中，如图2B所示，半导体芯片18具有绝缘层上覆硅(semiconductor-on-insulator，SOI)结构，半导体基底20位于埋层氧化层(BOX)22上，而埋层氧化层22位于另一半导体层24上。
图3A显示在半导体芯片18中形成浅沟槽绝缘区28的俯视图。在半导体芯片18显示于图3A的区域中，形成有两个平行的浅沟槽绝缘区28。图3B显示图3A中沿A-A’切线的剖面图。本发明实施例的浅沟槽绝缘区28的工艺将参照图3B简要地讨论如下。首先，于基底20上形成垫层34与硬掩模层36，并接着形成沟槽(将被浅沟槽绝缘区28所占据的空间)。沟槽可借着各向异性等离子体蚀刻而形成，例如可使用含氟化合物(fluorine-containingchemicals)。在半导体芯片18具有绝缘层上覆硅结构(SOI)时，沟槽的深度可与半导体基底20的深度相同，因此后续将形成的浅沟槽绝缘区28将与埋层氧化层22实际接触(physically contact)。
接着，可使用热氧化法于沟槽中形成沟槽衬层(trench liners)30。因此，沟槽衬层30可包括氧化硅，虽然也可使用其他的介电材料。接着，将介电材料32填入沟槽的剩余部分中。介电材料32的填入可使用高密度等离子体化学气相沉积(HDPCVD)进行。然而，也可使用其他常用的方法，例如高深宽比工艺(high aspect-ratio process，HARP)、次压化学气相沉积(SACVD)、及/或旋转涂布(spin-on)。接着，可进行化学机械研磨(CMP)工艺以移除硬掩模层36上多余的介电材料32。接着，将硬掩模层36与垫层34移除，留下浅沟槽绝缘区28于沟槽中。
接着，如图4A与图4B所示，形成栅极电极条38(及下方的栅极介电层，未显示于图中)，其中栅极电极条38形成作最终金属氧化物半导体元件40与42的一部分。在图4B所示的实施例中，金属氧化物半导体元件40与42是P型金属氧化物半导体元件(PMOS)。在另一实施例中，如图10所示，金属氧化物半导体元件，在图10中标示为金属氧化物半导体元件140与142，为N型金属氧化物半导体元件(NMOS)。在又一实施例中，金属氧化物半导体元件40与42包括一PMOS元件与一NMOS元件。金属氧化物半导体元件40包括栅极44(其中一栅极电极条38的一部分)、源极/漏极区46与48(由相应的源极/漏极硅化物区50与52延伸至埋层氧化层22)、源极/漏极硅化物区(source/drain silicide)50与52、以及选择性地包括硅锗应力结构(stressors)47与62。金属氧化物半导体元件42包括栅极54(其中一栅极电极条38的一部分)、源极/漏极区48与56、源极/漏极硅化物区52与60、以及选择性地包括硅锗应力结构57与62。金属氧化物半导体元件40与42分享共同的源极/漏极区48、源极/漏极硅化物区52、及硅锗应力结构62。也可于栅极44与54上分别形成栅极硅化物区45与55。金属氧化物半导体元件40与42的形成细节为本技术领域的公知常识，在此不作赘述。如本领域普通技术人员所周知，金属氧化物半导体元件40与42的形成可包括数个高温工艺，例如源极/漏极区46、48、与56的活化，及硅化物区50、52、与60的形成。在高温工艺期间，温度可能高达约700℃。
请参照图5，在进行高温工艺后，形成沟槽64以切进基底20。在俯视图中，沟槽64垂直于浅沟槽绝缘区28(请参照图6B，其中浅沟槽绝缘区74形成于沟槽64中)。当半导体芯片18具有绝缘层上覆硅结构时，沟槽64延伸够深，以至于露出埋层氧化层22。当半导体芯片18是块材基底时，沟槽64延伸至低于源极/漏极区48的底部，例如延伸至相当于浅沟槽绝缘区28的深度。其中一沟槽64将每一共享的共同源极/漏极区48、源极/漏极硅化物区52、及硅锗应力结构62分隔成属于金属氧化物半导体元件40的第一部分，以下标“1”标示，与属于金属氧化物半导体元件42的第二部分，以下标“2”标示。既然沟槽64是在源极/漏极区48、源极/漏极硅化物区52、及硅锗应力结构62形成之后才形成，源极/漏极区481与482以及源极/漏极硅化物区521与522顶表面的可皆包括大抵平坦的边缘部分，特别是两浅沟槽绝缘区28之间中间位置中的边缘部分(如图6B所示)。相较于中间位置，源极/漏极区481与482以及源极/漏极硅化物区521与52邻接(adjoining)浅沟槽绝缘区28的部分较不平坦，例如具有如图6C所示的轮廓，其显示沿着图6B的C-C’切线的剖面图。
图6A显示接触蚀刻停止层(CESL)66、层间介电层(ILD)70、及接触插塞72的形成。首先，毯覆式形成接触蚀刻停止层66，并接着形成层间介电层70。接触蚀刻停止层66可以氮化硅或其他材料形成，例如氮氧化硅。如本领域普通技术人员所周知，接触蚀刻停止层66可对下方的金属氧化物半导体元件40与42导入应力而增进其载流子迁移率(carrier mobility)。层间介电层70可包括氧化硅，可例如使用次压化学气相沉积(SACVD)形成。或者，层间介电层70可包括硼磷硅玻璃(boronphosphosilicate glass，BPSG)、磷硅玻璃(PSG)、或其相似物。接触蚀刻停止层66与层间介电层70的形成仅需相对低温，其中工艺温度可为约450℃或更低，例如约400℃。接触蚀刻停止层66与层间介电层70延伸进入沟槽64。接触蚀刻停止层66与层间介电层70位于硅基底20顶表面下的部分将称作浅沟槽绝缘区74。在其他实施例中，在形成层间介电层70之前，可将介电材料填入沟槽64中以形成浅沟槽绝缘区74，接着才形成接触蚀刻停止层66与层间介电层70。在此情形中，沟槽64中的介电材料可能与层间介电层70不同。
图6B显示图6A的结构的俯视图，而图6A为沿着图6B中B-B’切线的剖面。俯视图显示栅极电极条38跨越于浅沟槽绝缘区28上，而浅沟槽绝缘区74不与任何栅极电极条交错。
接着，如图6A所示，于层间介电层70与接触蚀刻停止层66中形成开口(将由接触插塞72占据)以露出源极/漏极硅化物区50、52、及60，以及硅化物区45与55。接着，于开口中形成接触插塞72。如本领域普通技术人员所周知，接触插塞72可包括钨。
图7A与图7B进一步显示沿着图6B的D-D’切线的剖面图。图7A显示形成于一绝缘层上覆硅(SOI)基底的实施例。浅沟槽绝缘区28的底部与浅沟槽绝缘区74的底部(包括接触蚀刻停止层66)皆延伸至埋层氧化层22，因而彼此共平面(leveled to each other)。图7B显示浅沟槽绝缘区28形成于块材基底20中的实施例。在此情形中，浅沟槽绝缘区28的底部80可能高于、大抵等高于、或低于浅沟槽绝缘区74的底部78。再者，可了解的是，浅沟槽绝缘区28与74的主体部分(不包括浅沟槽绝缘衬壁与接触蚀刻停止层66)可为相同材料所形成，例如氧化硅，或者也可为不同的材料。同样地，浅沟槽绝缘区28与74的主体部分即使为相同的材料，也可使用不同的方法形成。在此情形下，浅沟槽绝缘区28与74由于其不同特性，可仍能彼此区别。在一实施例中，浅沟槽绝缘区74的主体部分具有低于浅沟槽绝缘区28的密度。
图8显示本发明另一实施例。在此实施例中，沟槽64(请参照图5)的形成与填充是在形成接触蚀刻停止层66后进行，但在形成层间介电层70之前。因此，接触蚀刻停止层66在形成沟槽64期间被蚀刻移除，因而最终浅沟槽绝缘区74中不包括接触蚀刻停止层66。
请参照图9，浅沟槽绝缘区28及/或浅沟槽绝缘区74可能不是形成作长方形图案，且金属氧化物半导体元件可能不完全被浅沟槽绝缘区围绕。然而，仍可应用相同的教导，浅沟槽绝缘区上不具有栅极电极条的部分可使用与浅沟槽绝缘区74相同的方法形成，且同时形成，而浅沟槽绝缘区上具有栅极电极条的部分可使用与浅沟槽绝缘区28相同的方法形成，且同时形成。或者，浅沟槽绝缘区具有长度方向(lengthwise direction)平行于邻接金属氧化物半导体元件的源极至漏极方向(source-to-drain)的部分可使用与浅沟槽绝缘区28相同的方法形成，且同时形成，而浅沟槽绝缘区具有长度方向不平行于(例如，垂直于)邻接金属氧化物半导体元件的源极至漏极方向的部分可使用与浅沟槽绝缘区74相同的方法形成，且同时形成。既然浅沟槽绝缘区74一般具有小于浅沟槽绝缘区28的宽度，孔洞或其他类型的缺陷可能于浅沟槽绝缘区74中形成。然而，既然浅沟绝缘区74是在高温工艺步骤进行之后才形成，缺陷将不会在平行于金属氧化物半导体元件40与42的源极至漏极方向的方向上造成不利的应力。
图10显示本发明另一实施例。在此实施例中，N型金属氧化物半导体元件140与142在与P型金属氧化物半导体元件40与42相同的基底上形成。同样地，浅沟槽绝缘区74可使用与显示于图6A及图6B的浅沟槽绝缘区74相同的方法形成，且同时形成。在另一实施例中，一金属氧化物半导体元件，例如是P型金属氧化物半导体元件被浅沟槽绝缘区28与74围绕(如图6B所示)，而另一种类型的金属氧化物半导体元件，例如是N型金属氧化物半导体元件在同一基底20上(在相同的半导体芯片18中)只被浅沟槽绝缘区28围绕。若施加至相邻金属氧化物半导体元件的源极至漏极方向的应力对金属氧化物半导体元件的运行是有益的，可使用此实施例。
本发明实施例具有数个优点。借着采取两阶段形成(two-step formation)浅沟槽绝缘区，对于邻近浅沟槽绝缘区的金属氧化物半导体元件所造成的不利应力可减小。掺杂浓度的变动也可减小。
虽然本发明已以数个优选实施例揭示如上，然而其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视随附的权利要求所界定的范围为准。

Claims (15)

1.一种形成集成电路结构的方法，包括：
提供一半导体基底；
于该半导体基底中形成一第一绝缘区；
在形成该第一绝缘区后，于该半导体基底的一表面形成一金属氧化物半导体元件，其中形成该金属氧化物半导体元件的步骤包括形成一源极/漏极区；以及
在形成该金属氧化物半导体元件后，于该半导体基底中形成一第二绝缘区。
2.如权利要求1所述的形成集成电路结构的方法，其中该第二绝缘区的底部不高于该源极/漏极区的底部。
3.如权利要求1所述的形成集成电路结构的方法，其中该第一绝缘区邻接该源极/漏极区的一第一边，而该第二绝缘区邻接该源极/漏极区的一第二边。
4.如权利要求3所述的形成集成电路结构的方法，其中该第一边平行于该金属氧化物半导体元件的源极至漏极方向，而该第二边垂直于该金属氧化物半导体元件的源极至漏极方向。
5.如权利要求1所述的形成集成电路结构的方法，还包括形成一埋层氧化层于该半导体基底下且邻接该半导体基底，其中该第一绝缘区与该第二绝缘区皆与该埋层氧化层接触。
6.如权利要求1所述的形成集成电路结构的方法，其中该半导体基底是一块材基底，且其中该第一绝缘区与该第二绝缘区延伸进入该半导体基底的深度彼此不同。
7.如权利要求1所述的形成集成电路结构的方法，其中形成该第二绝缘区的步骤包括：
在形成该源极/漏极区之后，自该金属氧化物半导体元件的一栅极间隙壁蚀刻移除该源极/漏极区的一部分以形成一沟槽；以及
形成一层间介电层，其中该层间介电层延伸进入该沟槽以形成该第二绝缘区。
8.一种形成集成电路结构的方法，包括：
提供一半导体基底；
形成一金属氧化物半导体元件，包括：
于该半导体基底的一顶表面形成一栅极堆叠；
于该栅极堆叠的一侧壁形成一栅极间隙壁；
形成一源极/漏极区，邻接于该栅极间隙壁；以及
于该源极/漏极区上形成一硅化物区；
蚀刻该硅化物区的一部分与该源极/漏极区的一部分以形成一沟槽，其中该沟槽借由该源极/漏极区的一余留部分而与该栅极间隙壁的一外围分隔，且其中该沟槽延伸至该源极/漏极区的底部下方；以及
于该金属氧化物半导体元件上形成一层间介电层，其中该层间介电层延伸进入该沟槽而形成一浅沟槽绝缘区。
9.如权利要求8所述的形成集成电路结构的方法，还包括于形成该沟槽之前，于该硅化物区与该层间介电层之间形成一接触蚀刻停止层，其中形成该沟槽的步骤包括蚀刻部分该接触蚀刻停止层。
10.如权利要求8所述的形成集成电路结构的方法，还包括于形成该沟槽之后，于该硅化物区与该层间介电层之间形成一接触蚀刻停止层，其中该接触蚀刻停止层延伸进入该沟槽。
11.如权利要求8所述的形成集成电路结构的方法，其中该浅沟槽绝缘区邻接该源极/漏极区的一第一边，且其中还包括于形成该金属氧化物半导体元件之前形成一额外的浅沟槽绝缘区。
12.如权利要求11所述的形成集成电路结构的方法，其中该额外的浅沟槽绝缘区邻接该源极/漏极区的一第二边，且其中该第二边垂直于该第一边。
13.如权利要求11所述的形成集成电路结构的方法，其中该浅沟槽绝缘区与该额外的浅沟槽绝缘区包括一相同的介电材料，且其中形成该额外的浅沟槽绝缘区的步骤与形成该层间介电层的步骤是使用不同的方法进行。
14.如权利要求11所述的形成集成电路结构的方法，其中该浅沟槽绝缘区与该额外的浅沟槽绝缘区包括不同的介电材料。
15.如权利要求8所述的形成集成电路结构的方法，其中该浅沟槽绝缘区向下延伸接触至该半导体基底下的一埋层氧化层。
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