KR100649315B1 - 플래시 메모리의 소자분리막 제조 방법 - Google Patents
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Abstract
본 발명은 플래시 메모리의 소자분리막 제조 방법에 관한 것으로, 특히 반도체 기판 상부에 셀 영역만 마스킹하는 제 1마스크 물질층을 형성하고, 셀 영역 및 주변 회로 영역의 반도체 기판 상부 전면에 제 2마스크 물질층을 형성하고, 셀 영역 및 주변 회로 영역의 제 2마스크 물질층에서부터 반도체 기판을 식각하여 셀 영역에 제 1깊이를 갖는 트렌치를 형성함과 동시에 주변 회로 영역에 제 1깊이보다 더 깊은 제 2깊이를 갖는 트렌치를 형성하고, 결과물 전면에 절연 물질층을 갭필하고, 제 1마스크 물질층이 드러날 때까지 평탄화한 후에, 제 1 및 제 2마스크 물질층을 제거하여 반도체 기판의 셀 영역과 주변 회로 영역에 각각 STI 소자분리막을 형성한다. 그러므로, 본 발명은 셀 영역의 반도체 기판에 단차가 높게 마스크 물질층을 형성하고 주변 회로 영역의 반도체 기판에 단차가 낮게 마스크 물질층을 형성한 후에 1회의 포토레지스트 및 트렌치 식각 공정을 진행함으로써, 서로 다른 깊이의 STI형 소자분리막의 트렌치 제조 공정을 단순화할 수 있다.
플래시 메모리, 셀 영역, 주변 회로 영역, STI, 트렌치
Description
도 1a 및 도 1b는 STI 및 SAS 기술로 제조된 플래시 메모리 셀 구조를 나타낸 평면도 및 수직 단면도,
도 2는 공통 소오스 라인을 갖는 플래시 메모리 셀의 소오스 저항을 나타낸 회로도,
도 3은 본 발명에 따라 제조된 플래시 메모리의 STI구조 소자분리막을 나타낸 수직 단면도,
도 4a 내지 도 4h는 본 발명에 따른 플래시 메모리의 STI 구조 소자분리막 제조 공정을 순차적으로 나타낸 공정 순서도.
＜도면의 주요부분에 대한 부호의 설명＞
100 : 반도체 기판 102 : 패드 절연박막
104 : 제 1마스크 물질층 106, 108 : 제 2마스크 물질층
110 : 제 1깊이를 갖는 트렌치 112 : 제 2깊이를 갖는 트렌치
114 : 절연 물질층 116 : 셀 영역의 STI형 소자분리막
118 : 주변 회로 영역의 STI형 소자분리막
A : 셀 영역 B : 주변 회로 영역
본 발명은 플래시 메모리의 제조 방법에 관한 것으로서, 특히 STI(Shallow Trench Isolation) 구조의 소자분리막을 이용하여 소오스 저항을 줄일 수 있는 플래시 메모리의 소자분리막 제조 방법에 관한 것이다.
일반적으로, NOR형 플래시 메모리는 공통 소오스(common source) 방식을 사용하고 있으며 16개의 셀마다 1개의 소오스 컨택(contact)이 형성된다.
한편, 현재 반도체 메모리 소자는 셀 크기를 축소하기 위하여 STI 기술을 사용하여 소자분리막을 형성하고 있으며 더욱이, 플래시 메모리의 경우 0.35㎛급 이하에서는 게이트에서 공통 소오스 라인으로 향하는 간극을 제거하는 SAS(Self Aligned Source) 기술을 채택하고 있다. 이러한 STI 및 SAS 기술을 이용하여 플래시 메모리를 제조하는 기술이 이미 국내공개특허공보 제2004-60550호에 공지되어 있다.
도 1a 및 도 1b는 STI 및 SAS 기술로 제조된 플래시 메모리 셀 구조를 나타낸 평면도 및 수직 단면도이다.
도 1a 및 도 1b에 도시된 바와 같이, 비트 라인(18)에 평행하게 형성된 다수의 STI형 소자분리막(14) 및 그 사이의 액티브 영역이 있는 반도체 기판에 n형 도펀트를 이온 주입하여 공통 소오스 영역(12)을 라인 형태로 형성한다. 여기서, 미설명된 도면 부호 16은 게이트 라인을 나타내며 20은 컨택 전극을 나타낸다. 그런 데, 정션(junction)인 공통 소오스 영역(12)의 라인이 STI 소자분리막(14) 및 액티브 영역의 표면을 따라 대략 구형파 모양으로 형성되기 때문에 플래시 메모리 셀의 소오스 저항이 급격하게 커지는 경향이 있다.
그 이유는 도 2에 도시된 바와 같이 소오스 저항이 STI 소자분리막(14)의 트렌치 표면을 따라 형성되므로, 실제적인 면저항의 길이가 길어지는 한편, 상대적으로 적은 량의 도펀트가 주입된 트렌치 측벽의 비저항 자체가 높기 때문이다.
게다가 플래시 메모리 소자는 내부 고전압을 사용하므로 STI 소자분리막의 트렌치 깊이또한 깊어지는데, 셀 영역의 소오스 저항에 영향을 미치지 않도록 셀 영역의 트렌치를 주변 회로 영역의 트렌치보다 얕게 형성하고 있다.
하지만, 종래와 같이 플래시 메모리의 셀 영역과 주변 회로 영역의 트렌치 깊이를 다르게 한 STI 소자분리막 제조 공정시 셀 영역과 주변 회로 영역의 서로 다른 깊이의 STI 트렌치를 식각하기 위하여 각각 진행할 경우 식각 마스크 및 식각 공정을 두 번씩 진행해야 하므로 그 제조 공정이 복잡해지며 이로 인해 제조 비용또한 증가되는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 플래시 메모리의 셀 영역과 주변 회로 영역의 트렌치를 식각하기 위한 마스크 물질층 높이를 다르게 함으로써 단차가 생긴 셀 영역과 주변 회로 영역의 트렌치 마스크 물질층에 의해 1회의 트렌치 식각 공정을 구현할 수 있는 플래시 메모리의 소자분리막 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 셀 영역 및 주변 회로 영역이 포함된 플래시 메모리에서 서로 깊이가 다른 소자분리막을 형성하는 방법에 있어서, 반도체 기판 상부에 셀 영역만 마스킹하는 제 1마스크 물질층을 형성하는 단계와, 셀 영역 및 주변 회로 영역의 반도체 기판 상부 전면에 제 2마스크 물질층을 형성하는 단계와, 셀 영역 및 주변 회로 영역의 제 2마스크 물질층에서부터 반도체 기판을 식각하여 셀 영역에 제 1깊이를 갖는 트렌치를 형성함과 동시에 주변 회로 영역에 제 1깊이보다 더 깊은 제 2깊이를 갖는 트렌치를 형성하는 단계와, 결과물 전면에 절연 물질층을 갭필하고, 제 1마스크 물질층이 드러날 때까지 평탄화하는 단계와, 제 1 및 제 2마스크 물질층을 제거하여 반도체 기판의 셀 영역과 주변 회로 영역에 각각 STI 소자분리막을 형성하는 단계를 포함한다.
이하, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 본 발명의 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 더욱 상세히 설명하기로 한다.
도 3은 본 발명에 따라 제조된 플래시 메모리의 STI구조 소자분리막을 나타낸 수직 단면도이다.
도 3을 참조하면, 본 발명에 따라 제조된 플래시 메모리는 셀 영역(A)의 STI형 소자분리막(116)이 제 1깊이(예를 들어, 1000Å∼2000Å)의 트렌치에 형성되며, 주변 회로 영역(B)의 STI형 소자분리막(118)이 제 1깊이보다 더 깊은 제 2깊이(예를 들어, 3000Å∼4000Å)에 형성된다. 여기서, 도면에 도시되지 않았지만, 셀 영 역(A)은 플래시 메모리의 셀 트랜지스터(게이트, 소오스, 드레인 포함) 등이 형성되고, 주변 회로 영역(B)은 셀 영역(A)의 주변 외곽에 위치되어 플래시 메모리 동작에 필요로 하는 주변 회로가 형성된다.
이와 같이 트렌치 깊이가 서로 다른 셀 영역(A) 및 주변 회로 영역(B)의 STI형 소자분리막(116, 118)을 제조하기 위하여 본 발명에서는 아래와 같이 셀 영역(A)과 주변 회로 영역(B)이 단차가 있는 마스크 물질층을 사용하여 STI 트렌치를 1회 식각 공정으로 형성한다.
그러므로, 본 발명에 따른 플래시 메모리는 셀 영역(A)에 형성되는 STI형 소자분리막(116)이 주변 회로 영역(B)의 STI형 소자분리막(118)보다 깊이가 작기 때문에 셀 영역(A)의 소자분리막(116)을 따라 형성되는 공통 소오스 영역의 면항이 작아지게 되고 이에 따라 플래시 메모리의 읽기 및 프로그래밍시 효율을 향상시킬 수 있다.
도 4a 내지 도 4h는 본 발명에 따른 플래시 메모리의 STI 구조 소자분리막 제조 공정을 순차적으로 나타낸 공정 순서도이다. 도 4a 내지 도 4h를 참조하여, 본 발명에 따른 플래시 메모리의 STI 구조 소자분리막의 제조 공정을 대해 설명한다.
도 4a에 도시된 바와 같이, 반도체 기판(100)으로서 실리콘 기판 상부에 화학적기상증착(CVD : Chemical Vapor Deposition) 등의 공정으로 패드 절연박막(102), 제 1마스크 물질층(104)을 순차적으로 적층한다. 이때, 패드 절연박막 (102)은 예컨대, 실리콘산화막(SiO2)으로 형성하며 그 두께를 대략 50Å 두께로 할 수 있다. 그리고 제 1마스크 물질층(104)은 예컨대 TEOS로 형성하며 그 두께를 대략 1000Å 두께로 할 수 있다.
그리고 제 1마스크 물질층(104) 상부 전면에 포토레지스트를 도포하고, 셀 영역을 정의하는 마스크를 이용한 노광 및 현상 공정을 진행하여 포토레지스트 패턴(105)을 형성한다. 이로 인해 셀 영역(A)의 제 1마스크 물질층(104) 상부에만 포토레지스트 패턴(105)이 형성된다.
도 4b에 도시된 바와 같이, 포토레지스트 패턴에 의해 제 1마스크 물질층(104) 및 패드 절연박막(102)을 건식 식각 공정으로 패터닝하여 주변 회로 영역(B)의 기판 표면을 노출시킨다. 이러한 패터닝 공정에 의해 셀 영역(A)의 반도체 기판(100) 표면에는 제 1마스크 물질층 패턴(104a) 및 패드 절연박막 패턴(102a)이 남아 있게 된다.
이후 에슁 공정으로 포토레지스트 패턴을 제거한다.
이어서 도 4c에 도시된 바와 같이, 셀 영역(A) 및 주변 회로 영역(B)의 반도체 기판 상부 전면에 예컨대, 화학적기상증착(CVD) 등의 공정으로 제 2마스크 물질층(106, 108)을 형성한다. 이때, 제 2마스크 물질층(106, 108)은 적어도 하나이상의 절연막으로 형성하는데, 본 실시예에서는 TEOS를 대략 100Å, 그 위에 실리콘질화막(Si3N4)을 대략 1000Å 두께로 형성한다. 여기서, 제 2마스크 물질층(106, 108)을 적어도 두 층으로 형성하는 것은 주변 회로 영역(B)의 반도체 기판에 얇게 형성되는 TEOS이 패드 절연박막의 역할을 하며 그 위에 형성되는 실리콘질화막(Si3N4)이 마스크 물질층 역할을 하기 때문이다.
제 2마스크 물질층(106, 108) 증착 공정시 셀 영역(A)의 반도체 기판(100) 표면에는 제 1마스크 물질층 패턴(104a) 및 패드 절연박막 패턴(102a)이 남아 있기 때문에 셀 영역(A)과 주변 회로 영역(B) 사이에서는 제 2마스크 물질층(106, 108)의 단차가 발생하게 된다.
도 4d에 도시된 바와 같이, 상기 결과물 전면에 포토레지스트를 도포하고, STI형 소자분리막 영역을 정의하는 마스크를 이용한 노광 및 현상 공정을 진행하여 포토레지스트 패턴(109)을 형성한다. 이로 인해 셀 영역(A) 및 주변 회로 영역(B)의 제 2마스크 물질층(106, 108) 상부에 각각 포토레지스트 패턴(109)이 형성된다.
계속해서 도 4e에 도시된 바와 같이, 포토레지스트 패턴에 의해 오픈되는 제 2마스크 물질층(106, 108)에서부터 반도체 기판의 일정 깊이까지 건식 식각하여 셀 영역(A)에 제 1깊이를 갖는 트렌치(110)를 형성함과 동시에 주변 회로 영역(B)에 제 1깊이보다 더 깊은 제 2깊이를 갖는 트렌치(112)를 형성한다. 이때, 제 1깊이의 트렌치(110)는 1000Å∼2000Å 깊이를 가지며 제 2깊이의 트렌치(112)는 3000Å∼4000Å 깊이를 갖는다.
이와 같이 셀 영역(A)의 트렌치(110)보다 주변 회로 영역(B)의 트렌치(112)가 더 깊게 식각되는 이유는 식각 트렌치 마스크로 사용되는 셀 영역(A) 및 주변 회로 영역(B)의 마스크 물질층 두께가 달라 단차가 발생하기 때문이다. 즉, 주변 회로 영역(B)의 반도체 기판 상부에는 제 2마스크 물질층(106, 108)만 적층되어 있지만, 셀 영역(A)의 반도체 기판 상부에는 패드 절연박막(102a), 제 1마스크 물질층(104a) 및 제 2마스크 물질층(106, 108)이 적층되어 있기 때문에 주변 회로 영역(B)보다 셀 영역(A)의 단차가 높아 트렌치 식각시 셀 영역(A)보다 주변 회로 영역(B)의 기판이 먼저 식각된다. 이로 인해 셀 영역(A)의 트렌치(110)보다 주변 회로 영역(B)의 트렌치(112)가 더 깊게 식각된다.
이후 에슁 공정으로 포토레지스트 패턴을 제거한다.
그 다음 도 4f 및 도 4g에 도시된 바와 같이, 상기 결과물 전면에 고밀도 플라즈마(HDP : High Density Plasma) 증착 공정으로 절연 물질층(114)으로서 예컨대, 실리콘산화막(SiO2)을 증착하여 제 1 및 제 2깊이의 트렌치(110, 112)를 완전히 갭필하고, 제 1마스크 물질층 패턴(104a) 표면이 드러날 때까지 화학적기계적연마(CMP : Chemical Mechanical Polishing) 공정으로 제 2마스크 물질층(106, 108) 표면을 평탄화한다. 이때, 화학적기계적연마 공정시 제 1마스크 물질층 패턴(104a) 표면이 아닌 상기 표면에서부터 일정 높이까지 평탄화할 수도 있다.
이러한 평탄화 공정에 의해 셀 영역(A)과 주변 회로 영역(B)의 구조물 표면에서 단차가 없어지고 전체 표면이 균일하게 평탄화된다. 즉, 셀 영역(A)에는 평탄화된 제 1마스크 물질층 패턴(104a) 및 패드 절연박막 패턴(102a)이 남아 있게 되고, 주변 회로 영역(B)에는 평탄화된 제 1마스크 물질층 높이와 동일하게 제 2마스크 물질층(106, 108)이 남아 있게 된다.
그리고 셀 영역(A)과 주변 회로 영역(B)의 트렌치에 각각 갭필되며 그 표면이 제 1마스크 물질층 패턴(104a) 높이와 동일하게 평탄화된 실리콘산화막이 STI 소자분리막(116, 118)으로 사용된다.
이후, 습식 등의 식각 공정으로 셀 영역(A)의 제 1마스크 물질층 패턴(104a) 및 패드 절연박막 패턴(102a)을 제거하고, 동시에 제 2마스크 물질층(106, 108)을 제거한다. 이로 인해 도 4h에 도시된 바와 같이, 플래시 메모리내 셀 영역(A)의 반도체 기판(100)에는 제 1깊이(예를 들어, 1000Å∼2000Å) 트렌치에 형성된 STI형 소자분리막(116)이 남게 되고, 주변 회로 영역(B)의 반도체 기판(100)에는 제 2깊이(예를 들어, 3000Å∼4000Å)의 트렌치에 형성된 STI형 소자분리막(118)은 남게 된다.
이후, 도면에 도시되지 않았지만, 셀 영역(A)에 게이트, 소오스, 드레인 등의 제조 공정을 실시하여 플래시 메모리의 셀 트랜지스터를 형성하면서 주변 회로 영역(B)에 게이트, 소오스, 드레인 등의 제조 공정을 실시하여 플래시 메모리의 주변 회로를 형성한다. 이에 따라 셀 영역(A)에 형성되는 STI형 소자분리막(116)이 주변 회로 영역(B)의 STI형 소자분리막(118)보다 깊이가 작기 때문에 셀 영역(A)의 소자분리막(116)을 따라 형성되는 공통 소오스 영역의 면항이 작아진다.
이상 설명한 바와 같이, 본 발명은 셀 영역의 반도체 기판에 단차가 높게 마스크 물질층을 형성하고 주변 회로 영역의 반도체 기판에 단차가 낮게 마스크 물질층을 형성한 후에 1회의 STI 트렌치 식각 공정을 진행함으로써, 주변 회로 영역 보다 얕은 트렌치 깊이를 갖는 셀 영역의 STI형 소자분리막을 형성할 수 있다.
그러므로, 본 발명은 플래시 메모리의 셀 영역과 주변 회로 영역의 트렌치 깊이를 다르게 한 STI형 소자분리막 제조 공정시 1회의 포토레지스트 및 트렌치 식각 공정을 진행함으로써, 서로 다른 깊이의 STI형 소자분리막의 트렌치 제조 공정을 단순화하여 제조 공정당 제조 단가를 줄일 수 있는 이점이 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
Claims (8)
- 셀 영역 및 주변 회로 영역이 포함된 플래시 메모리에서 서로 깊이가 다른 소자분리막을 형성하는 방법에 있어서,반도체 기판 상부에 상기 셀 영역만 마스킹하는 제 1마스크 물질층을 형성하는 단계와,상기 셀 영역 및 상기 주변 회로 영역의 반도체 기판 상부 전면에 제 2마스크 물질층을 형성하는 단계와,상기 셀 영역 및 상기 주변 회로 영역의 상기 제 2마스크 물질층에서부터 상기 반도체 기판을 식각하여 상기 셀 영역에 제 1깊이를 갖는 트렌치를 형성함과 동시에 상기 주변 회로 영역에 상기 제 1깊이보다 더 깊은 제 2깊이를 갖는 트렌치를 형성하는 단계와,상기 결과물 전면에 절연 물질층을 갭필하고, 상기 제 1마스크 물질층이 드러날때까지 평탄화하는 단계와,상기 제 1 및 제 2마스크 물질층을 제거하여 상기 반도체 기판의 상기 셀 영역과 상기 주변 회로 영역에 각각 STI 소자분리막을 형성하는 단계를 포함하는 플래시 메모리의 소자분리막 제조 방법.
- 제 1항에 있어서,상기 방법은,상기 제 1마스크 물질층을 형성하는 단계 이전에,상기 셀 영역의 반도체 기판 상부에 패드 절연박막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리의 소자분리막 제조 방법.
- 제 2항에 있어서,상기 패드 절연박막은, 실리콘산화막인 것을 특징으로 하는 플래시 메모리의 소자분리막 제조 방법.
- 제 1항에 있어서,상기 제 1마스크 물질층은, TEOS인 것을 특징으로 하는 플래시 메모리의 소자분리막 제조 방법.
- 제 1항에 있어서,상기 제 2마스크 물질층은, 적어도 하나이상의 절연막으로 이루어진 것을 특징으로 하는 플래시 메모리의 소자분리막 제조 방법.
- 제 1항 또는 제 5항에 있어서,상기 제 2마스크 물질층은, TEOS 및 실리콘 질화막이 적층된 것을 특징으로 하는 플래시 메모리의 소자분리막 제조 방법.
- 제 1항에 있어서,상기 제 1깊이는 1000Å∼2000Å 범위이며 상기 제 2깊이는 3000Å∼4000Å 범위인 것을 특징으로 하는 플래시 메모리의 소자분리막 제조 방법.
- 제 1항에 있어서,상기 평탄화는 화학적기계적연마 공정에 의해 수행되는 것을 특징으로 하는 플래시 메모리의 소자분리막 제조 방법.
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