WO2013006990A1 - 隔离结构以及半导体结构的形成方法 - Google Patents

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WO2013006990A1
WO2013006990A1 PCT/CN2011/001291 CN2011001291W WO2013006990A1 WO 2013006990 A1 WO2013006990 A1 WO 2013006990A1 CN 2011001291 W CN2011001291 W CN 2011001291W WO 2013006990 A1 WO2013006990 A1 WO 2013006990A1
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trench
isolation structure
silicon substrate
forming
insulating material
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PCT/CN2011/001291
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尹海洲
朱慧珑
骆志炯
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中国科学院微电子研究所
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

Definitions

  • the present invention generally relates to a method of forming a semiconductor device, and more particularly to a method of forming an isolation structure in a semiconductor device. Background technique
  • MOS Metal Oxide Semiconductor
  • a semiconductor substrate such as a silicon substrate.
  • the semiconductor devices are separated by an isolation structure.
  • Common isolation structures include junction isolation, local Oxidation of Silicon (LOCOS) isolation, and Shallow Trench Isolation (STI).
  • LOCOS local Oxidation of Silicon
  • STI Shallow Trench Isolation
  • the STI structure is usually formed by the following steps: first forming a trench on the substrate by dry etching, then filling the trench with an insulating material by chemical vapor deposition, and then removing the trench and the liner by chemical mechanical polishing. The insulating material on the bottom surface flattens the surface of the trench.
  • Figure 8a is a cross-sectional view of a MOS device
  • Figure 8b is a top view of the device of Figure 8a.
  • the upper and lower STI structures along the lateral direction shown in the figure carry both ends of the gate as viewed in the width direction of the device.
  • the dry etching selection of the trench is not high, and it is easy to cause defects in the sidewall of the trench, and may also be in the etching trench.
  • An undercut is formed in the groove. Any defects created by the STI dry etch in the trench sidewalls can adversely affect the gate of the device.
  • the present invention provides a method of forming an isolation structure for isolating at least one isolation region, the method comprising the steps of:
  • a silicon substrate providing (110) crystal faces or (1 12 ) crystal faces;
  • the present invention also provides a method of forming a semiconductor structure, the method comprising the steps of:
  • Forming the isolation structure according to the method for forming an isolation structure according to the present invention forming more than one gate on a region isolated by the isolation structure, and both ends of the gate are located in the first isolation structure on.
  • the isolation structure is formed on a (110) crystal plane or a (112) crystal plane silicon substrate, and a sidewall of the first trench formed by wet etching the silicon substrate is in the silicon On the (1 1 1 ) surface of the substrate.
  • wet etching has the advantage of less damage to the device than dry etching, so forming a first trench by wet etching will result in less sidewalls of the trench compared to dry etching. Damage, thereby reducing the appearance of the sidewalls of the trench Defects that reduce the adverse effects on the device gate.
  • FIG. 1 is a cross-sectional view showing a structure corresponding to an intermediate step of a method of forming an isolation structure according to an embodiment of the present invention
  • Figure 2a is a cross-sectional view showing a structure corresponding to an intermediate step of a method of forming an isolation structure according to an embodiment of the present invention
  • Figure 2b is a top plan view of the structure of Figure 2a;
  • Figure 3 is a cross-sectional view showing a structure corresponding to an intermediate step of a method of forming an isolation structure according to an embodiment of the present invention
  • Figure 4a is a cross-sectional view showing a structure corresponding to an intermediate step of a method of forming an isolation structure according to an embodiment of the present invention
  • Figure 4b is a top plan view of the structure shown in Figure 4a;
  • Figure 5a is a cross-sectional view showing a structure corresponding to an intermediate step of a method of forming an isolation structure according to an embodiment of the present invention
  • Figure 5b is a top plan view of the structure shown in Figure 5a;
  • Figure 6 is a cross-sectional view showing a structure corresponding to an intermediate step of a method of forming a semiconductor structure in accordance with an embodiment of the present invention
  • FIG. 7 is a flow chart showing a method of forming an isolation structure according to an embodiment of the present invention
  • FIG. 8 is a schematic view showing a device having an STI structure in the prior art, wherein FIG. 8a is a cross-sectional view of the device, and FIG. 8b is a view of the device of FIG. Show the top view of the device.
  • a layer formed on a substrate or other layer as referred to herein may refer to a layer formed directly on a substrate or other layer, or may be formed on a substrate or other layer. A layer on one or more intervening layers.
  • a silicon wafer of (1 10 ) crystal plane or (1 12 ) crystal plane is provided as a semiconductor substrate 1000, and the [11 1] direction of the silicon wafer is determined.
  • An oxide layer 1002 is grown on the substrate 1000 as a pad oxide layer, which may be, for example, a silicon oxide layer.
  • a nitride layer 1004 is then deposited over the oxide layer 1002 as a pad nitride layer, such as a silicon nitride layer.
  • a photoresist layer 1005 is applied over the nitride layer 1004.
  • the photoresist layer 1005 is patterned to form an opening, and the angle between the extending direction of the opening and the [1 1 1] direction is in the range of 87° - 90° (including 87° and 90°), that is, the extending direction of the opening is substantially perpendicular to the [11 1] direction, preferably perpendicular (this is because the opening may be caused in practice due to, for example, a semiconductor processing process or the like, which may cause variations in the pattern structure.
  • the direction of extension may not be completely perpendicular to the [111] direction, so the vertical is substantially vertical within the tolerances allowed by current semiconductor processes).
  • FIG. 2a shows a top view of the structure shown in Figure 2a.
  • one side wall of the trench 1006 obtained by performing wet etching is on the (1 11 ) plane of the silicon substrate 1000.
  • the step of depositing a nitride layer 1004 on the oxide layer 1002 may be performed by a thermal oxidation process, a chemical vapor deposition (CVD) process, or other suitable process; it may be by chemical vapor deposition (CVD) Physical vapor deposition (PVD), pulsed laser deposition (PLD), atomic layer deposition (ALD), plasma enhanced atomic layer deposition (PEALD), or other suitable process to complete deposition of nitride layer 1004 over oxide layer 1002.
  • the oxide layer 1002 may be SiO 2 and has a thickness of about 20-40 nm; the nitride layer 1004 may be silicon nitride and have a thickness of about 30-150 nm.
  • the etchant KOH, TMAH, etc. have high corrosion selectivity to the crystal face of the silicon wafer, the ratio between the etch rate at the (11 1 ) plane and the etch rate at the other crystal faces is about 1:100, and thus Compared with the method of forming the trench 1006 by dry etching, the wet etching in this step can reduce the damage to the sidewall of the trench during the manufacturing process, and on the other hand, the sidewall of the trench can be largely avoided.
  • the resulting undercuts reduce the leakage current of the device and improve device performance, such as breakdown characteristics.
  • the trench 1006 is filled with an insulating material 1008. Thereafter, a planarization process is performed to remove the insulating material 1008 on the surface of the nitride layer 1004. To this end, a first isolation structure is formed which will define the width of the gate of the device, as shown in FIG.
  • the step of filling the insulating material 1008 in the trench 1006 may be accomplished by CVD, PVD, PLD, ALD, PEALD, or other suitable process; a chemical mechanical polishing (CMP) method may be employed to nitride
  • CMP chemical mechanical polishing
  • the layer 1004 acts as a stop layer to complete the step of removing the insulating material 1008 on the surface of the nitride layer 1004; the insulating material 1008 may be composed of one or more layers of oxide, nitride or other suitable material.
  • a photoresist layer 1013 is coated on the surface of the structure shown in FIG.
  • the photoresist layer 1013 is patterned to form an opening, the opening extending in a direction perpendicular to the extending direction of the trench 1006, that is, the opening direction of the opening in the case of this embodiment [11 1]
  • the angle between the directions is not more than 3°, preferably parallel, as shown in Fig. 4a.
  • a dry etching operation is performed to remove the nitride layer 1004, the oxide layer 1002, and a portion of the silicon substrate 1000 under the opening, thereby A trench 1014 is formed in 1000 as shown in Figure 4a.
  • the photoresist layer 1013 is removed.
  • Figure 4b shows a top view of the structure shown in Figure 4a.
  • the trench 1014 is filled with an insulating material 1016.
  • a planarization process is performed to remove the insulating material 1016 on the surface of the nitride layer 1004.
  • a second isolation structure is formed which will define the length of the gate of the device, as shown in Figure 5a.
  • Figure 5b shows a top view of the structure shown in Figure 5a.
  • the first isolation structure is in contact with the second isolation structure to define more than one isolation region.
  • the dry etching operation may adopt one of the following processes: reactive ion etching (RIE), electron cyclotron resonance etching (ECR), inductively coupled plasma etching (ICP), etc.
  • RIE reactive ion etching
  • ECR electron cyclotron resonance etching
  • ICP inductively coupled plasma etching
  • the step of filling the insulating material 1016 in the trench 1014 may be accomplished by CVD, PVD, PLD, ALD, PEALD, or other suitable process; the nitride layer may be removed using the CMP method with the nitride layer 1004 as a stop layer.
  • insulating material 1016 on the surface of 1004 may be composed of an oxide, a nitride, or a combination thereof.
  • the first isolation structure and the second isolation structure may each be a shallow trench isolation structure (STI).
  • STI shallow trench isolation structure
  • a thin insulating layer is deposited over the structure shown in Figure 5a.
  • a gate dielectric layer is formed on the insulating layer.
  • gate lines are formed on the gate dielectric layer, the gate lines being located between adjacent first isolation structures. Cutting the gate lines in a direction parallel to the second isolation structure, thereby forming one or more gates 1018 that are separated, and both ends of each of the one or more gates are located first Isolated on the structure.
  • the semiconductor structure having the gate shown in Fig. 6 is obtained.
  • source and drain regions on both sides of the gate may be formed by a conventional process to form a transistor structure, which will not be described herein.
  • the insulating layer may be formed of an oxide; the gate dielectric layer may be a conventional dielectric material or a high-k dielectric material; and the method of forming the gate dielectric layer may include thermal oxidation, sputtering, and deposition. Or other suitable process. Can be through the field Conventional methods well known to the skilled person, such as photolithography masks followed by etching (e.g., RIE or laser-cut etching) to complete the steps of cutting the gate lines, are not described herein.
  • FIG. 7 shows a flow chart of a method of forming an isolation structure in accordance with an embodiment of the present invention.
  • a silicon substrate of (1 10 ) crystal plane or (1 12 ) crystal plane is provided and the [1 1 1] direction of the silicon substrate is determined.
  • a first trench is formed in the silicon substrate by wet etching the silicon substrate, the first trench extending in a direction substantially perpendicular to the [11] direction.
  • the first trench is filled with a first insulating material to form a first isolation structure.
  • a second trench is formed in the silicon substrate by dry etching the silicon substrate, and the second trench extends in a direction perpendicular to a direction in which the first trench extends.
  • the second trench is filled with a second insulating material to form a second isolation structure.
  • the isolation structure between the devices is formed in two steps.
  • the first trench is first etched in the silicon substrate by wet etching to form a first isolation structure defining the gate width of the device.
  • the present invention employs a (110) crystal plane or a (1 12) crystal plane silicon substrate, one sidewall of the formed first trench is on the (1 1 1 ) plane of the silicon substrate, and is employed
  • the wet etching uses an etchant such as KOH or TMAH which has high selectivity to the (1 1 1 ) surface of the silicon substrate, so that compared with the prior art, the sidewall of the trench can be reduced during the manufacturing process.
  • the damage reduces defects that occur in the sidewalls of the trench, thereby reducing the adverse effects on the gate of the device.
  • undercuts caused under the sidewalls of the trenches can be minimized, thereby reducing leakage current of the device and improving device performance such as breakdown characteristics.
  • a second isolation structure perpendicular to the first isolation structure is formed by dry etching, the first isolation structure being in contact with the second isolation structure to define more than one isolation region.

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Abstract

提供一种隔离结构以及半导体结构的形成方法。隔离结构的形成方法包括以下步骤：提供（110）晶面或（112）晶面的硅衬底（1000）并确定该所述硅衬底（1000）的[111]方向；通过湿法腐蚀所述硅衬底（1000）在所述硅衬底（1000）中形成第一沟槽（1006），所述第一沟槽（1006）的延伸方向与[111]方向基本上垂直；利用第一绝缘材料（1008）填充所述第一沟槽（1006）以形成第一隔离结构；通过干法刻蚀所述硅衬底（1000）在所述硅衬底（1000）中形成第二沟槽（1014），所述第二沟槽（1014）的延伸方向与所述第一沟槽（1006）的方向垂直；利用第二绝缘材料（1016）填充所述第二沟槽（1014）以形成第二隔离结构；第一隔离结构与第二隔离结构相接。

Description

隔离结构以及半导体结构的形成方法 优先权要求
本申请要求了 2011年 7月 13日提交的、申请号为 201 1 10195439.0、 发明名称为 "隔离结构以及半导体结构的形成方法" 的中国专利申请 的优先权， 其全部内容通过引用结合在本申请中。 技术领域
本发明总体上涉及半导体器件的形成方法， 具体地说， 涉及半导 体器件中的隔离结构的形成方法。 背景技术
现代半导体器件， 例如金属氧化物半导体 （ Metal Oxide Semiconductor, MOS ) 器件， 通常形成在半导体衬底（例如硅衬底） 的表面上。 半导体器件之间用隔离结构隔开。 常见的隔离结构包括结 隔离、 局部硅氧化 ( Local Oxidation of Silicon, LOCOS ) 隔离和浅沟 槽隔离 ( Shallow Trench Isolation, STI ) 等等。
随着半导体器件工艺的不断发展， 半导体器件的关键尺寸不断地 按比例缩小， 器件之间的隔离技术变得日益重要， 因为隔离技术的好 坏直接决定了整个电路的漏电特性、 击穿特性和闩锁效应。 其中， 对 隔离技术的一项要求是在制造过程中不增加缺陷。 半导体工艺进入深 亚微米时代以后， 浅沟槽隔离技术因其独特的优点而成为在半导体器 件之间被广泛采用的隔离技术。 STI结构通常是通过下述步骤形成的： 先通过干法刻蚀在村底上形成沟槽， 再利用化学气相沉积在沟槽中填 入绝缘材料， 之后， 利用化学机械研磨去除沟槽及衬底表面上的绝缘 材料使得沟槽表面平坦化。
然而， 随着半导体器件尺寸的进一步缩小， 器件的宽度比器件的 长度小得多， 例如器件宽度甚至小到 80 nm以下。 图 8a为一种 MOS 器件的剖视图， 图 8b为图 8a所示器件的顶视图。 如图 8b所示， 可见， 沿着器件的宽度方向来看， 沿着图中所示横向的上下两个 STI 结构承 载了栅极的两个端部。 然而， 在形成 STI期间， 形成沟槽的干法刻蚀 选择比不高， 很容易在沟槽侧壁中产生缺陷， 并且还可能会在刻蚀沟 槽中形成底切 (undercut)。 STI 干法刻蚀在沟槽侧壁中产生的任何缺陷 都可能对器件的栅极产生不利的影响。
因此， 需要一种改进的隔离技术来减少由于干法刻蚀在沟槽侧壁 中产生的缺陷。 发明内容
本发明的目的在于提供一种隔离结构的形成方法， 该方法能够减 少由于 STI 干法刻蚀在沟槽侧壁中产生的缺陷， 从而降低对器件栅极 的不利影响。
为了实现上述目的， 本发明提供一种隔离结构的形成方法， 所述 隔离结构用于隔离至少一个隔离区， 所述方法包括以下步骤：
提供 （ 110 ) 晶面或 （ 1 12 ) 晶面的硅衬底；
通过湿法腐蚀在所述硅衬底上的第一方向上形成一个以上的第一 沟槽；
利用第一绝缘材料填充所述第一沟槽以形成一个以上的第一隔离 结构；
在所述硅村底的第二方向上形成一个以上的第二沟槽；
利用第二绝缘材料填充所述第二沟槽以形成一个以上的第二隔离 结构， 所述第二隔离结构与第一隔离结构相接以形成所述隔离结构； 其中， 所述第一沟槽的一个侧壁的晶向与所述硅衬底的 [1 1 1]方向 的夹角不超过 3° 。
本发明还提供一种半导体结构的形成方法， 所述方法包括以下步 骤：
执行根据本发明的隔离结构的形成方法来形成所述隔离结构； 在被所述隔离结构隔离的区域上形成一个以上的栅极， 所述栅极 的两个端部位于所述第一隔离结构上。
与现有技术相比， 本发明的优势在于：
在本发明中， 隔离结构形成在 （ 110 ) 晶面或 （ 112 ) 晶面的硅衬 底上， 并且通过湿法腐蚀所述硅衬底形成的第一沟槽的一个侧壁在所 述硅衬底的 （ 1 1 1 ) 面上。 众所周知， 湿法腐蚀相比于干法刻蚀具有对 器件造成的损伤小的优点， 因此相比于干法刻蚀， 利用湿法腐蚀形成 第一沟槽将对沟槽侧壁造成较少的损伤， 从而减少沟槽侧壁中出现的 缺陷， 降低对器件栅极的不利影响。
其次， 由于采用 KOH或 TMAH等作为腐蚀剂的湿法腐蚀对硅衬 底的 （ 1 11 ) 面具有高选择性， 第一沟槽的其中一个侧壁位于所述硅衬 底的 （ 1 1 1 ) 面上， 因此可以较大程度上避免沟槽侧壁下面可能出现的 底切， 从而减小器件的漏电流， 改善器件的性能。 附图说明
本发明的这些和其它特征和优点将通过以下参考附图的详细描述 而变得明显， 在附图中：
图 1 是与根据本发明实施例的隔离结构的形成方法的中间步骤相 对应的结构的剖视图；
图 2a是与根据本发明实施例的隔离结构的形成方法的中间步骤相 对应的结构的剖视图；
图 2b是图 2a所示结构的顶视图；
图 3是与^艮据本发明实施例的隔离结构的形成方法的中间步骤相 对应的结构的剖视图；
图 4a是与根据本发明实施例的隔离结构的形成方法的中间步骤相 对应的结构的剖视图；
图 4b是图 4a所示结构的顶视图；
图 5a是与根据本发明实施例的隔离结构的形成方法的中间步骤相 对应的结构的剖视图；
图 5b是图 5a所示结构的顶视图；
图 6是与根据本发明实施例的半导体结构的形成方法的中间步骤 相对应的结构的剖视图；
图 7是根据本发明实施例的隔离结构的形成方法的流程图； 以及 图 8是示出现有技术中具有 STI结构的器件的示意图， 其中图 8a 是该器件的剖视图， 图 8b是图 8a所示器件的顶视图。 具体实施方式
现在将参考示出本发明的实施例的附图在下文中更全面地描述本 发明的实施例。 然而， 本发明可以以许多不同的形式来具体实施并且 不应该被解释为受限于本文所阐述的实施例。 更确切地说， 提供这些 实施例是为了使该公开内容更彻底和完整， 并且将向本领域技术人员 全面地传达本发明的范围。 遍及全文， 相似的数字指代相似的元件。 此外， 附图中示出的各个层和区只是示意性的并且没有必要按比例绘 制。 因此本发明不限于附图中示出的相对大小、 间距和对准。 另外， 正如本领域技术人员所认识的， 本文提到的形成于衬底或其它层上的 层可以指直接形成在衬底或其它层上的层， 也可以指在衬底或其它层 上形成的一个或多个居间层上的层。
在本文中所使用的术语仅仅为了描述特定实施例的目的并且不意 图限制本发明。 如本文所使用的那样， 单数形式"一"、 "一个 "和"该" 意图也包括复数形式， 除非上下文以其它方式明确指示。 还将理解， 当在本文使用术语"包括"和 /或"包含"时， 其指定所叙述的特征、 整体、 步骤、 操作、 元件和 /或部件的存在， 但是不排除一个或多个其它特征、 整体、 步骤、 操作、 元件、 部件和 /或其组群的存在或添加。
除非以其它方式限定， 本文所使用的所有术语 （包括技术和科学 术语） 具有与如本发明所属领域的技术人员通常理解的含义相同的含 义。 还将理解本文所使用的术语应该被解释为具有与它们在该说明书 的背景以及相关领域中的含义一致的含义， 并且将不会以理想化或过 分形式的方式解释， 除非在本文中明确如此限定。
现在参考图 1 - 5来描述根据本发明的实施例的隔离结构的形成方 法。
如图 1 所示， 提供（ 1 10 ) 晶面或 （ 1 12 ) 晶面的硅晶片作为半导 体衬底 1000, 并确定该硅晶片的 [11 1]方向。 在衬底 1000上生长氧化 物层 1002作为垫氧化物层，例如可以是氧化硅层。然后在氧化物层 1002 上沉积氮化物层 1004作为垫氮化物层， 例如可以是氮化硅层。 接着， 在氮化物层 1004上涂覆光致抗蚀剂层 1005。
接下来， 对光致抗蚀剂层 1005进行图案化以形成开口， 所述开口 的延伸方向与 [1 1 1]方向之间的夹角在 87° - 90° 的范围内（包括 87° 和 90° ) ， 即所述开口的延伸方向与 [11 1]方向基本上垂直， 优选为垂 直 （这是因为， 由于例如半导体加工工艺等可能会引起图形结构的偏 差，导致在实际中所述开口的延伸方向可能不会完全垂直于 [111]方向， 因此所述垂直为在当前半导体工艺所能够允许的误差范围内基本垂 直） 。 利用被图案化的光致抗蚀剂层 1005作为掩模， 执行湿法腐蚀操 作以去除所述开口下面的氮化物层 1004、 氧化物层 1002和衬底 1000 的一部分， 从而在衬底 1000中形成沟槽 1006, 如图 2a所示。 之后， 除去光致抗蚀剂层 1005。 图 2b示出了图 2a所示结构的顶视图。
在该实施例的情况下，执行湿法腐蚀所得到的沟槽 1006的一个侧 壁在硅衬底 1000的 （ 1 11 ) 面上。
在本发明的实施例中，可以通过热氧化工艺、化学气相沉积（ CVD ) 工艺或其他合适的工艺来完成在氧化物层 1002 上沉积氮化物层 1004 的步骤； 可以通过化学气相沉积 （CVD ) 、 物理气相沉积 （PVD ) 、 脉沖激光沉积（PLD )、 原子层沉积（ALD )、 等离子体增强原子层沉 积（PEALD )或其他适合的工艺来完成在氧化物层 1002上沉积氮化物 层 1004的步骤；氧化物层 1002可以是 Si02，并且其厚度约为 20-40nm; 氮化物层 1004可以是氮化硅， 并且其厚度约为 30-150nm。
在本发明的实施例中， 在上述湿法腐蚀操作中， 优选采用 KOH、 TMAH或其它对硅衬底的（ 1 1 1 )面具有高腐蚀选择性的化学溶液作为 腐蚀剂。
由于腐蚀剂 KOH、 TMAH等对硅晶片的晶面具有高腐蚀选择性， 在（ 11 1 )面的刻蚀速率与在其他晶面的刻蚀速率之间的比率约为 1 : 100, 因此与常规地采用干法刻蚀形成沟槽 1006相比， 此步骤采用湿法腐蚀 一方面可以减小制造过程中对沟槽侧壁造成的损伤， 另一方面可以较 大程度上避免在沟槽侧壁下面导致的底切， 从而减少器件的漏电流， 改善器件的性能， 比如击穿特性。
接下来， 在沟槽 1006中填充绝缘材料 1008。 之后， 执行平坦化处 理以去除氮化物层 1004表面上的绝缘材料 1008。 至此， 形成了将限定 器件栅极的宽度的第一隔离结构， 如图 3所示。
在本发明的实施例中，可以通过 CVD、 PVD、 PLD、 ALD、 PEALD 或其他适合的工艺来完成在沟槽 1006中填充绝缘材料 1008的步骤； 可以采用化学机械研磨（CMP )方法以氮化物层 1004作为停止层来完 成去除氮化物层 1004表面上的绝缘材料 1008的步骤； 绝缘材料 1008 可以由一层或多层的氧化物、 氮化物或其他合适的材料构成。
接着， 在图 3所示结构的表面上涂覆光致抗蚀剂层 1013。 对光致 抗蚀剂层 1013 进行图案化以形成开口， 所述开口的延伸方向与沟槽 1006的延伸方向垂直， 即在该实施例的情况下所述开口的延伸方向与 [11 1]方向之间的夹角不超过 3° ， 优选为两者平行， 如图 4a所示。 利 用被图案化的光致抗蚀剂层 1013作为掩模， 执行干法刻蚀操作以去除 所述开口下面的氮化物层 1004、 氧化物层 1002和硅衬底 1000的一部 分， 从而在衬底 1000中形成沟槽 1014， 如图 4a所示。 之后， 除去光 致抗蚀剂层 1013。 图 4b示出了图 4a所示结构的顶视图。
接下来， 在沟槽 1014中填充绝缘材料 1016。 之后， 执行平坦化处 理以去除氮化物层 1004表面上的绝缘材料 1016。 至此， 形成了将限定 器件栅极的长度的第二隔离结构， 如图 5a所示。 图 5b示出了图 5a所 示结构的顶视图。 由图 5b可以看出， 第一隔离结构与第二隔离结构相 接， 从而限定一个以上的隔离区。
在本发明的实施例中，所述干法刻蚀操作可以采用下述工艺之一： 反应离子刻蚀 （RIE ) 、 电子回旋共振刻蚀 （ECR ) 、 感应耦合等离子 体刻蚀 （ICP ) 等等； 可以通过 CVD、 PVD、 PLD、 ALD、 PEALD或 其他适合的工艺来完成在沟槽 1014中填充绝缘材料 1016的步骤； 可 以采用 CMP 方法以氮化物层 1004 作为停止层来完成去除氮化物层
1004表面上的绝缘材料 1016的步骤； 绝缘材料 1016可以由氧化物、 氮化物或其组合构成。
在本发明的实施例中， 所述第一隔离结构和第二隔离结构均可以 是浅沟槽隔离结构 （STI ) 。
接下来参考图 6描述根据本发明的实施例的具有栅极的半导体结 构的形成方法。
从图 5a继续， 在图 5a所示的结构上沉积一层薄的绝缘层。 在该 绝缘层上形成栅介质层。 接着， 在栅介质层上形成栅极线， 所述栅极 线位于相邻的第一隔离结构之间。 沿平行于第二隔离结构的方向切割 栅极线， 从而形成被分离开的一个或多个栅极 1018, 该一个或多个栅 极中的每一个栅极的两个端部均位于第一隔离结构上。 由此得到图 6 所示的具有栅极的半导体结构。
在形成栅极结构以后， 可以通过常规的工艺形成位于栅极两侧的 源漏区， 从而形成晶体管结构， 这里不再赘述。
在本发明的实施例中， 所述绝缘层可以由氧化物形成； 栅介质层 可以是常规介质材料， 也可以是高 k介质材料； 形成栅介质层的方法 可以包括热氧化、 溅射、 沉积或其他合适的工艺。 可以通过本领域技 术人员熟知的常规方法， 比如光刻掩模继之以刻蚀 （例如 RIE或激光 切割刻蚀） 来完成切割栅极线的步骤， 这里不再赘述。
图 7示出了根据本发明实施例的隔离结构的形成方法的流程图。 在步骤 S10, 提供（ 1 10 ) 晶面或 （ 1 12 ) 晶面的硅衬底并确定该硅衬底 的 [1 1 1]方向。 在步骤 S12， 通过湿法腐蚀所述硅衬底在所述硅衬底中 形成第一沟槽， 所述第一沟槽的延伸方向与 [1 11]方向基本上垂直。 在 步骤 S14， 利用第一绝缘材料填充所述第一沟槽以形成第一隔离结构。 在步骤 S16， 通过干法刻蚀所述硅衬底在所述硅衬底中形成第二沟槽， 所述第二沟槽的延伸方向与所述第一沟槽的延伸方向垂直。 在步骤 S18 , 利用第二绝缘材料填充所述第二沟槽以形成第二隔离结构。
由上面的描述可以看出， 在本发明中， 器件之间的隔离结构分两 步来形成。 第一步， 先在硅衬底中通过湿法腐蚀出第一沟槽来形成限 定器件栅极宽度的第一隔离结构。 由于本发明采用的是（ 110 ) 晶面或 ( 1 12 )晶面的硅衬底，所形成的第一沟槽的一个侧壁在硅衬底的（ 1 1 1 ) 面上， 而且所采用的湿法腐蚀选用了对硅村底的 （ 1 1 1 ) 面具有高选择 性的 KOH或 TMAH等腐蚀剂， 因此与现有技术相比， 一方面可以减 小制造过程中对沟槽侧壁造成的损伤， 减少沟槽侧壁中出现的缺陷， 从而降低对器件栅极的不利影响。 另一方面还可以最小化在沟槽侧壁 下面导致的底切， 从而减少器件的漏电流， 改善器件的性能， 比如击 穿特性。
然后， 在第二步中， 通过干法刻蚀形成与第一隔离结构垂直的第 二隔离结构， 第一隔离结构与第二隔离结构相接， 从而限定一个以上 的隔离区。
尽管上文已经通过示例性实施例详细描述了本发明及其优点， 但 是本领域技术人员应当理解， 在不脱离由所附权利要求限定的本发明 的精神和范围的情况下， 可以对本发明进行多种替换和变型。

Claims

权 利 要 求
1. 一种隔离结构的形成方法， 所述隔离结构用于隔离至少一个隔 离区， 所述方法包括以下步骤：
提供 （ 1 10 ) 晶面或 （ 1 12 ) 晶面的硅衬底；
通过湿法腐蚀在所述硅衬底上的第一方向上形成一个以上的第一 沟槽；
利用第一绝缘材料填充所述第一沟槽以形成一个以上的第一隔离 结构；
在所述硅衬底的第二方向上形成一个以上的第二沟槽；
利用第二绝缘材料填充所述第二沟槽以形成一个以上的第二隔离 结构， 所述第二隔离结构与第一隔离结构相接以形成所述隔离结构； 其中， 所述第一沟槽的一个侧壁的晶向与所述硅衬底的 [1 1 1]方向 的夹角不超过 3° 。
2. 根据权利要求 1所述的方法， 其中利用第一绝缘材料填充所述 第一沟槽以形成一个以上的第一隔离结构的步骤包括：
利用第一绝缘材料填充所述第一沟槽； 以及 材料。 ' ' ' 、 、 ' "
3. 根据权利要求 1所述的方法， 其中利用第二绝缘材料填充所述 第二沟槽以形成一个以上的第二隔离结构的步骤包括：
利用第二绝缘材料填充所述第二沟槽； 以及 材料。 ' 、 、 ' 、 ， "
4. 根据权利要求 1所述的方法， 其中第一方向和第二方向垂直。
5. 根据权利要求 1所述的方法， 其中所述第一方向平行于所述硅 衬底的 [11 1]方向。
6. 根据权利要求 1 所述的方法， 其中第一方向与硅衬底的 [1 1 1] 方向之间的夹角不超过 3° 。
7. 根据权利要求 1所述的方法， 其中所述第一沟槽的一个侧壁位 于所述硅衬底的（11 1)面上。
8. 根据权利要求 1所述的方法， 其中所述第一绝缘材料包括一层 或多层的氧化物、 氮化物、 或它们的组合， 以及所述第二绝缘材料包 括一层或多层的氧化物、 SiN、 或它们的组合。
9. 一种半导体结构的形成方法， 所述方法包括以下步骤： 执行根据权利要求 1 - 8中的任一项所述的方法来形成所述隔离结 构；
在被所述隔离结构隔离的区域上形成一个以上的栅极， 所述栅极 的两个端部位于所述第一隔离结构上。
10. 根据权利要求 9 所述的方法， 其中形成一个以上的栅极的步 骤包括：
平行于所述第一方向形成栅极线；
平行于所述第二方向，将所述栅极线在所述第一隔离结构上进行切 割， 从而形成一个以上的栅极。
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