CN1574226A - 形成绝缘体上硅锗衬底材料的方法、衬底材料及异质结构 - Google Patents

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Abstract

本发明提供了一种利用SIMOX和锗互扩散形成基本上驰豫的、高质量绝缘体上硅锗衬底材料的方法。该方法包括首先将离子注入含硅衬底中，从而在含硅衬底中形成富注入物区。富注入物区具有足够的离子浓度，使得在随后的高温退火期间可以形成阻挡锗扩散的阻挡层。接着，在含硅衬底的表面上形成含锗层，然后在允许形成阻挡层和锗互扩散的温度下进行加热步骤，从而在阻挡层上面形成了基本上驰豫的单晶硅锗层。

Description

形成绝缘体上硅锗衬底材料的方法、 衬底材料及异质结构
相关申请
本申请涉及同时待审和共同受让的美国专利申请第10/155,138号，该申请于2002年1月23日提交，标题为“Method of CreatingHigh-Quality Relaxed SiGe-On-Insulator for Strained Si CMOSApplication”，其全部内容引入本文作参考。
技术领域
本发明涉及制造半导体衬底材料的方法，更具体地涉及通过结合绝缘体硅(SOI)形成的各方面以及利用含锗层的互扩散而在绝缘层上制造基本上驰豫的高质量硅锗合金晶体层的方法。本发明的方法提供了基本上驰豫的高质量绝缘体上硅锗，它能用作通过随后的硅外延生长而在其上生成应变(strained)硅层的晶格错配模板。这种应变硅层具有高的载流子迁移率并且被用于高性能的互补金属氧化物半导体(CMOS)应用。本发明还涉及绝缘体上硅锗衬底材料以及至少包括绝缘体上硅锗衬底材料的结构。
背景技术
在半导体工业中，绝缘体硅衬底可以使用本领域称作氧离子注入隔离(SIMOX)的过程来形成。在常规的SIMOX过程中，硅片用高剂量(5×1016原子/平方厘米或更高的量级)的氧气注入，然后在高温下退火并氧化(约1300℃或更高的量级)，从而在硅片的表面下形成完美定义(well-defined)且连续的埋置氧化层。高温退火用于化学形成埋置氧化层并且通过在接近硅熔点下退火而消除保持在硅近表面层上的任何缺陷。
因为最近使用应变硅基异质结构的高水平活性，需要提供绝缘体上硅锗硅锗(SGOI)，其中硅锗层是基本上驰豫且高质量的。SGOI衬底可以使用许多过程形成，举例来说包括SIMOX过程。在现有技术中，厚度约1～5微米的厚硅锗层被首先沉积在硅片的上表面，然后实施SIMOX过程。这种现有技术过程具有如下两个缺陷：1)在形成连续氧化层前Ge趋向于扩散入体相中；2)除非Ge浓度是非常低的，Ge存在于O峰附近抑制了高质量埋置氧化层的形成。
从形成SGOI衬底材料的现有技术SIMOX过程的角度来看，需要提供一种新型且改善的SIMOX方法来降低在形成连续埋置绝缘层之前Ge向体相硅扩散的趋势，并且在埋置绝缘层上提供驰豫的、高质量的硅锗合金层。
发明内容
本发明的一个目标是提供制造薄的、高质量的、基本上驰豫的绝缘体上硅锗衬底材料。
本发明的另一个目标是提供一种制造薄的、高质量的、基本上驰豫的绝缘体上硅锗衬底材料的方法，它们对进一步的缺陷产生，例如错配(misfit)和螺型位错(threading dislocations)是稳定的。
本发明的进一步目标是提供一种制造与CMOS加工步骤兼容的薄的、高质量的、基本上驰豫的绝缘体上硅锗衬底材料的方法。
本发明的仍进一步目标是提供一种制造薄的、高质量的、基本上驰豫的绝缘体上硅锗衬底材料的方法，该材料能用作用于形成应变硅层的晶格错配模板，即衬底。
本发明的再进一步目标是提供具有高载流子迁移率且用于高性能CMOS应用的应变硅/基本上驰豫的绝缘体上硅锗结构。
本发明的更进一步目标是通过结合绝缘体硅(SOI)形成的各方面以及利用含锗层的互扩散而在绝缘层上制造基本上驰豫的高质量硅锗合金晶体层的方法。
本发明的另一个目标是提供一种制造能利用SIMOX退火消除缺陷性质的基本上驰豫的、高质量绝缘体上硅锗衬底材料的方法，该方法允许在高度阻挡锗扩散的埋置绝缘层上形成基本上驰豫的、高质量绝缘体上硅锗合金晶体层。
这些和其它目标及优点在本发明中可以通过使用包括首先将离子，例如氧离子注入含硅衬底中从而在含硅衬底中形成富注入物区的方法来实现。富注入物区具有足够的离子浓度，从而在随后的高温退火期间形成阻挡锗扩散的阻挡层(barrier layer)。接着，在含硅衬底的表面上形成含锗层，例如硅锗或纯锗层，然后在允许形成阻挡层和锗互扩散的温度下进行加热步骤，从而在阻挡层上面形成了基本上驰豫的单晶硅锗层。注意基本上驰豫的单晶层由至少硅锗或纯锗层以及位于富注入物区上面的部分含硅衬底的均相混合物构成。
在本发明的这些步骤后，可以在基本上驰豫的单晶硅锗层上面外延生长应变硅层，从而形成能用于大量高性能CMOS应用的应变硅/驰豫的含硅锗异质结构。
本发明方法还包括形成未图案化(即阻挡层是连续的)或图案化(即由半导体材料围绕的不连续且分离的阻挡区或岛)的阻挡层。
在本发明的仍另一个实施方案中，加热结构前在含锗层上面形成帽层。本发明的该实施方案改变了退火前硅锗层的热动力学稳定性(以阻止缺陷生成的方式)。硅锗层具有约2000纳米或更低的厚度，从约10到约200纳米的厚度是更高度优选的。
本发明的另一个方面涉及使用上述加工步骤形成的绝缘体上硅锗衬底材料。具体地说，本发明的衬底材料包含含硅的衬底；含硅衬底上面的阻挡锗扩散的绝缘区；以及绝缘区上面的基本上驰豫的硅锗层，其中基本上驰豫的硅锗层具有约2000纳米或更低的厚度。本发明绝缘体上硅锗衬底材料的特征在于它具有互补SGOI材料的典型缺陷密度。具体地说，本发明的绝缘体上硅锗衬底材料具有约5×107cm-2或更低的测量缺陷密度。
本发明的仍进一步方面涉及至少包括上述衬底材料的异质结构。具体地说，本发明的异质结构包含含硅的衬底；含硅衬底上面阻挡锗扩散的绝缘区；绝缘区上面基本上驰豫的硅锗层，其中基本上驰豫的硅锗层具有约2000纳米或更低的厚度；以及在基本上驰豫的硅锗层上形成的应变硅层。
本发明的其它方面涉及超晶格结构，以及用于至少包括本发明绝缘体上硅锗衬底材料的其它晶格错配结构的模板。
附图说明
图1A～1D是表示在本发明中用于制造薄的、高质量的、基本上驰豫的绝缘体上硅锗衬底材料的基本加工步骤的图示(截面视图)。在这些图表中，形成了连续的即未图案化的阻挡锗扩散的阻挡层。
图2A～2D是表示在本发明可选实施方案中用于制造薄的、高质量的、基本上驰豫的绝缘体上硅锗衬底材料的基本加工步骤的图示(截面视图)。在这些图表中，形成了图案化的阻挡锗扩散的阻挡层。
图3A～3B是表示本发明可选实施方案的图示(截面视图)，其中在图1B所示结构或图2B所示结构上形成的含锗层的上面形成了硅帽层。
图4A～4B是分别表示在图1D和2D的薄的、高质量的、基本上驰豫的绝缘体上硅锗衬底材料上形成应变硅层的图示(截面视图)。
图5是使用本发明加工步骤形成的绝缘体上硅锗衬底材料的SEM图。
具体实施方式
现在参照本发明的相关附图更详细地描述本发明，本发明提供了一种制造薄的、高质量的、基本上驰豫的绝缘体上硅锗衬底材料的方法，这种材料能用作随后硅外延生长的晶格错配模板。在相关附图中，类似和/或相应要素由类似的参考数字表示。
首先参照阐述本发明加工步骤的图1A～1D。具体地说，图1A表示本发明的第一个加工步骤，在步骤中离子12被注入含硅衬底10，从而在含硅衬底10中形成富注入物区14。如图所述，富注入物区位于含硅衬底10表面层的下方。此处使用的术语“含硅”意指至少包括硅的半导体衬底。示例性的实例包括，但不局限于Si、SiGe、SiC、SiGeC、Si/Si、Si/SiC、Si/SiGeC，以及可能包括任何数量其中存在的埋置氧化物区(连续的、非连续的或者连续和非连续混合)的预形成绝缘体硅。
在本发明该方面，被注入含硅衬底10的离子12是当接受随后加热步骤时能够形成阻挡锗扩散的阻挡层的任何离子。这些离子的示例性实例包括，但不局限于氧离子、氮离子、NO离子、惰性气体和它们的混合物。在本发明该方面被注入含硅衬底10的优选离子12是氧离子。
以能够在含硅衬底中形成富注入物区14的足够浓度将离子12注入含硅衬底10中。在本发明该方面形成的富注入物区14具有足以在接受随后加热步骤时能够形成阻挡锗扩散的阻挡层的离子浓度。典型地，本发明该步骤中形成的富注入物区14具有约1×1022原子/立方厘米或更高的离子浓度。
在含硅衬底10下表面的下方形成富注入物区14，以至于含硅衬底的表面层位于富注入物区14的上面。典型地，富注入物区14在含硅衬底10下表面以下约5纳米或更大处形成。
使用本领域技术人员公知的常规SIMOX过程和条件，以及在下面共同受让的专利中提及的不同SIMOX过程和条件注入离子12：美国专利申请第09/861,593号，2001年5月21日归档；第09/861,594号，2001年5月21日提交；第09/861,590号，2001年5月21日提交；第09/861,596号，2001年5月21日提交和第09/884,670号，2001年6月19日提交；以及授予Sadana等的美国专利第5,930,634号，每篇专利的全部内容引入本文作参考。注入可以是图1A中所示的覆盖式注入(blanket implantation)，或者可以使用图2A中所示的图案化注入。图案化注入包括直接在含硅衬底10上表面形成的掩模，或者可以使用位于距含硅衬底10上表面一段距离的掩模。
尽管在本发明中可以使用许多注入条件，但是下面给出了用于在含硅衬底10上形成富注入物区14的常用注入条件：
I.高剂量离子注入：此处使用的术语“高剂量”意指约4×1017cm-2或更高的离子剂量，从约4×1017到约4×1018cm-2的离子剂量是更优选的。除了使用高离子剂量外，这种注入典型地在离子注入设备中实施，该装置在从约0.05到约500mA·cm-2的束电流密度和从约150到约1000keV的能量下操作。更具体地说，这种注入使用从约150到约210keV的能量而实施。
被称作基底离子注入(base ion implant)的这种注入工艺在从约200℃到约800℃的温度和从约0.05到约500mA·cm-2的电子束电流密度下实施。更具体地说，基底离子注入可以在从约200℃到约600℃的温度和从约5到约10mA·cm-2的束电流密度下实施。
如果需要，基底离子注入步骤后可以进行第二氧注入，第二氧注入使用从约1×1014到约4×1016cm-2的离子剂量实施，从约1×1015到约4×1015cm-2的离子剂量是高度优选的。第二氧注入在约40keV或更高的能量下实施，而从约120到约450keV的能量是更优选的。
第二注入在从约4K到约200℃和温度和从约0.05到约10mA·cm-2的束电流密度下进行。更具体地说，第二离子注入可以在从约25℃到约100℃的温度和从约0.5到约5.0mA·cm-2的束电流密度下进行。
注意第二离子注入在由基底离子注入步骤引起的损伤区以下形成无定形区。在本发明的随后加热步骤期间，无定形和损伤区变成阻挡锗扩散的阻挡层的一部分。
II.低剂量离子注入：此处使用的用于本发明该实施方案的术语“低剂量”意指约4×1017cm-2或更低的离子剂量，从约1×1016到约3.9×1017cm-2的离子剂量是更优选的。这种低剂量注入在从约40到约10000keV的能量下进行，从约400到约210keV的注入能量是更加高度优选的。
被称作基底离子注入的这种注入工艺在从约100℃到约800℃的温度下实施。更具体地说，基底离子注入可以在从约200℃到约650℃的温度和从约0.05到约500mA·cm-2的束电流密度下实施。
如果需要，基底离子注入步骤后可以进行使用上述条件的第二氧注入。
再次强调上面类型的注入条件是示例性的并且决没有限制本发明的范围。另外，本发明包括了所有在常规SIMOX过程中典型使用的常规离子注入方法。
图1B阐明了在含硅衬底10上表面的上方形成了含锗层16之后而形成的结构。本发明此处形成的含锗层16可以是硅锗合金层或者纯锗层。术语“硅锗层”包括包含达到99.99原子百分比锗的硅锗合金，而纯锗层包括包含100原子百分比锗的层。当使用硅锗合金层时，硅锗合金层中的锗含量优选地从约0.1到约99.9原子百分比，并且锗原子百分比从约10到约35是更加高度优选的。
根据本发明，使用任何本领域技术人员公知的常规外延生长方法在含硅衬底10上表面的上方形成含锗层16，该方法能够：(i)热动力学稳定(临界厚度以下)的硅锗合金或纯锗层，(ii)生长介稳态且无缺陷，即错配和TD位错的硅锗合金或纯锗层，或(iii)生长部分或完全驰豫的硅锗层，驰豫程度由生长温度、锗含量、厚度或者硅帽层的存在控制。能够满足条件(i)，(ii)或(iii)的这种外延生长过程的示例性实例包括，但不局限于：低压化学气相沉积(LPCVD)、超高真空化学气相沉积(UHVCVD)、常压化学气相沉积(APCVD)、分子束外延(MBE)和等离子体增强化学气相沉积(PECVD)。
本发明此处形成的含锗层16的厚度可以变化，但是典型地含锗层16具有从约10到约500纳米的厚度，并且从约20到约200纳米的厚度是更高度优选的。
在本发明的可选实施方案中，参见图3A～3B，在实施本发明的加热步骤前在含锗层16的上面形成可选的帽层18。本发明中使用的可选帽层包含任何硅或含硅材料，含硅材料包括，但不局限于：外延硅(epi-Si)、外延硅锗(epi-SiGe)、无定形硅(a:Si)、无定形硅锗(a:SiGe)、单晶或多晶硅，或者包括多层的它们的组合。在优选的实施方案中，帽层18由epi-Si构成。注意层16和18可以在或者不在相同的反应室内形成。
目前，可选帽层18具有从约1到约100纳米的厚度，并且从约1到约30纳米的厚度是更高度优选的。可选帽层18使用任何公知的包括上述外延沉积生长过程的过程来形成。
在本发明的一个实施方案中，优选地在含硅衬底10上形成厚度从约1到约2000纳米的纯锗或者硅锗合金(15～20原子百分比的锗)层16，然后在锗或硅锗层的上面形成厚度从约1到约100纳米的硅帽层18。
在注入后的含硅衬底上面形成含锗层16和(和可选的帽层18)后，加热衬底，即在允许锗在整个含硅层、含锗层16和可选硅帽层18(如果有)的表面上互扩散的温度下退火，从而也是在加热步骤期间形成的阻挡层22上面形成基本上驰豫的单晶硅锗层20。图1C表示在本发明加热步骤后形成的所得结构已经被完成。注意在加热期间在层20的上面形成了氧化层24。该氧化层在加热步骤后被典型地，但并不总是使用常规的湿蚀刻过程从结构中除去，其中使用与硅锗层相比对除去氧化物有高度选择性的化学蚀刻剂，例如HF。
注意当除去氧化层时，在层20的上面形成了单晶硅层，并且本发明的上述加工步骤可以被重复多次，从而产生多层驰豫的硅锗衬底材料。
本发明加热步骤后形成的氧化层24具有可从约10到约1000纳米变化的可变厚度，并且从约20到约500纳米的厚度是更高度优选的。
具体地说，本发明的加热步骤是在从约900℃到约1350℃的温度下进行的退火步骤，并且从约1200℃到约1335℃的温度是更加高度优选的。另外，本发明的加热步骤在氧化性气氛，至少包括一种含氧的气体，例如O2、NO、N2O、臭氧、空气和其它类似的含氧气体中实施。含氧气体可以彼此混合(例如O2和NO的混合物)，或者气体可以用惰性气体，例如He、Ar、N2、Xe、Kr或Ne稀释。
加热步骤可以进行可变的一段时间，典型地从约10到约1800分钟，并且从约60到约60分钟是更加高度优选的。加热步骤可以在单一目标温度下实施，或者使用具有不同匀变率和保温时间的不同匀变和保温循环(ramp and soak cycles)。
加热步骤在氧化性气氛下实施，从而获得表面氧化层，即层24，它们用作锗原子的扩散阻挡层。因此，一旦氧化层24在结构的表面上形成，锗原子在阻挡层22和氧化层24间被捕获。当表面氧化物的厚度增加时，锗变成更均匀地发布在整个层14、16和可选层18中，但是它被连续且高效地从侵入的氧化层中挡回。所以加热步骤期间层(匀化)变薄时，锗的相对分数增加。当加热步骤在稀释的含氧气体中于从约1200℃到约1320℃的温度下实施时，在本发明中实现了高效的热混合。
本文还考虑使用基于硅锗层熔点可调的加热循环。在这种情况下，调节温度至硅锗层的熔点以下。
注意如果氧化发生得太快，锗不能足够快地表面氧化物/硅锗界面中扩散开，并且或者被通过氧化物传输(并损失)，或者锗的界面浓度变得如此之高，以至于将达到合金的熔点温度。
本发明高温加热步骤的作用是(1)在含硅衬底中形成阻挡锗扩散的阻挡层22；(2)使锗原子更快地扩散，从而维持退火期间的均匀分布；(3)使初始层结构接受促进平衡构形的热平衡。在已经进行了这种加热步骤后，本发明结构包括了均匀且基本上驰豫的硅锗合金层，即层20，它们夹在阻挡层22和表面氧化层24之间。
根据本发明，基本上驰豫的硅锗层20具有约2000纳米或更低的厚度，并且从约10到约100纳米的厚度是更高度优选的。本发明退火期间形成的阻挡层22具有约500纳米或更低的厚度，并且从约50到约200纳米的厚度是更高度优选的。注意本发明中形成的基本上驰豫的硅锗层20比现有技术的硅锗缓冲层更薄并且具有低于约5×107缺陷/cm-2的包括错配和TD的缺陷密度。该缺陷密度值达到了对于互补SGOI材料所报道的值。
本发明中形成的基本上驰豫的硅锗层20具有从约0.1到约99.9原子百分比的锗含量，并且从约10到约35原子百分比的锗是更加高度优选的。基本上驰豫的硅锗层20的另一个特征是它具有从约1到100％的测定晶格驰豫，并且从约50到80％的测定晶格驰豫是更加高度优选的。
如上所述，表面氧化层24可以在本发明此处被剥离，从而提供例如图2D所示的绝缘体上硅锗衬底材料(注意衬底材料不包括帽层，因为该层已经用于形成驰豫硅锗层)。
图2A～2D表示本发明形成了阻挡层22的一个实施方案。在本发明的该实施方案中，实施例如在图2A中所示的掩模离子注入步骤。在图2A中，参考数字15指在本发明该实施方案中使用的注入掩模。图2A中所示的注入掩模使用本领域公知的常规方法来形成。尽管注入掩模15可以在图2A所示的注入步骤后被除去，但是它也可以保留在形成含锗层16期间的结构上，参见图2B。在形成含锗层16后，掩模15可以在本发明此处被除去。注入掩模的去除使用本领域技术人员公知的常规剥离过程来实施。图2C表示加热步骤后的结构，并且图2D表示除去氧化层24后的结构。注意注入掩模在整个过程可以保留在结构中。
图4A～B分别表示在图1D和2D的硅锗层20上面形成了硅层26后而获得的结构。硅层26使用本领域公知的常规外延沉积过程来形成。外延硅层26的厚度可以变化，但典型地外延硅层26具有从约1到约100纳米的厚度，并且从约1到约30纳米的厚度是更高度优选的。
在某些情况下，可以使用上述的加工步骤在硅锗层20的上面形成附加的硅锗层，然后形成外延硅层26。因为与外延硅层26相比，层20具有大的面内晶格参数，所以外延硅层26将发生拉伸应变。
如上所述，本发明还考虑超晶格结构，以及至少包括本发明绝缘体上硅锗衬底材料的晶格错配结构。在超晶格结构的情况下，该结构将至少包括本发明的基本上驰豫的绝缘体上硅锗衬底材料和在衬底材料基本上驰豫的硅锗层上面形成的交替硅和硅锗层。
在晶格错配结构情况下，在本发明绝缘体上硅锗衬底材料的基本上驰豫的硅锗层上面将形成GaAs、GaP或其它类似化合物。
图5是使用本发明方法形成的基本上驰豫的绝缘体上硅锗衬底材料(表面氧化层被剥离)的实际SEM图。实际上，图5所示的绝缘体上硅锗衬底材料通过首先使用落在上述范围内的注入条件将氧离子注入含硅片中来制备。然后，在注入后的含硅衬底上面生长600-17％的硅锗合金层，其后在Ar-O2气氛中于1320℃下实施单一退火/氧化步骤。在图像中，上部(黑)区域是样品上面的区域(SEM室)。第一个亮灰层是SGOI层，下面是在高温步骤期间形成的黑灰色带埋置氧化层(BOX)。BOX下面的亮灰层是硅衬底。X射线衍射表明硅锗层(94.2纳米)包含4％原子比的锗，并且92％是驰豫的。埋置氧化层具有约47.10纳米的厚度并且是连续且良好形成的。
总之，绝缘体上硅锗衬底材料在本发明中作为一个整体过程被形成，该包括结合了高温SIMOX退火的优点并简化形成绝缘体上硅锗的锗扩散和分离。
尽管本发明已经参照它们优选的实施方案被具体地表述并描述时，本领域技术人员应当理解可以做出前述和其它形式及细节上改变而没有背离本发明的范围和精神。因为认为本发明没有限制于所描述并阐明的确切形式和细节，而是它们落在附加权利要求的范围内。

Claims (38)

1.一种制造基本上驰豫的、高质量绝缘体上硅锗衬底材料的方法，该方法包括步骤：
将离子注入含硅衬底中，形成具有足够的离子浓度以用作对锗的扩散阻挡层的富注入物区，所述富注入物区具有位于其上面的含硅衬底表面层；
在注入后的含硅衬底上面形成含锗层；及
在允许(i)形成扩散阻挡层和(ii)锗互扩散发生在整个所述含锗层和位于富注入物区上面的所述含硅衬底表面层的温度下加热衬底，从而在所述扩散阻挡层上面形成了基本上驰豫的硅锗层。
2.权利要求1的方法，其中所述注入离子包括氧离子、氮离子、NO离子、惰性气体或者它们的混合物。
3.权利要求1的方法，其中所述注入离子包括氧离子。
4.权利要求1的方法，其中所述注入包括覆盖式注入工艺或掩模注入工艺。
5.权利要求1的方法，其中所述注入包括使用约4×1017cm-2或更高离子剂量进行的高剂量离子注入工艺。
6.权利要求5的方法，其中高剂量离子注入在离子注入设备中实施，离子注入设备在从约0.05到约500mA·cm-2的束电流密度和从约150到约1000keV的能量下工作。
7.权利要求5的方法，其中高剂量离子注入工艺在从约200℃到约800℃的温度下实施。
8.权利要求5的方法，其中所述高剂量离子注入工艺包括基底离子注入步骤，接着在约4K到约200℃的温度下实施第二离子注入步骤。
9.权利要求8的方法，其中第二离子注入步骤使用约1×1014到约1×1016cm-2的离子剂量在从约40keV或更高的能量和从约0.05到约10mA·cm-2的束电流密度下实施。
10.权利要求1的方法，其中所述注入包括使用约4×1017cm-2或更低离子剂量进行的低剂量离子注入工艺。
11.权利要求10的方法，其中低剂量离子注入在离子注入设备中实施，该离子注入设备在从约0.05到约500mA·cm-2的束电流密度和从约40到约10000keV的能量下工作。
12.权利要求10的方法，其中低剂量离子注入工艺在从约100℃到约800℃的温度下实施。
13.权利要求10的方法，其中所述低剂量离子注入工艺包括基底离子注入步骤，接着在约4K到约200℃的温度下实施第二离子注入步骤。
14.权利要求13的方法，其中第二离子注入步骤使用约1×1014到约1×1016cm-2的离子剂量、约40keV或更高的能量和从约0.05到约10mA·cm-2的束电流密度下实施。
15.权利要求1的方法，其中含锗层是硅锗合金层或纯锗层。
16.权利要求1的方法，其中含锗层是包含达到99.99原子百分比锗的硅锗合金层。
17.权利要求1的方法，其中所述含锗层通过选自低压化学气相沉积、常压化学气相沉积、超高真空化学气相沉积、分子束外延和等离子体增强化学气相沉积的外延生长工艺形成。
18.权利要求1的方法，进一步包括在所述加热步骤之前在所述含锗层上面形成硅帽层。
19.权利要求18的方法，其中所述硅帽层包含epi-Si、epi-SiGe、a:Si、a:SiGe、单晶或多晶硅，或者它们的任何组合及多层。
20.权利要求1的方法，其中表面氧化层在所述加热期间形成。
21.权利要求20的方法，进一步包括使用湿化学蚀刻工艺除去所述表面氧化层。
22.权利要求1的方法，其中所述加热在至少包含一种含氧气体的氧化性环境中实施。
23.权利要求22的方法，进一步包括惰性气体，所述惰性气体被用来稀释所述的至少包含一种含氧的气体。
24.权利要求1的方法，其中所述加热在从约900℃到约1350℃的温度下进行。
25.权利要求1的方法，进一步包含在所述基本上驰豫的硅锗层上面生长附加的硅锗层。
26.权利要求25的方法，进一步包含在所述附加硅锗层上面形成应变硅层。
27.权利要求1的方法，进一步包含在所述基本上驰豫的硅锗层上面形成应变硅层。
28.一种衬底材料，包含：
含硅衬底；
位于所述含硅衬底上面阻挡锗扩散的绝缘区；及
位于所述绝缘区上面基本上驰豫的硅锗层，其中所述基本上驰豫的硅锗层具有约2000纳米或更低的厚度和约5×107原子/cm-2或更低的缺陷密度。
29.权利要求28的衬底材料，其中所述绝缘区被图案化或未被图案化。
30.权利要求28的衬底材料，其中所述绝缘区是埋置氧化区。
31.权利要求28的衬底材料，其中所述基本上驰豫的硅锗层具有从约1到约100％的测定晶格驰豫。
32.一种异质结构，包含：
含硅衬底；
位于所述含硅衬底上面阻挡锗扩散的绝缘区；及
位于所述绝缘区上面基本上驰豫的硅锗层，其中所述基本上驰豫的硅锗层具有约2000纳米或更低的厚度和约5×107原子/cm-2或更低的缺陷密度；及在基本上驰豫的硅锗层上形成的应变硅层。
33.权利要求32的异质结构，其中所述绝缘区被图案化或未被图案化。
34.权利要求32的异质结构，其中所述绝缘区阻挡层是埋置氧化区。
35.权利要求32的异质结构，其中所述基本上驰豫的硅锗层具有从约1到约100％的测定晶格驰豫。
36.权利要求32的异质结构，其中所述应变硅层包含epi-Si层。
37.权利要求32的异质结构，其中在所述应变硅层上面形成交替的驰豫硅锗层和应变硅层。
38.权利要求32的异质结构，其中所述应变硅层用选自GaAs和GaP的晶格错配的化合物来代替。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102800700A (zh) * 2011-05-26 2012-11-28 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法
CN108028187A (zh) * 2015-09-24 2018-05-11 东洋铝株式会社 膏状组合物及硅锗层的形成方法
CN111201587A (zh) * 2017-09-13 2020-05-26 悉尼科技大学 电气隔离结构和工艺
CN112054021A (zh) * 2019-06-06 2020-12-08 英飞凌科技德累斯顿公司 半导体器件及其制造方法

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7026249B2 (en) * 2003-05-30 2006-04-11 International Business Machines Corporation SiGe lattice engineering using a combination of oxidation, thinning and epitaxial regrowth
US7169226B2 (en) * 2003-07-01 2007-01-30 International Business Machines Corporation Defect reduction by oxidation of silicon
JP2007505477A (ja) * 2003-07-23 2007-03-08 エーエスエム アメリカ インコーポレイテッド シリコン−オン−インシュレーター構造及びバルク基板に対するＳｉＧｅの堆積
US6989058B2 (en) * 2003-09-03 2006-01-24 International Business Machines Corporation Use of thin SOI to inhibit relaxation of SiGe layers
US7029980B2 (en) * 2003-09-25 2006-04-18 Freescale Semiconductor Inc. Method of manufacturing SOI template layer
US7566482B2 (en) * 2003-09-30 2009-07-28 International Business Machines Corporation SOI by oxidation of porous silicon
JP4686480B2 (ja) * 2004-01-16 2011-05-25 インターナショナル・ビジネス・マシーンズ・コーポレーション 高度な緩和及び低い積層欠陥密度を有する薄いＳｉＧｅオン・インシュレータ（ＳＧＯＩ）ウェハを形成する方法。
US20050170570A1 (en) * 2004-01-30 2005-08-04 International Business Machines Corporation High electrical quality buried oxide in simox
TWI239569B (en) * 2004-02-06 2005-09-11 Ind Tech Res Inst Method of making strain relaxation SiGe epitaxial pattern layer to control the threading dislocation density
US7217949B2 (en) * 2004-07-01 2007-05-15 International Business Machines Corporation Strained Si MOSFET on tensile-strained SiGe-on-insulator (SGOI)
US7172930B2 (en) * 2004-07-02 2007-02-06 International Business Machines Corporation Strained silicon-on-insulator by anodization of a buried p+ silicon germanium layer
US7241647B2 (en) * 2004-08-17 2007-07-10 Freescale Semiconductor, Inc. Graded semiconductor layer
US8673706B2 (en) * 2004-09-01 2014-03-18 Micron Technology, Inc. Methods of forming layers comprising epitaxial silicon
US7531395B2 (en) * 2004-09-01 2009-05-12 Micron Technology, Inc. Methods of forming a layer comprising epitaxial silicon, and methods of forming field effect transistors
US7144779B2 (en) * 2004-09-01 2006-12-05 Micron Technology, Inc. Method of forming epitaxial silicon-comprising material
US7132355B2 (en) * 2004-09-01 2006-11-07 Micron Technology, Inc. Method of forming a layer comprising epitaxial silicon and a field effect transistor
US7141115B2 (en) * 2004-09-02 2006-11-28 International Business Machines Corporation Method of producing silicon-germanium-on-insulator material using unstrained Ge-containing source layers
US7235812B2 (en) * 2004-09-13 2007-06-26 International Business Machines Corporation Method of creating defect free high Ge content (>25%) SiGe-on-insulator (SGOI) substrates using wafer bonding techniques
US20060105559A1 (en) * 2004-11-15 2006-05-18 International Business Machines Corporation Ultrathin buried insulators in Si or Si-containing material
CN100336172C (zh) * 2004-12-22 2007-09-05 上海新傲科技有限公司 改进注氧隔离技术制备的绝缘体上的硅锗材料结构及工艺
US7384857B2 (en) * 2005-02-25 2008-06-10 Seiko Epson Corporation Method to fabricate completely isolated silicon regions
JP4757519B2 (ja) * 2005-03-25 2011-08-24 株式会社Ｓｕｍｃｏ 歪Ｓｉ−ＳＯＩ基板の製造方法および該方法により製造された歪Ｓｉ−ＳＯＩ基板
JP2006270000A (ja) * 2005-03-25 2006-10-05 Sumco Corp 歪Ｓｉ−ＳＯＩ基板の製造方法および該方法により製造された歪Ｓｉ−ＳＯＩ基板
JP4427489B2 (ja) * 2005-06-13 2010-03-10 株式会社東芝 半導体装置の製造方法
FR2888400B1 (fr) * 2005-07-08 2007-10-19 Soitec Silicon On Insulator Procede de prelevement de couche
JP5004072B2 (ja) * 2006-05-17 2012-08-22 学校法人慶應義塾 イオン照射効果評価方法、プロセスシミュレータ及びデバイスシミュレータ
US7968438B2 (en) * 2006-08-08 2011-06-28 Stc.Unm Ultra-thin high-quality germanium on silicon by low-temperature epitaxy and insulator-capped annealing
US7732309B2 (en) * 2006-12-08 2010-06-08 Applied Materials, Inc. Plasma immersed ion implantation process
DE102006058820A1 (de) * 2006-12-13 2008-06-19 Siltronic Ag Verfahren zur Herstellung von SGOI- und GeOI-Halbleiterstrukturen
WO2008077020A2 (en) 2006-12-18 2008-06-26 Applied Materials, Inc. Safe handling of low energy, high dose arsenic, phosphorus, and boron implanted wafers
US7528056B2 (en) * 2007-01-12 2009-05-05 International Business Machines Corporation Low-cost strained SOI substrate for high-performance CMOS technology
US7977221B2 (en) 2007-10-05 2011-07-12 Sumco Corporation Method for producing strained Si-SOI substrate and strained Si-SOI substrate produced by the same
WO2009072984A1 (en) * 2007-12-07 2009-06-11 Agency For Science, Technology And Research A silicon-germanium nanowire structure and a method of forming the same
FR2925979A1 (fr) * 2007-12-27 2009-07-03 Commissariat Energie Atomique PROCEDE DE FABRICATION D'UN SUBSTRAT SEMICONDUCTEUR SUR ISOLANT COMPRENANT UNE ETAPE D'ENRICHISSEMENT EN Ge LOCALISE
EP2161742A1 (en) * 2008-09-03 2010-03-10 S.O.I.TEC. Silicon on Insulator Technologies S.A. Method for Fabricating a Locally Passivated Germanium-on-Insulator Substrate
US20100216295A1 (en) * 2009-02-24 2010-08-26 Alex Usenko Semiconductor on insulator made using improved defect healing process
DE102009010883B4 (de) * 2009-02-27 2011-05-26 Amd Fab 36 Limited Liability Company & Co. Kg Einstellen eines nicht-Siliziumanteils in einer Halbleiterlegierung während der FET-Transistorherstellung mittels eines Zwischenoxidationsprozesses
US8045364B2 (en) 2009-12-18 2011-10-25 Unity Semiconductor Corporation Non-volatile memory device ion barrier
US8779383B2 (en) 2010-02-26 2014-07-15 Advanced Technology Materials, Inc. Enriched silicon precursor compositions and apparatus and processes for utilizing same
TWI582836B (zh) 2010-02-26 2017-05-11 恩特葛瑞斯股份有限公司 用以增進離子植入系統中之離子源的壽命及性能之方法與設備
JP5257401B2 (ja) * 2010-04-28 2013-08-07 株式会社Ｓｕｍｃｏ 歪シリコンｓｏｉ基板の製造方法
KR20130017914A (ko) 2011-08-12 2013-02-20 삼성전자주식회사 광전 집적회로 기판 및 그 제조방법
CN103219275B (zh) * 2012-01-19 2016-03-23 中国科学院上海微系统与信息技术研究所 具有高弛豫和低缺陷密度的SGOI或sSOI的制备方法
KR102007258B1 (ko) 2012-11-21 2019-08-05 삼성전자주식회사 광전 집적회로 기판의 제조방법
WO2015023903A1 (en) 2013-08-16 2015-02-19 Entegris, Inc. Silicon implantation in substrates and provision of silicon precursor compositions therefor
CN104576379B (zh) * 2013-10-13 2018-06-19 中国科学院微电子研究所 一种mosfet结构及其制造方法
US9406508B2 (en) * 2013-10-31 2016-08-02 Samsung Electronics Co., Ltd. Methods of forming a semiconductor layer including germanium with low defectivity
US9570300B1 (en) 2016-02-08 2017-02-14 International Business Machines Corporation Strain relaxed buffer layers with virtually defect free regions
US10720527B2 (en) 2018-01-03 2020-07-21 International Business Machines Corporation Transistor having an oxide-isolated strained channel fin on a bulk substrate
US10192779B1 (en) 2018-03-26 2019-01-29 Globalfoundries Inc. Bulk substrates with a self-aligned buried polycrystalline layer
US10840152B2 (en) * 2018-09-27 2020-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

Family Cites Families (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US593625A (en) * 1897-11-16 Ernest p
US4818655A (en) * 1986-03-03 1989-04-04 Canon Kabushiki Kaisha Electrophotographic light receiving member with surface layer of a-(Six C1-x)y :H1-y wherein x is 0.1-0.99999 and y is 0.3-0.59
US4749660A (en) * 1986-11-26 1988-06-07 American Telephone And Telegraph Company, At&T Bell Laboratories Method of making an article comprising a buried SiO2 layer
US4786608A (en) * 1986-12-30 1988-11-22 Harris Corp. Technique for forming electric field shielding layer in oxygen-implanted silicon substrate
FR2616590B1 (fr) * 1987-06-15 1990-03-02 Commissariat Energie Atomique Procede de fabrication d'une couche d'isolant enterree dans un substrat semi-conducteur par implantation ionique et structure semi-conductrice comportant cette couche
US4902642A (en) * 1987-08-07 1990-02-20 Texas Instruments, Incorporated Epitaxial process for silicon on insulator structure
US4866498A (en) * 1988-04-20 1989-09-12 The United States Department Of Energy Integrated circuit with dissipative layer for photogenerated carriers
US5114780A (en) * 1990-04-17 1992-05-19 Raychem Corporation Electronic articles containing a fluorinated poly(arylene ether) dielectric
JPH0425135A (ja) 1990-05-18 1992-01-28 Fujitsu Ltd 半導体基板
US5212397A (en) * 1990-08-13 1993-05-18 Motorola, Inc. BiCMOS device having an SOI substrate and process for making the same
US5288650A (en) * 1991-01-25 1994-02-22 Ibis Technology Corporation Prenucleation process for simox device fabrication
US5519336A (en) * 1992-03-03 1996-05-21 Honeywell Inc. Method for electrically characterizing the insulator in SOI devices
JP3291510B2 (ja) * 1992-03-31 2002-06-10 シャープ株式会社 半導体装置
EP0610599A1 (en) * 1993-01-04 1994-08-17 Texas Instruments Incorporated High voltage transistor with drift region
US5374566A (en) * 1993-01-27 1994-12-20 National Semiconductor Corporation Method of fabricating a BiCMOS structure
US5461243A (en) * 1993-10-29 1995-10-24 International Business Machines Corporation Substrate for tensilely strained semiconductor
JPH07321323A (ja) * 1994-05-24 1995-12-08 Matsushita Electric Ind Co Ltd 薄膜トランジスタおよびその製造方法
US5468657A (en) * 1994-06-17 1995-11-21 Sharp Microelectronics Technology, Inc. Nitridation of SIMOX buried oxide
US5399507A (en) * 1994-06-27 1995-03-21 Motorola, Inc. Fabrication of mixed thin-film and bulk semiconductor substrate for integrated circuit applications
US5563428A (en) * 1995-01-30 1996-10-08 Ek; Bruce A. Layered structure of a substrate, a dielectric layer and a single crystal layer
US5589407A (en) * 1995-09-06 1996-12-31 Implanted Material Technology, Inc. Method of treating silicon to obtain thin, buried insulating layer
US5846867A (en) * 1995-12-20 1998-12-08 Sony Corporation Method of producing Si-Ge base heterojunction bipolar device
KR100240649B1 (ko) * 1996-11-07 2000-02-01 정선종 삼원계 확산 방지막 형성 방법
US5770875A (en) * 1996-09-16 1998-06-23 International Business Machines Corporation Large value capacitor for SOI
US6399970B2 (en) * 1996-09-17 2002-06-04 Matsushita Electric Industrial Co., Ltd. FET having a Si/SiGeC heterojunction channel
US6043166A (en) * 1996-12-03 2000-03-28 International Business Machines Corporation Silicon-on-insulator substrates using low dose implantation
US6090689A (en) * 1998-03-04 2000-07-18 International Business Machines Corporation Method of forming buried oxide layers in silicon
JPH1126390A (ja) * 1997-07-07 1999-01-29 Kobe Steel Ltd 欠陥発生防止方法
US6103599A (en) * 1997-07-25 2000-08-15 Silicon Genesis Corporation Planarizing technique for multilayered substrates
US5930643A (en) * 1997-12-22 1999-07-27 International Business Machines Corporation Defect induced buried oxide (DIBOX) for throughput SOI
US6486037B2 (en) * 1997-12-22 2002-11-26 International Business Machines Corporation Control of buried oxide quality in low dose SIMOX
US6258693B1 (en) * 1997-12-23 2001-07-10 Integrated Device Technology, Inc. Ion implantation for scalability of isolation in an integrated circuit
KR100565438B1 (ko) * 1998-02-02 2006-03-30 신닛뽄세이테쯔 카부시키카이샤 Soi기판 및 그의 제조방법
US5994759A (en) * 1998-11-06 1999-11-30 National Semiconductor Corporation Semiconductor-on-insulator structure with reduced parasitic capacitance
US6380019B1 (en) * 1998-11-06 2002-04-30 Advanced Micro Devices, Inc. Method of manufacturing a transistor with local insulator structure
US6074929A (en) * 1998-12-22 2000-06-13 National Semiconductor Corporation Box isolation technique for integrated circuit structures
JP3884203B2 (ja) * 1998-12-24 2007-02-21 株式会社東芝 半導体装置の製造方法
US6607948B1 (en) * 1998-12-24 2003-08-19 Kabushiki Kaisha Toshiba Method of manufacturing a substrate using an SiGe layer
KR20000045305A (ko) * 1998-12-30 2000-07-15 김영환 완전 공핍형 에스·오·아이 소자 및 그 제조방법
KR100383702B1 (ko) * 1999-06-03 2003-05-16 아사히 가세이 마이크로시스템 가부시끼가이샤 반도체 장치의 제조 방법
US6248642B1 (en) * 1999-06-24 2001-06-19 Ibis Technology Corporation SIMOX using controlled water vapor for oxygen implants
US6333532B1 (en) * 1999-07-16 2001-12-25 International Business Machines Corporation Patterned SOI regions in semiconductor chips
US6235607B1 (en) * 1999-12-07 2001-05-22 Advanced Micro Devices, Inc. Method for establishing component isolation regions in SOI semiconductor device
JP4226175B2 (ja) 1999-12-10 2009-02-18 富士通株式会社 半導体装置およびその製造方法
WO2001054202A1 (en) * 2000-01-20 2001-07-26 Amberwave Systems Corporation Strained-silicon metal oxide semiconductor field effect transistors
US6417078B1 (en) * 2000-05-03 2002-07-09 Ibis Technology Corporation Implantation process using sub-stoichiometric, oxygen doses at different energies
JP3995428B2 (ja) 2001-03-29 2007-10-24 株式会社東芝 半導体基板の製造方法及び半導体装置の製造方法
WO2002082514A1 (en) 2001-04-04 2002-10-17 Massachusetts Institute Of Technology A method for semiconductor device fabrication
JP3875040B2 (ja) 2001-05-17 2007-01-31 シャープ株式会社 半導体基板及びその製造方法ならびに半導体装置及びその製造方法
US6846727B2 (en) * 2001-05-21 2005-01-25 International Business Machines Corporation Patterned SOI by oxygen implantation and annealing
US6541356B2 (en) * 2001-05-21 2003-04-01 International Business Machines Corporation Ultimate SIMOX
US6602757B2 (en) * 2001-05-21 2003-08-05 International Business Machines Corporation Self-adjusting thickness uniformity in SOI by high-temperature oxidation of SIMOX and bonded SOI
US6593625B2 (en) * 2001-06-12 2003-07-15 International Business Machines Corporation Relaxed SiGe layers on Si or silicon-on-insulator substrates by ion implantation and thermal annealing
JP2003008022A (ja) 2001-06-20 2003-01-10 Mitsubishi Materials Silicon Corp 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法
CN1184692C (zh) * 2001-08-24 2005-01-12 中国科学院上海冶金研究所 一种多层结构绝缘层上锗化硅材料及制备方法
EP1315199A1 (en) * 2001-11-22 2003-05-28 ETH Zürich Formation of high-mobility silicon-germanium structures by low-energy plasma enhanced chemical vapor deposition
US6515335B1 (en) * 2002-01-04 2003-02-04 International Business Machines Corporation Method for fabrication of relaxed SiGe buffer layers on silicon-on-insulators and structures containing the same
US6805962B2 (en) * 2002-01-23 2004-10-19 International Business Machines Corporation Method of creating high-quality relaxed SiGe-on-insulator for strained Si CMOS applications
US6562703B1 (en) * 2002-03-13 2003-05-13 Sharp Laboratories Of America, Inc. Molecular hydrogen implantation method for forming a relaxed silicon germanium layer with high germanium content
US20030211711A1 (en) * 2002-03-28 2003-11-13 Hirofumi Seki Wafer processing method and ion implantation apparatus
US6841457B2 (en) * 2002-07-16 2005-01-11 International Business Machines Corporation Use of hydrogen implantation to improve material properties of silicon-germanium-on-insulator material made by thermal diffusion

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102800700A (zh) * 2011-05-26 2012-11-28 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法
CN102800700B (zh) * 2011-05-26 2015-04-29 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法
CN108028187A (zh) * 2015-09-24 2018-05-11 东洋铝株式会社 膏状组合物及硅锗层的形成方法
CN111201587A (zh) * 2017-09-13 2020-05-26 悉尼科技大学 电气隔离结构和工艺
CN112054021A (zh) * 2019-06-06 2020-12-08 英飞凌科技德累斯顿公司 半导体器件及其制造方法

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