CN1890781A - 制造绝缘体上应变半导体衬底的方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 164
- 239000000758 substrate Substances 0.000 title claims abstract description 61
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 8
- 239000012212 insulator Substances 0.000 claims abstract description 20
- 238000000034 method Methods 0.000 claims description 101
- 238000000137 annealing Methods 0.000 claims description 75
- 230000002950 deficient Effects 0.000 claims description 47
- 150000002500 ions Chemical class 0.000 claims description 40
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 37
- 238000005280 amorphization Methods 0.000 claims description 32
- 230000008569 process Effects 0.000 claims description 29
- 230000004888 barrier function Effects 0.000 claims description 25
- 238000005516 engineering process Methods 0.000 claims description 24
- 238000002425 crystallisation Methods 0.000 claims description 13
- 230000008025 crystallization Effects 0.000 claims description 13
- 239000007789 gas Substances 0.000 claims description 13
- 238000002347 injection Methods 0.000 claims description 13
- 239000007924 injection Substances 0.000 claims description 13
- 239000000463 material Substances 0.000 claims description 13
- 239000011261 inert gas Substances 0.000 claims description 12
- 239000000203 mixture Substances 0.000 claims description 10
- 239000013078 crystal Substances 0.000 claims description 9
- 238000005229 chemical vapour deposition Methods 0.000 claims description 8
- 238000010892 electric spark Methods 0.000 claims description 8
- 238000005224 laser annealing Methods 0.000 claims description 8
- 230000003647 oxidation Effects 0.000 claims description 8
- 238000007254 oxidation reaction Methods 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 6
- 229910000673 Indium arsenide Inorganic materials 0.000 claims description 6
- 229910003811 SiGeC Inorganic materials 0.000 claims description 6
- 229910045601 alloy Inorganic materials 0.000 claims description 6
- 239000000956 alloy Substances 0.000 claims description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 6
- 150000001875 compounds Chemical class 0.000 claims description 6
- 238000009792 diffusion process Methods 0.000 claims description 6
- 229910052734 helium Inorganic materials 0.000 claims description 6
- 229910052739 hydrogen Inorganic materials 0.000 claims description 6
- 239000001257 hydrogen Substances 0.000 claims description 6
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 claims description 6
- 229910003465 moissanite Inorganic materials 0.000 claims description 6
- 229910052754 neon Inorganic materials 0.000 claims description 6
- 229910052760 oxygen Inorganic materials 0.000 claims description 6
- 239000001301 oxygen Substances 0.000 claims description 6
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 6
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 claims description 5
- 125000004429 atom Chemical group 0.000 claims description 5
- 150000002431 hydrogen Chemical class 0.000 claims description 5
- 238000010899 nucleation Methods 0.000 claims description 5
- 230000006911 nucleation Effects 0.000 claims description 5
- -1 oxonium ion Chemical class 0.000 claims description 5
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 5
- 238000005498 polishing Methods 0.000 claims description 5
- 238000001953 recrystallisation Methods 0.000 claims description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 4
- YZCKVEUIGOORGS-OUBTZVSYSA-N Deuterium Chemical compound [2H] YZCKVEUIGOORGS-OUBTZVSYSA-N 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052785 arsenic Inorganic materials 0.000 claims description 4
- 229910052796 boron Inorganic materials 0.000 claims description 4
- 238000003486 chemical etching Methods 0.000 claims description 4
- 229910052805 deuterium Inorganic materials 0.000 claims description 4
- 239000001307 helium Substances 0.000 claims description 4
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 claims description 4
- GPRLSGONYQIRFK-UHFFFAOYSA-N hydron Chemical compound [H+] GPRLSGONYQIRFK-UHFFFAOYSA-N 0.000 claims description 4
- GKAOGPIIYCISHV-UHFFFAOYSA-N neon atom Chemical compound [Ne] GKAOGPIIYCISHV-UHFFFAOYSA-N 0.000 claims description 4
- 150000004767 nitrides Chemical class 0.000 claims description 4
- 229910052698 phosphorus Inorganic materials 0.000 claims description 4
- 238000001020 plasma etching Methods 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 4
- 238000001947 vapour-phase growth Methods 0.000 claims description 4
- 238000001451 molecular beam epitaxy Methods 0.000 claims 3
- 230000000155 isotopic effect Effects 0.000 claims 1
- 238000005468 ion implantation Methods 0.000 description 10
- 230000008859 change Effects 0.000 description 6
- 229910052786 argon Inorganic materials 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 238000009413 insulation Methods 0.000 description 3
- 238000004151 rapid thermal annealing Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000002708 enhancing effect Effects 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- 229910052743 krypton Inorganic materials 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000012958 reprocessing Methods 0.000 description 2
- 229910052724 xenon Inorganic materials 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- YZCKVEUIGOORGS-UHFFFAOYSA-N Hydrogen atom Chemical group [H] YZCKVEUIGOORGS-UHFFFAOYSA-N 0.000 description 1
- 238000002441 X-ray diffraction Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
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- Recrystallisation Techniques (AREA)
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Abstract
提供一种制造绝缘体上应变半导体(SSOI)衬底的方法，其中该应变半导体是直接位于预先形成的绝缘体上硅的绝缘体层顶部的厚度小于50纳米的薄半导体层。在形成本发明的SSOI时没有采用晶片键合。
Description
技术领域
本发明涉及一种制造半导体衬底的方法，并且具体地涉及一种制造绝缘体上应变半导体(SSOI)衬底的方法。
背景技术
应变Si已经用作有前途的选择以改善基于互补金属氧化物半导体的晶体管的器件性能。典型地，Si被淀积在一层弛豫的SiGe上以产生处于拉伸应变的Si层。在SiGe上的应变Si也已经结合绝缘体上硅(SOI)而使用以结合两个技术的好处。在一些应用中，理想的是具有直接位于绝缘层上方而没有插入SiGe层的应变Si层；这将允许与SOI技术发展一致的超薄的SOI层。另外，该插入SiGe层在工艺中导致额外的复杂化，例如增强的N型掺杂剂扩散、Si/SiGe混杂、浅沟隔离(STI)工艺复杂化、和对硅化物形成的可能的消极效果。
直接在绝缘层上制造应变Si的一种方法包括使用厚度渐次变化的SiGe缓冲层、化学机械抛光(CMP)、应变Si生长、晶片键合、层转移、和SiGe回蚀刻(etch back)。该现有的方法具有固有的复杂化，因为晶片键合需要很光滑的表面，而渐次变化的SiGe薄膜具有很粗糙的表面，这使得SiGe薄膜不宜用于大多数的晶片键合工艺。CMP被用于现有技术方法以使表面更平滑，但CMP降低衬底的可制造性，尤其对于300毫米的晶片。
直接在绝缘层上形成应变Si的另一种方法包括直接在SOI晶片上生长厚度大约400纳米或更大的厚弛豫SiGe层。该弛豫SiGe层的最顶层区域将被设计成具有最低的螺型缺陷(threading defect)密度(或者通过阶变的Ge含量，或者通过其它现有技术的方法以减少位错密度)。然后，通过在降低或消除在掩埋氧化物层上方和在最顶层弛豫SiGe层下面的区域中的结晶度的剂量和能量下进行离子注入，在最顶层弛豫的高质量SiGe层下面的材料将被无定形化。执行随后的再结晶退火以便从最顶层向下外延再生长晶格的无定形化区域。
因为该最顶层层是弛豫的高质量SiGe，在该层下面的再结晶将使该晶格结构向下扩展。因此，最底层，即来自SOI衬底的初始Si层，将按照最顶层弛豫的SiGe层的面内晶格参数再结晶。从而以拉伸的方式应变。然后可以有选择地除去SiGe，提供应变的低缺陷密度SOI衬底，用于高性能的CMOS应用。
上述概念的主要的缺点是：1)对于生长具有足够低缺陷密度的高质量厚弛豫SiGe合金层的能力质疑，2)对于通过很厚的无序合金再结晶而不产生新的缺陷的能力质疑，3)采用传统的注入程序对这样的大埋置区无定形化是实际的挑战，和4)在所有这些处理步骤期间最小化锗进入下面的Si层的相互扩散。
考虑到上述问题，需要提供一种不显示任何如上所述的缺点的形成绝缘体上应变半导体(SSOI)的新的改进方法。
发明内容
本发明提供一种制造绝缘体上应变半导体(SSOI)衬底的方法，其中该应变半导体是直接位于绝缘体层顶部的厚度小于50纳米的薄半导体层。在形成本发明的SSOI时没有采用晶片键合。
在本发明中通过首先形成第二晶体半导体层，例如SiGe合金层，该SiGe合金层在第一晶体半导体层的表面上应变，第一晶体半导体层例如是位于预先形成的SOI衬底的绝缘层顶部的顶部含Si层，该绝缘层例如是预先形成的SOI衬底的掩埋氧化物。
在形成第二晶体半导体层之后，典型地执行可选的缺陷产生离子注入步骤，但并非总是如此。正如指出的那样，该可选的注入步骤在第一晶体半导体层内或附近产生缺陷。采用或不采用可选的缺陷产生注入，在结构上执行第一次退火，达到足以便第二晶体半导体层弛豫的第一温度。
然后，在包括现在弛豫的第二晶体半导体的结构上执行无定形化，以便在结构内产生掩埋无定形化区域。该掩埋无定形化区域包括整个第一晶体半导体层和弛豫的第二晶体半导体层的下部。
然后在足以使无定形化区域再结晶的第二温度执行第二次退火。第二次退火导致第一半导体层在应变状态下再结晶。在再结晶之后第半导体层内应变的大小由先前形成的弛豫第二晶体半导体层的面内晶格参数决定。
然后，第二晶体半导体层被有选择地除去，以提供包括位于预先形成的SOI衬底绝缘层表面上的应变第一半导体层的衬底。也就是说，本发明的有选择除去步骤提供包括位于绝缘层顶部上的应变第一半导体层的SSOI衬底。由于在本发明的方法中采用预先形成的SOI衬底，因此底部半导体衬底层位于绝缘层之下。
上述步骤提供其中应变第一半导体层位于整个绝缘层顶部的SSOI衬底。在本发明的替代实施方式中，有可能形成包括位于预先形成的SOI衬底的绝缘层顶部上的应变第一半导体材料的局部区域，和邻接应变第一半导体材料的局部区域的未应变第一半导体材料的图案化SSOI衬底。
在本发明的替代实施方式中，缺陷产生离子注入步骤和无定形化步骤在包括第一晶体半导体层的结构的相同选定区域中执行。对此，在第一退火步骤期间，选择性的弛豫可以在第二半导体层的不同的预选的区域中发生。通过本发明的其余处理步骤的随后处理导致包含邻接未应变的第一半导体层区的在绝缘层上方的局部应变第一半导体层区的衬底。
附图说明
现在将参照以下附图仅通过示例的方式描述本发明的优选实施方式，其中：
图1A至1E是说明在直接于预先形成的SOI衬底的绝缘层表面上形成应变半导体层时本发明的优选实施方式中采用的基本处理步骤的图示(通过截面视图)。
图2A至2B是说明本发明的替代实施方式的图示(通过截面视图)。
图3是在执行本发明的优选实施方式的第一退火步骤之后衬底的截面透射电子显微镜(XTEM)图像，显示优先地位于SOI层中的位错。
具体实施方式
应当注意，附图没有按比例绘制，因此本申请不限于从图中推断的任何尺寸。此外，在附图中，类似的参考数字用于描述类似的和/或对应的要素。
首先参照图1A，其中说明在第一晶体半导体层18的表面上形成第二晶体半导体层20之后提供的结构。第一半导体层18表示预先形成的SOI衬底12的最顶层。第一半导体层18在现有技术中经常被称作SOI层，其中可以形成例如晶体管和/或电容器的电器件。除了第一晶体半导体层18，该预先形成的SOI衬底12还包括绝缘层16和底部半导体衬底层14。
在图1A中所示的预先形成的SOI衬底12可以利用本技术领域的人员公知的传统SIMOX(通过氧离子注入的分离)工艺，以及共同受让的2002年11月26日发布的美国专利6,486,037；2003年8月5日发布的美国专利6,602,757；2003年4月1日发布的6,541,356；2001年5月21日提交的美国专利申请09/861,590；2001年6月19日提交的美国专利申请09/884,670，和授予Sadana等人的美国专利5,930,634中提及的各种SIMOX工艺形成，上述各个文献的全部内容以引用的方式结合在本文中。
或者，可以采用包括例如热键合和层转移工艺的其它工艺制作预先形成的SOI衬底12。
如上所述，预先形成的SOI衬底12包括底部半导体衬底层14、绝缘层16和第一晶体半导体层18。
预先形成的SOI衬底12的底部半导体衬底层14包括任何半导体材料，例如包括Si、SiC、SiGe、SiGeC、Ge、GaAs、InAs、InP以及其它的III/V或II/VI化合物半导体。在一些实施方式中，底部半导体衬底层14可以是SOI衬底或绝缘体上SiGe衬底。
预先形成的SOI衬底12的绝缘层16包括高度阻挡Ge扩散的绝缘体。这种绝缘且阻挡Ge扩散的材料的例子包括但不限于：晶体或非晶氧化物或氮化物。典型地，预先形成的SOI衬底12的绝缘层16是掩埋氧化物层。
预先形成的SOI衬底12的第一晶体半导体层18包括任何半导体材料，例如包括Si、SiC、SiGe、SiGeC、Ge、GaAs、InAs、InP以及其它的III/V或II/VI化合物半导体。在本发明的优选实施方式中，第一晶体半导体层18由含Si材料组成。
预先形成的SOI衬底12的不同层的厚度可以取决于在制作时的工艺而变化。然而，典型地，第一晶体半导体层18是厚度大约1至大约50纳米的薄层，厚度大约5至大约40纳米是更典型的。在绝缘层16的情形中，该层典型地具有大约1至大约1000纳米的厚度，厚度大约20至大约200纳米是更优选的。半导体衬底层14的厚度对于本发明的实施方式是无关紧要的。以上提供的厚度范围是示例性的。
在提供包括第一晶体半导体层18的预先形成的SOI衬底12之后，在第一晶体半导体层18的顶部形成处于应变状态的第二晶体半导体层20。第二晶体半导体层20可以由与第一晶体半导体层18相同或不同的半导体材料组成，只要第二晶体半导体层20被形成为处于应变状态。
在优选的实施方案中，第二晶体半导体层20是包括SiGe合金或纯Ge的含Ge层。术语″SiGe合金″包括包含直到99.99原子百分数的Ge的SiGe材料，然而纯Ge包括包含100原子百分数Ge的层。当采用SiGe层时，优选地Ge在SiGe层中的含量为大约0.1至大约99.9原子百分数，大约10至大约35的Ge原子百分数是更优选的。
第二晶体半导体层20被形成在第一晶体半导体层18顶部，使用本技术领域的人员公知的、能够生长应变的、亚稳的、假晶形的(pseudomorphic)以及基本上无缺陷即错配和TD位错的半导体材料的任何传统外延生长方法。这样的外延生长工艺的示例性的例子包括但是不局限于：快速热化学气相淀积(RTCVD)，低压化学气相淀积(LPCVD)，超高真空化学气相淀积(UHVCVD)，大气压力化学气相淀积(APCVD)，分子束(MBE)外延或等离子体增强化学气相淀积(PECVD)。
就此形成的第二晶体半导体层20的厚度可以变化，但是一般地第二晶体半导体层20具有大于置于下面的第一晶体半导体层18的厚度。典型地，第二晶体半导体层20具有大约10到大约500纳米的厚度，大约20到大约200纳米的厚度是更典型的。
在形成如图1A所示的结构之后，典型地在包括形成在第一晶体半导体层18顶部上的第二晶体半导体层20的结构上执行可选的缺陷产生离子注入步骤，以便在第一晶体半导体层18内或附近产生缺陷。由该注入步骤产生的缺陷允许发生第二晶体半导体层20的增强的应变弛豫。允许增强的弛豫发生的这种缺陷的例子包括：板状缺陷或气泡状缺陷，如同在氢离子注入的情形中那样。使用或未使用注入掩模，执行可选的注入。
在可选的注入步骤之后形成的结构如图1B所示。在这些图中，参考数字22表示通过该离子注入步骤在第一晶体半导体层18内形成的缺陷。该缺陷产生离子注入步骤通过产生在随后加热时促进应变弛豫的位错成核的随机阵列而处理在第二晶体半导体/第一晶体半导体双层(18和20)中的缺陷产生问题。具体地，通过由在离子注入步骤期间形成的缺陷促进的第一晶体半导体层18的塑性形变，发生第二晶体半导体层20的弹性弛豫。
使用保持离子范围的峰值在第一晶体半导体层18内或附近的注入条件，通过注入诸如氢、氘、氦、氧、氖、硼、硅或其混合物进入各层中，形成允许第二晶体半导体层20发生增强的弛豫的缺陷。前述离子的同位素也考虑在内。用于产生缺陷的优选离子是氢离子(H+)或氧离子(O+)。应当注意，氢的其他物质，诸如H2+也考虑在内。
在大约室温下，即大约283K至大约303K的温度，使用大约0.01至大约10microamps/cm2的束流密度来进行可选的缺陷产生注入步骤。在不同的温度和/或使用其它的束流密度的注入可能影响弛豫的行为。
用于形成缺陷22的注入物质的浓度可以取决于所用的注入物质的类型而变化。然而，典型地，在这方面使用的注入离子的浓度低于3E16cm-2，离子浓度大约1E15cm-2至大约2.99E16cm-2是更典型的。该可选的注入能量也可以取决于注入的离子类型而变化，只要注入能量能够将离子设置在第一晶体半导体层18内或附近。
例如：当氢用作注入离子，用于保证在第一晶体半导体层18内或附近的缺陷形成的能量是大约1至大约100keV，能量大约3至大约40keV是更优选的。
上述高能离子在第一晶体半导体层18内或附近的注入产生可以用作有效位错成核位置的缺陷，允许通过优先地驱使位错缺陷进入第一晶体半导体层18而使第二晶体半导体层20更有效地弛豫。由缺陷产生离子注入步骤引起的缺陷位置的随机性也降低了由移动位错之间的相互作用引起的缺陷钉扎，从而使得弛豫过程更有效。除上述之外，该可选的缺陷产生离子注入步骤还降低在随后的第一退火步骤期间需要用于弛豫第二晶体半导体层20的温度。
在形成如图1A或可选的图1B所示的结构之后，然后该结构经受第一退火步骤，在足以使第二晶体半导体层20上的应变弛豫的第一温度下进行第一退火步骤。第一退火步骤在惰性气体环境中执行，该惰性气体环境可以可选地与少量(小于1％)浓度的氧混合，或者，采用合成气体(forming gas)。可以在第一退火步骤中使用的惰性气体环境的示例性的例子包括He、Ar、N2、Xe、Kr、Ne或其混合物，例如He-Ar或He-N2混合物。
如上面所指出，第一退火步骤在足以使第二晶体半导体层20的应变弛豫的第一温度下执行。此外，第一温度最小化该结构内的Ge扩散。具体地，第一退火步骤的第一温度为大约700℃至大约1100℃，第一温度大约800℃至大约1050℃是更优选的。用于第一退火步骤的时间段可以变化，但典型地，第一退火步骤执行大约1秒至大约5小时的时间段，时间段大约5秒至1小时是更优选的。
第一退火步骤可以使用快速热退火工艺、炉内退火工艺、激光退火、电火花退火或任何其他的类似退火工艺来进行，所述类似退火工艺能够引起应变的第二半导体层20的充分弛豫。与炉内退火比较，快速热退火典型地进行较短的时间段。第一退火可以使用单个等变率温度(single ramp temperature)进行，或者可以采用不同的等变率和保温循环(soak cycles)。
再一次强调在第一退火步骤期间发生第二晶体半导体层20的弛豫。在该退火步骤期间实现的弛豫程度是第二晶体半导体层20中的初始应变及该层的厚度的函数。典型地，在该步骤期间实现的弛豫程度大于25％。
然后，执行无定形化离子注入步骤以产生其中包括含整个第一晶体半导体层18和第二晶体半导体层20下部的无定形化区域24的结构。所得到的结构是如图1C所示。由该注入所得到的损害浓度剖面的峰值相当于第一晶体半导体层18。也即，通过离子注入相对于第一晶体半导体层18的中心±1000埃的范围内离子的峰值而发生无定形化。更优选地，通过离子注入相对于第一晶体半导体导层18的中心±500埃的范围内离子峰值而发生无定形化。可以使用诸如Si、P、As、Ge、C或其组合的无定形化离子，包括其同位素。可以使用足以导致无定形化并注入上述范围的离子峰值的任何范围的剂量和能量。
图1D表示在执行第二退火步骤之后形成的结构。如图1D所示，在足以使无定形化区域24再结晶的第二温度下执行第二退火步骤，引起第一晶体半导体层18在应变状态下再结晶；应变的大小由弛豫的第二晶体半导体层20的面内晶格参数决定。在图1D中再结晶的第一半导体层由参考数字26表示。
第二退火步骤在惰性气体环境中执行，该惰性气体环境可以可选地与少量(小于1％)浓度的氧混合，或者，采用合成气体。可以在第二退火步骤中使用的惰性气体环境的示例性的例子包括He、Ar、N2、Xe、Kr、Ne或其混合物，例如He-Ar或He-N2混合物。
如上所述，在足以引起第一晶体半导体层18在应变的状态下再结晶的第二温度下执行第二退火步骤。从而，如果弛豫的第二晶体半导体层20(在弛豫前)初始处于压应变，则所得到的第一半导体晶体层26按拉伸的方式应变，如果弛豫的第二晶体半导体层20初始处于拉伸应变，则按压缩的方式应变。具体地，第二退火步骤的第二温度为大约600℃至大约1100℃，第二温度大约800℃至大约1050℃是更优选的。用于第二退火步骤的时间段可以变化，但典型地，第二退火步骤执行大约1秒至大约5小时的时间段，时间段大约5秒至1小时是更优选的。
第二退火步骤可以使用快速热退火工艺、炉内退火工艺、激光退火、电火花退火或任何其它类似的退火工艺而进行，所述类似的退火工艺能够引起无定形化的区域24及第一晶体半导体层18按应变的方式再结晶。与炉内退火相比，快速热退火典型地进行较短的时间段。第二退火可以使用单个等变率温度进行，或者可以采用不同的等变率和保温循环。
在进行第二退火步骤之后，第二晶体半导体层20被从该结构上除去，提供如图1E所示的SSOI衬底。在图中，应变的第一晶体层26直接位于预先形成的SOI衬底12的绝缘层16上。该应变的第一晶体半导体层26的厚度典型地为大约50至大约500埃，厚度大约100至大约400埃是更典型的。注意，这些厚度范围类似于层18的初始厚度。结果可以是稍薄的层。所赋予的应变程度由先前形成的弛豫第二晶体半导体层的面内晶格参数决定。
然后，使用选择性的除去工艺除去第二晶体半导体层20，包括：例如，化学蚀刻、反应离子蚀刻、低温氧化、原子氧化、化学机械抛光(CMP)、气体簇束减薄或其任意组合。
如图1E所示，该应变的第一半导体层26位于整个绝缘层16的顶部。除了在图1A-1E中描述的替代实施方式，应当考虑一种替代实施方式，其中形成包括位于预先形成的SOI衬底的绝缘层顶部上的应变第一半导体材料的局部区域、和邻接应变第一半导体材料的局部区域的未应变第一半导体材料的图案化SSOI衬底。在图2A-2B中描述本发明的替代方式。
在本发明的替代实施方式中，缺陷产生离子注入步骤和无定形化步骤在包括第一晶体半导体层的结构的相同选定区域中执行。在图2中描述该替代结构。在第一退火步骤期间，选择性的弛豫可以在第二半导体层的不同的预选的区域中发生。通过上述的其余处理步骤的随后处理导致包含邻接未应变的第一半导体层区18的在绝缘层16上方的局部应变第一半导体层区26的衬底。该SSOI衬底如图2B所示。
图3是在执行本发明的优选实施方式的退火步骤之后衬底的截面透射电子显微镜(XTEM)图像，其中通过优先地驱使位错进入SOI层而使SiGe层弛豫。例如，在图1B中示出了该步骤的简单截面视图。该样品包含生长在200埃SOI层上的550埃的30％SiGe层，所述SOI层被采用H在2.5E16原子/cm2的剂量下注入到将峰值H浓度设置在SOI/掩埋氧化物界面附近的深度，并使用快速热退火(50℃/秒)在900℃退火5分钟。使用X射线衍射测量到该SiGe层是29.9％的Ge和61％的弛豫。
Claims (69)
1、一种制造绝缘体上应变半导体(SSOI)的方法，包括以下步骤：在第一晶体半导体层的表面上形成应变的第二晶体半导体层，所述第一晶体半导体层位于预先形成的绝缘体上硅(SOI)衬底的绝缘层的顶部；在足以使第二晶体半导体层中的应变弛豫的第一温度下，使包含第二晶体半导体层的预先形成的SOI衬底经受第一退火步骤；执行无定形化离子注入，以产生包括整个第一晶体半导体层和第二晶体半导体层的下部的掩埋无定形化区域；在足以使掩埋无定形化区域再结晶的第二温度下，使包含第二晶体半导体层和掩埋无定形化区域的预先形成的SOI衬底经受第二退火步骤，导致所述第一晶体半导体层在应变的状态下再结晶；有选择地除去第二晶体半导体层，从而提供绝缘体上应变半导体衬底。
2、根据权利要求1的方法，其中所述绝缘层是高度阻挡Ge扩散的晶体或非晶氧化物或氮化物。
3、根据权利要求1的方法，其中所述第一晶体半导体层具有大约5至大约50纳米的厚度。
4、根据权利要求1的方法，其中第一晶体半导体层包括Si、SiC、SiGe、SiGeC、Ge、GaAs、InAs、InP、其它的III/V或II/VI化合物半导体。
5、根据权利要求4的方法，其中第一晶体半导体层是含Si半导体。
6、根据权利要求1的方法，其中第二晶体半导体层包括Si、SiC、SiGe、SiGeC、Ge、GaAs、InAs、InP、其它的III/V或II/VI化合物半导体。
7、根据权利要求6的方法，其中第二晶体材料层是含Ge材料。
8、根据权利要求7的方法，其中所述含Ge材料是SiGe合金或纯Ge。
9、根据权利要求1的方法，其中所述形成第二晶体半导体层包括外延生长工艺。
10、根据权利要求9的方法，其中所述外延生长工艺选自快速热化学气相淀积、低压化学气相淀积、超高真空化学气相淀积、大气压力化学气相淀积、分子束外延和等离子体增强化学气相淀积。
11、根据权利要求1的方法，其中所述第二晶体半导体层具有大约10至大约500纳米的厚度。
12、根据权利要求1的方法，进一步包括在所述形成和第一退火步骤之间执行缺陷产生离子注入，从而在第一晶体半导体层内或附近产生缺陷。
13、根据权利要求12的方法，其中使用氢、氘、氦、氧、氖、硼、硅或其混合物和同位素的离子来进行所述缺陷产生离子注入。
14、根据权利要求13的方法，其中所述离子是氢离子或氧离子。
15、根据权利要求12的方法，其中使用低于3E16cm-2的离子浓度来进行所述缺陷产生离子注入。
16、根据权利要求12的方法，其中所述缺陷可用作允许第二晶体半导体层更有效地弛豫的有效位错成核位置。
17、根据权利要求12的方法，其中使用注入掩模来执行所述缺陷产生离子注入。
18、根据权利要求1的方法，其中在惰性气体环境或合成气体环境中执行所述第一退火步骤。
19、根据权利要求1的方法，其中所述第一退火步骤的第一温度为大约700℃至大约1100℃。
20、根据权利要求1的方法，其中使用快速热退火工艺、炉内退火工艺、激光退火工艺、或电火花退火来执行所述第一退火步骤。
21、根据权利要求1的方法，其中使用选自Si、P、As、Ge、C及其任何组合的离子来进行所述无定形化离子注入。
22、根据权利要求1的方法，其中在惰性气体环境或合成气体环境中执行所述第二退火步骤。
23、根据权利要求1的方法，其中所述第二退火步骤的所述第二温度是大约600℃至大约1100℃。
24、根据权利要求1的方法，其中使用快速热退火工艺、炉内退火工艺、激光退火工艺、或电火花退火来执行所述第二退火步骤。
25、根据权利要求1的方法，其中所述有选择地除去包括化学蚀刻、反应离子蚀刻、低温氧化、原子氧化、化学机械抛光、气体簇束减薄或其任意组合。
26、一种制造绝缘体上应变半导体(SSOI)的方法，包括以下步骤：在第一晶体半导体层的表面上形成应变的第二晶体半导体层，所述第一晶体半导体层位于预先形成的绝缘体上硅(SOI)衬底的绝缘层的顶部；执行缺陷产生离子注入，从而在第一晶体半导体层内或附近产生缺陷；在足以使第二晶体半导体层中的应变弛豫的第一温度下，使包含第二晶体半导体层和缺陷的预先形成的SOI衬底经受第一退火步骤；执行无定形化离子注入，以产生包括整个第一晶体半导体层和第二晶体半导体层的下部的掩埋无定形化区域；在足以使掩埋无定形化区域再结晶的第二温度下，使包含第二晶体半导体层和掩埋无定形化区域的预先形成的SOI衬底经受第二退火步骤，导致所述第一晶体半导体层在应变的状态下再结晶；以及，有选择地除去第二晶体半导体层，从而提供绝缘体上应变半导体衬底。
27、根据权利要求26的方法，其中所述绝缘层是高度阻挡Ge扩散的晶体或非晶氧化物或氮化物。
28、根据权利要求26的方法，其中所述第一晶体半导体层具有大约5至大约50纳米的厚度。
29、根据权利要求26的方法，其中第一晶体半导体层包括Si、SiC、SiGe、SiGeC、Ge、GaAs、InAs、InP、其它的III/V或II/VI化合物半导体。
30、根据权利要求29的方法，其中第一晶体半导体层是含Si半导体。
31、根据权利要求26的方法，其中第二晶体半导体层包括Si、SiC、SiGe、SiGeC、Ge、GaAs、InAs、InP、其它的III/V或II/VI化合物半导体。
32、根据权利要求31的方法，其中第二晶体材料层是含Ge材料。
33、根据权利要求32的方法，其中所述含Ge材料是SiGe合金或纯Ge。
34、根据权利要求26的方法，其中所述形成第二晶体半导体层包括外延生长工艺。
35、根据权利要求34的方法，其中所述外延生长工艺选自快速热化学气相淀积、低压化学气相淀积、超高真空化学气相淀积、大气压力化学气相淀积、分子束外延和等离子体增强化学气相淀积。
36、根据权利要求26的方法，其中所述第二晶体半导体层具有大约10至大约500纳米的厚度。
37、根据权利要求26的方法，其中使用氢、氘、氦、氧、氖、硼、硅或其混合物和同位素来进行所述缺陷产生离子注入。
38、根据权利要求37的方法，其中所述离子是氢离子或氧离子。
39、根据权利要求26的方法，其中使用低于3E16cm-2的离子浓度来进行所述缺陷产生离子注入。
40、根据权利要求26的方法，其中所述缺陷可用作允许第二晶体半导体层更有效地弛豫的有效位错成核位置。
41、根据权利要求26的方法，其中使用注入掩模来执行所述缺陷产生离子注入。
42、根据权利要求26的方法，其中在惰性气体环境或合成气体环境中执行所述第一退火步骤。
43、根据权利要求26的方法，其中所述第一退火步骤的所述第一温度是大约700℃至大约1100℃。
44、根据权利要求26或方法，其中使用快速热退火工艺、炉内退火工艺、激光退火工艺、或电火花退火来执行所述第一退火步骤。
45、根据权利要求26的方法，其中使用选自Si、P、As、Ge、C及其任何组合的离子来执行所述无定形化离子注入。
46、根据权利要求26的方法，其中在惰性气体环境或合成气体环境中执行所述第二退火步骤。
47、根据权利要求26的方法，其中所述第二退火步骤的所述第二温度是大约600℃至大约1100℃。
48、根据权利要求26或方法，其中使用快速热退火工艺、炉内退火工艺、激光退火工艺、或电火花退火来进行所述第二退火步骤。
49、根据权利要求26的方法，其中所述有选择地除去包括化学蚀刻、反应离子蚀刻、低温氧化、原子氧化、化学机械抛光、气体簇束减薄或其任意组合。
50、一种制造应变绝缘体上Si(SSOI)的方法，包括以下步骤：在含Si层的表面上形成应变的含Ge层，所述含Si层位于预先形成的绝缘体上硅(SOI)衬底的绝缘层的顶部；在足以使含Ge层中的应变弛豫的第一温度下，使包含含Ge层的预先形成的SOI衬底经受第一退火步骤；执行无定形化离子注入，以产生包括整个含Si层和含Ge层下部的掩埋无定形化区域；在足以使掩埋无定形化区域再结晶的第二温度下，使包含含Ge层和掩埋无定形化区域的预先形成的SOI衬底经受第二退火步骤，导致所述含Si在应变的状态下再结晶；以及，有选择地除去该含Ge层，提供绝缘体上应变含Si层衬底。
51、根据权利要求50的方法，其中所述绝缘层是高度阻挡Ge扩散的晶体或非晶氧化物或氮化物。
52、根据权利要求50的方法，其中所述含Si层具有大约5至大约50纳米的厚度。
53、根据权利要求50的方法，其中所述含Ge层是SiGe合金或纯Ge。
54、根据权利要求50的方法，其中所述形成所述含Ge层包括外延生长工艺，该外延生长工艺选自快速热化学气相淀积、低压化学气相淀积、超高真空化学气相淀积、大气压力化学气相淀积、分子束外延和等离子体增强化学气相淀积。
55、根据权利要求50的方法，其中所述含Ge层具有大约10至大约500纳米的厚度。
56、根据权利要求50的方法，进一步包括在所述形成和第一退火步骤之间执行缺陷产生离子注入，从而在第一晶体半导体层内或附近产生缺陷。
57、根据权利要求56的方法，其中使用氢、氘、氦、氧、氖、硼、硅或其混合物和同位素来进行所述缺陷产生离子注入。
58、根据权利要求57的方法，其中所述离子是氢离子或氧离子。
59、根据权利要求57的方法，其中使用低于3E16cm-2的离子浓度来进行所述缺陷产生离子注入。
60、根据权利要求57的方法，其中所述缺陷可用作允许第二晶体半导体层更有效地弛豫的有效位错成核位置。
61、根据权利要求57的方法，其中使用注入掩模来执行所述缺陷产生离子注入。
62、根据权利要求50的方法，其中在惰性气体环境或合成气体环境中执行所述第一退火步骤。
63、根据权利要求50的方法，其中所述第一退火步骤的所述第一温度是大约700℃至大约1100℃。
64、根据权利要求50或方法，其中使用快速热退火工艺、炉内退火工艺、激光退火工艺、或电火花退火来执行所述第一退火步骤。
65、根据权利要求50的方法，其中使用选自Si、P、As、Ge、C及其任何组合的离子来进行所述无定形化离子注入。
66、根据权利要求50的方法，其中在惰性气体环境或合成气体环境中执行所述第二退火步骤。
67、根据权利要求50的方法，其中所述第二退火步骤的所述第二温度是大约600℃至大约1100℃。
68、根据权利要求50或方法，其中使用快速热退火工艺、炉内退火工艺、激光退火工艺、或电火花退火来进行所述第二退火步骤。
69、根据权利要求50的方法，其中所述有选择地除去包括化学蚀刻、反应离子蚀刻、低温氧化、原子氧化、化学机械抛光、气体簇束减薄或其任意组合。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/728,519 US6972247B2 (en) | 2003-12-05 | 2003-12-05 | Method of fabricating strained Si SOI wafers |
| US10/728,519 | 2003-12-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1890781A true CN1890781A (zh) | 2007-01-03 |
| CN100505163C CN100505163C (zh) | 2009-06-24 |
Family
ID=34633733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2004800359038A Expired - Fee Related CN100505163C (zh) | 2003-12-05 | 2004-12-01 | 制造应变绝缘体上硅半导体衬底的方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6972247B2 (zh) |
| EP (1) | EP1695377A2 (zh) |
| JP (1) | JP4939224B2 (zh) |
| KR (1) | KR100940748B1 (zh) |
| CN (1) | CN100505163C (zh) |
| TW (1) | TWI313511B (zh) |
| WO (1) | WO2005055290A2 (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102511074A (zh) * | 2010-06-04 | 2012-06-20 | 住友电气工业株式会社 | 碳化硅衬底的制造方法、半导体器件的制造方法、碳化硅衬底及半导体器件 |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005112129A1 (ja) * | 2004-05-13 | 2005-11-24 | Fujitsu Limited | 半導体装置およびその製造方法、半導体基板の製造方法 |
| US7488670B2 (en) * | 2005-07-13 | 2009-02-10 | Infineon Technologies Ag | Direct channel stress |
| FR2890489B1 (fr) * | 2005-09-08 | 2008-03-07 | Soitec Silicon On Insulator | Procede de fabrication d'une heterostructure de type semi-conducteur sur isolant |
| US8319285B2 (en) | 2005-12-22 | 2012-11-27 | Infineon Technologies Ag | Silicon-on-insulator chip having multiple crystal orientations |
| US7560318B2 (en) * | 2006-03-13 | 2009-07-14 | Freescale Semiconductor, Inc. | Process for forming an electronic device including semiconductor layers having different stresses |
| CN100431132C (zh) * | 2006-03-30 | 2008-11-05 | 上海理工大学 | 一种采用相变方法实现绝缘体上应变硅的制作方法 |
| DE102006030257B4 (de) * | 2006-06-30 | 2010-04-08 | Advanced Micro Devices, Inc., Sunnyvale | Teststruktur zum Bestimmen der Eigenschaften von Halbleiterlegierungen in SOI-Transistoren mittels Röntgenbeugung |
| JP4943820B2 (ja) * | 2006-11-10 | 2012-05-30 | 信越化学工業株式会社 | ＧＯＩ（ＧｅｏｎＩｎｓｕｌａｔｏｒ）基板の製造方法 |
| US8227020B1 (en) * | 2007-03-29 | 2012-07-24 | Npl Associates, Inc. | Dislocation site formation techniques |
| US8603405B2 (en) | 2007-03-29 | 2013-12-10 | Npl Associates, Inc. | Power units based on dislocation site techniques |
| CN102592977B (zh) * | 2007-06-20 | 2015-03-25 | 株式会社半导体能源研究所 | 半导体装置的制造方法 |
| KR100868643B1 (ko) * | 2007-07-20 | 2008-11-12 | 주식회사 동부하이텍 | 이미지센서 및 그 제조방법 |
| US8329260B2 (en) * | 2008-03-11 | 2012-12-11 | Varian Semiconductor Equipment Associates, Inc. | Cooled cleaving implant |
| FR2931293B1 (fr) * | 2008-05-15 | 2010-09-03 | Soitec Silicon On Insulator | Procede de fabrication d'une heterostructure support d'epitaxie et heterostructure correspondante |
| US8138066B2 (en) | 2008-10-01 | 2012-03-20 | International Business Machines Corporation | Dislocation engineering using a scanned laser |
| US8486776B2 (en) | 2010-09-21 | 2013-07-16 | International Business Machines Corporation | Strained devices, methods of manufacture and design structures |
| TW201227828A (en) * | 2010-12-31 | 2012-07-01 | Bo-Ying Chen | Wafers for nanometer process and manufacturing method thereof |
| US8809168B2 (en) | 2011-02-14 | 2014-08-19 | International Business Machines Corporation | Growing compressively strained silicon directly on silicon at low temperatures |
| GB201114365D0 (en) | 2011-08-22 | 2011-10-05 | Univ Surrey | Method of manufacture of an optoelectronic device and an optoelectronic device manufactured using the method |
| FR3003686B1 (fr) * | 2013-03-20 | 2016-11-04 | St Microelectronics Crolles 2 Sas | Procede de formation d'une couche de silicium contraint |
| FR3006438B1 (fr) * | 2013-06-04 | 2015-06-26 | Commissariat Energie Atomique | Capteur de temperature |
| FR3014244B1 (fr) * | 2013-11-29 | 2018-05-25 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Procede ameliore de realisation d'un substrat semi-conducteur contraint sur isolant |
| FR3041146B1 (fr) * | 2015-09-11 | 2018-03-09 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Procede de mise en tension d'un film semi-conducteur |
| FR3050569B1 (fr) | 2016-04-26 | 2018-04-13 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Fabrication amelioree de silicium contraint en tension sur isolant par amorphisation puis recristallisation |
| FR3091619B1 (fr) * | 2019-01-07 | 2021-01-29 | Commissariat Energie Atomique | Procédé de guérison avant transfert d’une couche semi-conductrice |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000019500A1 (fr) * | 1998-09-25 | 2000-04-06 | Asahi Kasei Kabushiki Kaisha | Substrat a semi-conducteur et son procede de fabrication, dispositif a semi-conducteur comprenant un tel substrat et son procede de fabrication |
| US6429061B1 (en) * | 2000-07-26 | 2002-08-06 | International Business Machines Corporation | Method to fabricate a strained Si CMOS structure using selective epitaxial deposition of Si after device isolation formation |
| US6855649B2 (en) * | 2001-06-12 | 2005-02-15 | International Business Machines Corporation | Relaxed SiGe layers on Si or silicon-on-insulator substrates by ion implantation and thermal annealing |
| US6593625B2 (en) * | 2001-06-12 | 2003-07-15 | International Business Machines Corporation | Relaxed SiGe layers on Si or silicon-on-insulator substrates by ion implantation and thermal annealing |
| US20030077882A1 (en) * | 2001-07-26 | 2003-04-24 | Taiwan Semiconductor Manfacturing Company | Method of forming strained-silicon wafer for mobility-enhanced MOSFET device |
| JP2003158250A (ja) * | 2001-10-30 | 2003-05-30 | Sharp Corp | ＳｉＧｅ／ＳＯＩのＣＭＯＳおよびその製造方法 |
| US6812114B2 (en) * | 2002-04-10 | 2004-11-02 | International Business Machines Corporation | Patterned SOI by formation and annihilation of buried oxide regions during processing |
| US6774015B1 (en) * | 2002-12-19 | 2004-08-10 | International Business Machines Corporation | Strained silicon-on-insulator (SSOI) and method to form the same |
| US6825102B1 (en) * | 2003-09-18 | 2004-11-30 | International Business Machines Corporation | Method of improving the quality of defective semiconductor material |
-
2003
- 2003-12-05 US US10/728,519 patent/US6972247B2/en not_active Expired - Fee Related
-
2004
- 2004-11-12 TW TW093134665A patent/TWI313511B/zh not_active IP Right Cessation
- 2004-12-01 EP EP04819699A patent/EP1695377A2/en not_active Withdrawn
- 2004-12-01 WO PCT/EP2004/053204 patent/WO2005055290A2/en active Application Filing
- 2004-12-01 CN CNB2004800359038A patent/CN100505163C/zh not_active Expired - Fee Related
- 2004-12-01 KR KR1020067010999A patent/KR100940748B1/ko not_active IP Right Cessation
- 2004-12-01 JP JP2006541942A patent/JP4939224B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102511074A (zh) * | 2010-06-04 | 2012-06-20 | 住友电气工业株式会社 | 碳化硅衬底的制造方法、半导体器件的制造方法、碳化硅衬底及半导体器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI313511B (en) | 2009-08-11 |
| WO2005055290A3 (en) | 2005-09-09 |
| JP4939224B2 (ja) | 2012-05-23 |
| TW200529422A (en) | 2005-09-01 |
| US6972247B2 (en) | 2005-12-06 |
| EP1695377A2 (en) | 2006-08-30 |
| US20050124146A1 (en) | 2005-06-09 |
| KR20060123255A (ko) | 2006-12-01 |
| WO2005055290A2 (en) | 2005-06-16 |
| CN100505163C (zh) | 2009-06-24 |
| JP2007513511A (ja) | 2007-05-24 |
| KR100940748B1 (ko) | 2010-02-11 |
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