CN103155123A - 具有SiGe沟道的pFET结分布的结构和方法 - Google Patents

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Abstract

提供一种半导体结构，该半导体结构包括位于硅锗(SiGe)沟道14的表面上的p沟道场效应晶体管(pFET)器件，其中源极区域和漏极区域26的结分布是突变的。在本公开中通过在直接位于Si衬底12之上的SiGe沟道层14下方形成N或C掺杂的Si层16而提供pFET器件的突变源极/漏极结。因而提供如下结构，在该结构中N或C掺杂的Si层16(夹在SiGe沟道层与Si衬底之间)对于p型掺杂剂具有与下覆SiGe沟道层大致相同的扩散速率。由于N或C掺杂的Si层和上覆SiGe沟道层14对于p型掺杂剂具有基本相同的扩散率，并且由于N或C掺杂的Si层16阻止p型掺杂剂扩散到下覆Si衬底中，所以可以形成突变源极/漏极结。

Description

具有SiGe沟道的pFET结分布的结构和方法
技术领域
本公开涉及半导体结构及其制造方法。更具体而言，本公开涉及包括硅锗(SiGe)沟道的p沟道场效应晶体管(pFET)器件，其中源极区域和漏极区域的结分布是突变的。本公开还涉及制造这种pFET器件的方法。
背景技术
由于Si/SiGe异质结构金属氧化物半导体场效应晶体管(MOSFET)潜在的较高载流子迁移率、低成本和容易集成到当前MOSFET处理流程中，其开发已经得到激励。在Si衬底上外延生长的压应变SiGe可以用于创建两维空穴沟道，该两维空穴沟道具有较低有效质量，由此有助于增强迁移率。通过选择性带隙工程设计，可以生产赝晶SiGe沟道pMOSFET，其提供对于常规Si pMOSFET的较低空穴迁移率的优越替选方案。
常规SiGe沟道pMOSFET中的一个问题在于，在形成源极区域和漏极区域中使用的诸如硼之类的p型掺杂剂在SiGe中比在Si中扩散得更慢。如此，与在常规Si MOSFET中相比，在下覆Si区中的源极区域和漏极区域的结损害更多并且给定量的结/栅极重叠更深，由此使得短沟道效应恶化。
对于该问题的潜在解决方案是，在Si衬底的顶部上生长极厚SiGe沟道。然而这样的解决方案不可行，因为将在SiGe层中形成增加数量的失配错位缺陷，而这继而将使得pMOSFET器件的性能恶化。
发明内容
提供一种包括位于硅锗(SiGe)沟道表面上的p沟道场效应晶体管(pFET)器件的半导体结构，其中源极区域和漏极区域的结分布是突变的。在整个本公开中使用术语“突变”来表示其中硅衬底中的掺杂剂浓度等于或小于该表面中的SiGe半导体沟道中的掺杂剂浓度的结分布。突变源极/漏极结继而提供短沟道效应的改进控制。
本公开中通过直接在位于Si衬底上方的SiGe沟道层下方形成N或C掺杂的Si层来提供用于pFET器件的突变源极/漏极结。因而提供其中N或C掺杂的Si层(夹在SiGe沟道层和Si衬底之间)与上覆SiGe沟道层对于p型掺杂剂具有大致相同扩散速率的结构。由于N或C掺杂的Si层和上覆SiGe沟道层对于p型掺杂剂具有基本相同的扩散率，并且由于N或C掺杂的Si层阻止p型掺杂剂扩散到下覆Si衬底中，所以可以形成突变源极/漏极结。在包括位于Si衬底上且与Si衬底直接接触的SiGe沟道层的现有技术结构中，形成掩埋的源极/漏极结，该掩埋的源极/漏极结在栅极下方侵占更多并且更深地侵占到Si衬底中。
除了提供具有突变源极/漏极结分布的pFET器件之外，N或C掺杂的Si层还有助于控制pFET器件的阈值电压衰减。在没有突变结的情况下，由于更靠近于下覆SiGe沟道的源极/漏极结，pFET的器件泄漏增加。更靠近于结导致不太受栅极电极控制的更高次阈值泄漏，并且因此使得pFET器件的短沟道控制退化。
在本公开的一个方面中，提供一种形成包括位于SiGe沟道表面上的pFET器件的半导体结构的方法。该方法包括提供包括Si衬底、位于Si衬底的上表面上的N或C掺杂的Si层和位于N或C掺杂的Si层的上表面上的SiGe沟道层。至少包括栅极介电层和栅极导体的pFET栅极堆叠形成在SiGe沟道层的上表面上。然后通过p型掺杂剂的离子注入将均具有突变结的源极区域和漏极区域在pFET栅极堆叠的占用区域处形成到该结构中。
在本公开的另一方面中，提供一种形成包括位于SiGe沟道的表面上的pFET器件的半导体结构的方法，其包括提供如下结构，该结构包括位于Si衬底的表面上的SiGe沟道层。然后在SiGe沟道层的一部分上形成pFET栅极堆叠。接下来，执行晕圈离子注入工艺，其中与晕圈离子共同注入N或C以在Si衬底的上部区域处并且在pFET栅极堆叠的占用区域处形成N或C掺杂的Si层。然后通过p型掺杂剂的离子注入，在SiGe层的一部分和N或C掺杂的Si层的一部分以及在pFET栅极堆叠的占用区域处形成源极区域和漏极区域，其中源极区域和漏极区域具有突变结分布。
在本公开的又一方面中，提供半导体结构，其包括Si衬底、位于所述Si衬底的上表面上的N或C掺杂的Si层、位于所述N或C掺杂的Si层的上表面上的SiGe沟道层、位于SiGe沟道层的上表面上的pFET栅极堆叠以及源极区域和漏极区域，所述源极区域和漏极区域中的每一个位于SiGe层的一部分、所述N或C掺杂的Si层的一部分以及所述pFET栅极堆叠的占用区域内，并且所述源极区域和漏极区域中的每一个包括突变结。
附图说明
图1是图示可以在本公开的一个实施例中采用的包括Si衬底的初始结构的图片图示(通过截面图)。
图2是描绘在Si衬底的上表面上形成SiGe沟道层之后的图1的初始结构的图片图示(通过截面图)。
图3是描绘在Si衬底中形成N或C掺杂的Si层使得N或C掺杂的层夹在SiGe沟道层与Si衬底之间之后的图2的结构的图片图示(通过截面图)。
图4是描绘在SiGe沟道层的一部分上形成pFET之后的图3的结构的图片图示(通过截面图)。
图5是描绘在根据本公开的另一实施例在Si衬底的上表面上或在Si衬底的上表面内形成N或C掺杂的Si层之后的图1的初始结构的图片图示(通过截面图)。
图6是描绘在N或C掺杂的Si层的上表面上形成SiGe沟道层之后的图5的结构的图片图示(通过截面图)。
图7是描绘在根据本公开的另一实施例在Si沟道层的一部分上形成pFET栅极堆叠之后的图2的结构的图片图示(通过截面图)。
图8是描绘在执行将N或C与晕圈离子共同注入到Si衬底的上部区域中的注入步骤之后的图7的结构的图片图示(通过截面图)。
图9是描绘在形成源极区域和漏极区域之后的图8的结构的图片图示(通过截面图)。
具体实施方式
现在通过参考下面的讨论和本申请随附的附图将更详细地描述本公开，本公开提供一种包括其中源极区域和漏极区域的结分布突变的硅锗(SiGe)沟道的pFET器件及其制造方法。注意，提供附图仅用于图示目的，并未按比例绘制。
在下面的描述中，阐述更多具体细节，诸如特定结构、组件、材料、尺度、处理步骤和技术，以便说明本公开。然而，本领域普通技术人员将认识到，在没有这些具体细节或者具有其它具体细节的情况下可以实施本公开的各种实施例。在其它情形中，没有详细描述公知结构或处理步骤，以便避免混淆本公开的各种实施例。
将理解到的是，当提及作为层、区域或衬底的元件在另一元件“上”或“上方”时，该元件可以直接在该另一元件上或者也可以存在中间元件。相比之下，当提及元件直接在另一元件“上”或“上方”时，不存在中间元件。还将理解到，当提及元件“连接”或“耦合”到另一元件时，该元件可以直接连接或耦合到另一元件或者可以存在中间元件。相比之下，当提及元件“直接连接”或“直接耦合”到另一元件时，不存在中间元件。
现在参照描绘本公开一个实施例的图1至图4。在图1至图4中描述的实施例中，在Si衬底的上表面上形成SiGe沟道层之后，形成N或C掺杂的Si层。首先参照图1，图示由在本公开中可以采用的初始结构10。初始结构10包括Si衬底12。在一个实施例中，Si衬底12为体衬底。在另一个实施例中，Si衬底12为绝缘体上硅衬底。
Si衬底12可以为单晶硅、多晶硅或非晶硅。典型地，在本公开中采用单晶Si衬底。在一些情形下，Si衬底12具有单晶表面取向。在其它情形下，采用混合Si衬底，其具有不同晶向的不同表面区域。当采用混合衬底时，典型地在(100)晶面上形成nFET，而通常在(110)晶面上形成pFET。混合衬底可以通过本领域公知的技术形成。例如参见美国专利No.7,329,923、2005年6月2日的美国公开No.2005/0116290和美国专利No.7,023,055，将其每个的整体内容通过引用并入于此。
当采用SOI衬底时，SOI衬底包括处理衬底、位于处理衬底的上表面上的掩埋绝缘层以及位于掩埋绝缘层的上表面上的Si层。SOI衬底的处理衬底可以为半导体材料，其可以与位于掩埋绝缘层顶部上的Si层相同或不同。这里关于处理衬底的半导体材料使用的术语“半导体”表示任何半传导材料，例如包括Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或其它类似III/V族化合物半导体。也可以使用这些半导体材料的多层作为处理衬底的半导体材料。在一个实施例中，处理衬底包括Si。
处理衬底和Si层可以具有相同或不同的晶向。例如，处理衬底和/或Si层的晶向可以为{100}、{110}或{111}。在本公开中也可以使用除了这些具体指出的晶向之外的其它晶向。SOI衬底的Si层和/或处理衬底可以为单晶半导体材料、多晶材料或非晶材料。典型地，至少SOI衬底的Si层为单晶半导体材料。
SOI衬底的掩埋绝缘层可以为晶体或非晶体氧化物或氮化物。在一个实施例中，掩埋绝缘层为氧化物。掩埋绝缘层可以是连续的或者它可以是不连续的。当存在不连续的掩埋绝缘区域时，该绝缘区域作为被半导体材料围绕的隔离岛存在。
SOI衬底可以利用包括例如SIMOX(氧离子注入隔离)或层转移的标准工艺来形成。当采用层转移工艺时，可选的减薄步骤可以跟随在两个半导体晶片键合在一起之后。可选的减薄步骤将半导体层的厚度减小至具有更期望厚度的层。
SOI衬底的Si层的厚度典型地从
Figure BDA00003038940600051
到
Figure BDA00003038940600052
更典型地具有从
Figure BDA00003038940600061
到
Figure BDA00003038940600062
的厚度。在一些实施例中，并且当采用ETSOI(极薄绝缘体上半导体)衬底时，SOI的Si层具有小于
Figure BDA00003038940600063
的厚度。如果Si层的厚度不在上述范围之一内，则可以使用诸如平坦化或刻蚀之类的减薄步骤来将Si层的厚度减小至上述范围之一内。
SOI衬底的掩埋绝缘层典型地具有从
Figure BDA00003038940600064
到
Figure BDA00003038940600065
的厚度，更典型地具有从到
Figure BDA00003038940600067
的厚度。SOI衬底的处理衬底的厚度对于本公开而言是无关紧要的。
Si衬底12可以是掺杂的、未掺杂的或者在其中包含掺杂和未掺杂的区域。为清楚起见，在本申请附图中未具体示出掺杂区域。Si衬底12内的每个掺杂区域可以具有相同或者它们可以具有不同的导电性和/或掺杂浓度。在Si衬底12中存在的掺杂区域通常称为阱区域并且它们利用常规离子注入工艺或气相掺杂而形成。
在附图中图示的特定实施例中，Si衬底12仅包括pFET器件区域；nFET器件区域将定位于所示pFET器件区域的外围。如此，可以在所示pFET器件区域中掺杂Si衬底12以包括p阱区域(未示出)。
现在参照图2，图示有在Si衬底12的上表面上形成SiGe沟道层14之后的图1的初始结构。SiGe沟道层14可以利用诸如超高真空化学气相沉积UHV CVD之类的任意常规外延生长工艺来形成。在一些情形下，SiGe沟道层14可以利用包括含Si和Ge二者的前驱体或含Si前驱体和含Ge前驱体的组合的任意常规前体来形成。
在图示的特定实施例中，外延形成的SiGe沟道层14具有与Si衬底12相同的晶向。而且，SiGe层14典型地为应变SiGe层。在一些实施例中，SiGe沟道层14为渐变SiGe层，而在其它实施例中SiGe沟道层14为非渐变层。SiGe沟道层14可以通过公式Si1-yGey来表示，其中y可以在从0.1到大约0.4的范围内。SiGe沟道层14的厚度可以根据在其形成中采用的外延生长工艺的条件而变化。典型地，SiGe沟道层14具有从1nm到30nm的厚度，更典型地具有从4nm到7nm的厚度。
现在参考图3，图示有在Si衬底12中形成N或C掺杂的Si层16之后的图2的结构，使得N或C掺杂的Si层16夹在SiGe沟道层14与Si衬底12之间。在一个实施例中，层16包括N掺杂Si(即Si:N)。在又一实施例中，层16包括C掺杂Si(即Si:C)。
N或C掺杂的Si层16可以通过在Si衬底12的上部区域中注入N或C而形成，Si衬底12的上部区域毗邻SiGe沟道层14的下表面。在Si衬底12的上部区域中注入N或C可以利用常规离子注入设备执行。
N或C离子注入工艺的条件可以根据SiGe沟道层14的整个厚度以及注入到Si衬底12的上部区域中的离子(即N或C)的类型而变化。Si衬底12的“上部区域”意味着在Si衬底12的上表面处注入N或C离子到Si衬底12的上表面下方20nm的深度。典型地，在Si衬底12的上部区域中注入N或C可以以从2keV到10keV的能量、更典型地以从4keV到7keV的能量执行。N或C离子注入工艺典型地利用C或N的剂量从1e12原子/cm2到5e15原子/cm2、更典型地以1e13原子/cm2到5e14原子/cm2的剂量来执行。
在一个实施例中，可以在单一步骤中执行N或C离子注入。备选地，并且在另一实施例中，可以使用相同或不同的离子注入条件在多个离子注入步骤中执行N或C离子注入。
形成的N或C掺杂的Si层16的厚度可以根据采用的离子注入工艺的条件而变化。典型地，形成的N或C掺杂的Si层16的厚度为从1nm到35nm，更典型地为从15nm到25nm的厚度。N或C在掺杂Si层内的浓度依赖于注入的N或C离子的剂量。典型地，N或C在掺杂Si层内的浓度为从1e17原子/cm3到1e21原子/cm3，更典型地N或C在掺杂Si层内的浓度为从5e18原子/cm3到1e20原子/cm3。
可以看出，在图3中，提供结构，在该结构中N或C掺杂的Si层16(夹在SiGe沟道层14与Si衬底12之间)对于p型掺杂剂具有与上覆SiGe沟道层14大致相同的扩散速率。由于N或C掺杂的Si层16和上覆SiGe沟道层14对于p型掺杂剂具有基本相同的扩散率，并且由于N或C掺杂的Si层16阻止p型掺杂剂扩散到下覆Si衬底12中，所以可以随后形成突变源极/漏极结。在本实施例中，并且如图3所示，N或C掺杂的Si层16连续地存在于SiGe沟道层14下方。
在形成图3所示结构之后，可以在SiGe沟道14、N或C掺杂的Si层16和Si衬底的一部分中形成至少一个隔离区域(未示出)。该至少一个隔离区域可以为沟槽隔离区域或场氧化物隔离区域。沟槽隔离区域可以利用本领域技术人员公知的常规沟槽隔离工艺来形成。例如，在形成沟槽隔离区域时可以使用光刻、刻蚀以及例如诸如氧化物之类的沟槽电介质填充沟槽。可选地，可以在沟槽填充之前在沟槽中形成衬垫，可以在沟槽填充之后执行致密化步骤，并且也可以在沟槽填充之后进行平坦化工艺。场氧化物可以利用所谓的硅局部氧化工艺来形成。注意，隔离区域提供相邻栅极区域之间的隔离，典型地当相邻栅极具有相反导电性即nFET和pFET时需要。如此，至少一个隔离区域将nFET器件区域与pFET器件区域隔开。
现在参照图4，图4描绘在所示pFET器件区域中形成pFET18之后的图3的结构。pFET18包括含栅极介电层20和栅极导体22的pFET栅极堆叠。图4所示的pFET18也包括可选的侧壁隔离层24、源极/漏极扩展区(未具体示出)以及这里统称为源极/漏极区域26的源极区域和漏极区域。源极/漏极区域26具有与之关联的突变结。pFET18可以利用包括沉积、光刻和刻蚀步骤的任意常规工艺流程形成。备选地，可以在形成pFET18时采用取代栅极工艺。
栅极介电层20包括诸如氧化硅、氮化硅或氮氧化硅之类的任意绝缘材料。在一个实施例中，栅极介电层20为高k栅极电介质，其具有大于氧化硅的介电常数，即4.0或更大。除非另外指出，否则这里提到的所有介电常数与真空有关。具体而言，可以采用的高k栅极电介质包括但不限于氧化物、氮化物、氮氧化物和/或包括金属硅酸盐和氮化金属硅酸盐的硅酸盐。在一个实施例中，高k栅极电介质可以包括诸如HfO2、ZrO2、La2O3、Al2O3、TiO2、SrTiO3、LaAlO3、Y2O3、HfOxNy、ZrOxNy、La2OxNy、Al2OxNy、TiOxNy、SrTiOxNy、LaAlOxNy、Y2OxNy之类的氧化物、其硅酸盐及其合金。也可以采用这些高k材料的多层堆叠作为高k栅极电介质。x的每个值分别为从0.5到3并且y的每个值分别为从0到2。在一些实施例中，采用HfO2、硅酸铪和氮氧化硅铪作为高k栅极电介质。
栅极介电层20的物理厚度可以变化，但典型地，栅极介电层20具有从0.5nm到10nm的厚度，更典型地具有从0.5nm到大约3nm的厚度。栅极介电层20可以通过沉积工艺形成，诸如化学气相沉积(CVD)、等离子辅助CVD、金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)、蒸发、反应溅射、化学溶液沉积和其它类似的沉积工艺。栅极介电层20也可以利用上述工艺的任意组合来形成。各种器件区域中的每一个内的栅极介电材料可以是相同的或不同的。可以通过利用阻挡掩膜技术来形成不同栅极介电材料。
如上所述，pFET18也包括栅极导体(或栅极电极)22。采用的栅极导体22可以包括任意导电材料，包括但不限于多晶硅、多晶锗硅、元素金属(例如钨、钛、钽、铝、镍、钌、钯和铂)、至少一个元素金属的合金、元素金属氮化物(例如氮化钨、氮化铝和氮化钛)、元素金属硅化物(例如硅化钨、硅化镍和硅化钛)及其多层。在一个实施例中，栅极导体22包括诸如RuO2之类的p型栅极金属。在一些情形中，形成单层的栅极导体22。在另一些情形中，形成第一层的导体材料和第二层的导体材料。在一个实施例中，栅极导体22可以包括从底部到顶部为导电金属层和上部的导电含硅材料层的堆叠；该导电金属层具有比导电含硅材料层更高的导电性。
可以利用常规沉积工艺形成栅极导体22，该常规沉积工艺包括例如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、蒸发、物理气相沉积(PVD)、溅射、化学溶液沉积、原子层沉积(ALD)和其它类似的沉积工艺。当使用含硅材料作为栅极导体22时，可以通过利用在位掺杂沉积工艺或者通过利用沉积、之后进行其中将适当杂质引入到含硅材料中的诸如离子注入之类的步骤来利用适当杂质掺杂含硅材料。当形成金属硅化物时，采用常规硅化工艺。
这样沉积的栅极导体22典型地具有从5nm到200nm的厚度，更典型地具有从20nm到100nm的厚度。不同器件区域中的栅极导体材料可以是相同或不同的。可以使用阻挡掩膜技术形成不同栅极导体材料。
在一些实施例中，可以将可选的硬掩膜材料(未示出)定位于栅极导体22的顶部上。该可选的硬掩膜材料包括氧化物、氮化物、氮氧化物或包括多层堆叠的其任意组合。当存在时，利用本领域技术人员熟知的包括例如CVD和PECVD的常规沉积工艺形成可选硬掩膜材料。备选地，可选硬掩膜材料可以通过诸如氧化和/或氮化之类的热工艺形成。可选硬掩膜材料的厚度可以根据采用的精确硬掩膜材料以及在其形成中使用的工艺而变化。典型地，硬掩膜材料具有从5nm到200nm的厚度，更典型地具有从10nm到50nm的厚度。典型地当导电材料为诸如多晶硅或SiGe之类的含硅材料时采用该硬掩膜材料。
利用任意已知扩展离子注入工艺形成源极/漏极扩展区域(未示出)。在扩展离子注入之后，可以使用退火来激活注入的扩展离子。可选的侧壁间隔层24可以利用任意已知工艺来形成，包括间隔层材料的沉积以及之后的刻蚀。典型的间隔层材料包括氧化物和/或氮化物。在间隔物的形成之后，在pFET18的占用区域处将源极/漏极区域26形成到层14和16的露出表面中；pFET18用作离子注入掩膜。利用源极/漏极离子注入工艺、之后进行退火来形成源极/漏极区域26。在图示的特定实施例中，将诸如B之类的p型掺杂剂诸如到层14和16中。如上所述，源极/漏极区域26具有突变结。由于N或C掺杂的Si层和上覆SiGe沟道层对于p型掺杂剂具有基本相同的扩散率，并且由于N或C掺杂的Si层阻止p型掺杂剂扩散到下覆Si衬底中，所以形成突变源极/漏极结。
在一些实施例中，现在可以利用能够在半导体材料的顶部上形成金属半导体合金的任意工艺来形成金属半导体合金接触。在一个实施例中，可以利用硅化工艺形成金属半导体合金接触。硅化工艺可以与间隔层的外边沿自对准。硅化工艺包括形成当与半导体材料反应时能够形成金属半导体合金的金属。在形成金属半导体合金接触时使用的金属可以包括但不限于钽、钛、钨、钌、钴、镍或这些材料的任意合适组合。可以在该金属顶部上形成诸如氮化钛或氮化钽之类的扩散阻挡层。执行退火使得引起在金属和下覆半导体材料之间的形成金属半导体合金区域的反应。典型地，在至少250℃或以上温度执行退火。可以使用单个退火步骤或多个退火步骤。在执行了退火之后去除任何未反应的金属和可选扩散阻挡层。在一些实施例中，当不存在可选的构图硬掩膜时，可以直接在构图的导电材料的顶部上形成金属半导体合金接触，并且导电材料由含Si材料组成。
现在参照图示了本公开另一实施例的图5至图6，其中在形成SiGe沟道层之前形成N或C掺杂的Si层。首先参照图5，其图示了根据本公开另一实施例的在Si衬底12上表面上或内形成N或C掺杂的Si层16之后的图1的初始结构。在本公开的一个实施例中，可以通过利用任意常规外延生长工艺，直接在Si衬底12的上表面上形成N或C掺杂的Si层16，其中该任意常规外延生长工艺采用常规Si前驱体和N掺杂剂来源或C掺杂剂来源。N掺杂剂来源的图示示例包括基于氨的气体种类。C掺杂剂来源的图示示例包括甲基硅烷。当采用外延生长时，N或C掺杂的Si层16具有与Si衬底12相同的晶向。
备选地，可以利用离子注入工艺在Si衬底12的上表面区域内形成N或C掺杂的Si层16。注入工艺的条件可以根据注入到Si衬底12的上部区域中的离子(即N或C)的类型而变化。典型地，可以在范围从2keV到10keV的能量下更典型地以从4keV到7keV的能量执行将N或C注入到Si衬底12的上部区域中。N或C离子注入工艺典型地利用N或C的剂量为从1e12原子/cm2到5e15原子/cm2、更典型地以1e13原子/cm2到5e14原子/cm2的离子剂量来执行。可以在单个步骤中执行N或C离子注入，或可以采用使用相同或不同离子注入条件的多次离子注入。
形成的N或C掺杂的Si层16的厚度可以根据其形成中采用的技术而变化。典型地，形成的N或C掺杂的Si层16的厚度从1nm到35nm，更典型地具有从15nm到25nm的厚度。
掺杂Si层掺杂层内的N或C的浓度依赖于在形成N或C掺杂的Si层16时使用的技术。例如，当采用离子注入时，N或C在掺杂Si层内的浓度为从1e17原子/cm3到1e21原子/cm3，更典型地N或C在掺杂Si层内的浓度为从5e18原子/cm3到1e20原子/cm3。当在形成N或C掺杂的Si层16时使用外延生长工艺时，N或C在掺杂Si层内的浓度为从0.01原子百分比到1原子百分比，更典型地N或C在掺杂Si层内的浓度为从0.1原子百分比到0.5原子百分比。
现在参照图6，图6图示了在N或C掺杂的Si层16的表面上形成SiGe沟道层14之后的图5的结构。在图2所示实施例中如上所述形成SiGe沟道层14。在一个实施例中，可以在不打破真空的情况下，在层16外延生长于Si衬底12的上表面上之后，形成SiGe沟道层14。在另一实施例中，在层14和16的外延生长之间打破真空。外延形成的SiGe沟道14具有与层16相同的晶向。在图示实施例中，N或C掺杂的Si层16持续存在于SiGe沟道层14下方。
可以看出，在图6中提供结构，在该结构中N或C掺杂的Si层16(夹在SiGe沟道层14和Si衬底12之间)对于p型掺杂剂具有与上覆SiGe沟道层14大致相同的扩散速率。由于N或C掺杂的Si层16和上覆SiGe沟道层14对于p型掺杂剂具有大致相同的扩散率，并且由于N或C掺杂的Si层16阻止p型掺杂剂扩散到下覆Si衬底12中，所以可以随后形成突变源极/漏极结。
然后可以如上所述处理图6所示结构以包括位于所示有源器件区域内的pFET18。也可以如上所述形成具有突变结分布的源极/漏极区域26。
现在参照图示了本公开的另一实施例的图7至图9，在图7至图9所示的实施例中，在Si衬底12中形成N或C掺杂的Si层16’之前，形成pFET18的栅极堆叠。在本实施例中，通过将N或C与晕圈离子共同注入到Si衬底12中来形成N或C掺杂的Si层16’。
首先参照图7，图示有在SiGe沟道层14的表面上形成pFET18的栅极堆叠之后的图2的结构。pFET18的栅极堆叠即(pFET栅极堆叠)包括栅极介电层20和栅极导体22。可以利用在形成图4所示pFET18的栅极堆叠时提及的技术之一来制造本实施例中的pFET18的栅极堆叠。而且，本实施例的栅极介电层20和栅极导体22提及的材料、工艺和厚度与上述图4所示实施例中的材料、工艺和厚度相同。
现在参照图8，图示有在执行了其中将N或C与晕圈离子共同注入到Si衬底的上部区域中的注入步骤之后的图7的结构。注入步骤这里可以称为晕圈离子注入，其中晕圈离子和N或C共同注入到Si衬底12的上部区域中。在图8中，参考标号16’表示通过将N或C注入到Si衬底12的上表面中形成的N或C掺杂的Si层(或区域)。为简明起见，在附图中未具体示出晕圈注入区域。然而晕圈注入区域的位置是本领域技术人员熟知的。在本实施例中并且如图8所示，N或C掺杂层16部分地存在于SiGe层下方。
本公开实施例中使用的用以提供图8所示结构的共同注入步骤包括使用晕圈离子注入工艺，其中将晕圈离子与N或C共同注入到Si衬底12中。晕圈离子包括与半导体衬底相同的导电杂质。晕圈离子和N或C的共同注入以从Si衬底12的表面的垂直方向倾斜的角度执行。典型地，以与Si衬底12的垂直方向成15°到45°的角度执行共同注入，更典型地以与Si衬底12的垂直方向成20°到30°的角度执行共同注入。
典型地以从5keV到30keV的能量，更典型地以从10keV到20keV的能量，执行共同注入步骤，即晕圈离子注入。在本共同注入步骤中可以采用的N或C的剂量典型地从1e12原子/cm2到5e15原子/cm2，更典型地具有从1e13原子/cm2到5e14原子/cm2的剂量。共同注入的晕圈离子的剂量典型地从5e12原子/cm2到1e14原子/cm2，更典型地为从1e13原子/cm2到5e13原子/cm2的剂量。
可以看出，在图8中，提供一种结构，该结构中N或C掺杂的Si层16(夹在SiGe沟道层14与Si衬底12之间)对于p型掺杂剂具有与上覆SiGe沟道层14大致相同的扩散速率。由于N或C掺杂的Si层16和上覆SiGe沟道层14对于p型掺杂剂具有基本相同的扩散率，并且由于N或C掺杂的Si层16阻止p型掺杂剂扩散到下覆Si衬底12中，所以可以随后形成突变源极/漏极结。
图9是描绘在形成可选侧壁间隔层24和形成源极/漏极区域26之后的图8的结构的图形图示(通过截面图)。关于图1至图4所述的实施例，可以利用与上述相同的基础处理步骤和材料来形成可选侧壁间隔层24和源极/漏极区域26。本实施例中的源极/漏极区域26也具有突变结分布。由于N或C掺杂的Si层对于诸如B之类的p型掺杂剂具有与上覆SiGe沟道层大致相同的扩散速率，并且由于N或C掺杂的Si层阻止p型掺杂剂扩散到下覆Si衬底，所以形成突变源极/漏极结。
尽管已经关于其各种实施例特别示出和描述了本公开，但本领域技术人员将理解到，在不脱离本公开的精神和范围的情况下可以在形式和细节上进行上述以及其它改变。因此，并不旨在于将本公开限于描述和图示的精确形式和细节，而是本公开落入所附权利要求的范围内。
工业适用性
本发明发现工业上适用于在集成电路芯片中并入的高性能半导体场效应晶体管(FET)器件的设计和制造，该集成电路芯片发现适用于各种大量电子和电器设备中。

Claims (25)

1.一种制造半导体结构的方法，包括：
提供结构，所述结构包括Si衬底12、位于所述Si衬底的上表面上的N或C掺杂的Si层16和位于所述N或C掺杂的Si层的上表面上的SiGe沟道层14；
在所述SiGe沟道层的上表面上形成pFET栅极堆叠18；以及
通过p型掺杂剂的离子注入，在所述SiGe层的一部分中、在所述N或C掺杂的Si层16’的一部分中和在所述pFET栅极堆叠的占用区域处形成源极区域和漏极区域26，其中所述源极区域和所述漏极区域具有突变结分布。
2.根据权利要求1所述的方法，其中所述提供结构包括：
在所述Si衬底的上表面上形成所述SiGe层，然后通过向所述Si衬底的所述上区域16’中注入N或C，在所述Si衬底12的上部部分内形成所述N或C掺杂的层。
3.根据权利要求1所述的方法，其中所述在所述Si衬底的上表面上形成所述SiGe层包括外延生长工艺并且所述SiGe层是应变的。
4.根据权利要求2所述的方法，其中使用从1e12原子/cm2到5e15原子/cm2的离子剂量在范围从2keV到10keV的能量下执行所述注入N或C。
5.根据权利要求1所述的方法，其中所述提供结构包括：
在所述Si衬底的上表面上形成所述N或C掺杂的Si层，然后在所述N或C掺杂的Si层的上表面上形成所述SiGe沟道层14。
6.根据权利要求5所述的方法，其中所述形成所述N或C掺杂的Si层和形成所述SiGe沟道层都包括外延生长工艺。
7.根据权利要求6所述的方法，其中在形成所述N或C掺杂的Si层和形成所述SiGe沟道层期间保持真空。
8.根据权利要求1所述的方法，其中所述提供结构包括：
在所述Si衬底的上部区域内形成所述N或C掺杂的Si层，然后在所述N或C掺杂的Si层16的上表面上形成所述SiGe沟道层。
9.根据权利要求8所述的方法，其中所述形成所述N或C掺杂的Si层包括：
向所述Si衬底的所述上部区域中离子注入N或C。
10.根据权利要求9所述的方法，其中使用从1e12原子/cm2到5e15原子/cm2的离子剂量在范围从2keV到10keV的能量下执行所述注入N或C。
11.根据权利要求8所述的方法，其中形成所述SiGe沟道层包括外延生长工艺。
12.一种形成半导体结构的方法，包括：
提供结构，所述结构包括位于Si衬底12的表面上的SiGe沟道层14；
在所述SiGe沟道层的一部分上形成pFET栅极堆叠；
在所述Si衬底的上部区域处并且在所述pFET栅极堆叠的占用区域处执行晕圈离子注入工艺，其中N或C与晕圈离子共同注入以形成N或C掺杂的Si层16’；以及
通过p型掺杂剂的离子注入，在所述SiGe层14的一部分中、在所述N或C掺杂的Si层16’的一部分中和在所述pFET栅极堆叠的占用区域处形成源极区域和漏极区域26，其中所述源极区域和所述漏极区域26具有突变结分布。
13.根据权利要求12所述的方法，其中所述提供结构包括：
在所述Si衬底的所述表面上外延生长所述SiGe沟道层。
14.根据权利要求12所述的方法，其中从所述Si衬底的垂直方向以从15°到45°的角度执行所述晕圈离子注入。
15.根据权利要求12所述的方法，其中以从5keV到30keV的能量执行所述晕圈离子注入。
16.根据权利要求12所述的方法，其中所述晕圈离子注入包括从原子/cm2到1e12原子/cm2的N或C剂量以及从5e12原子/cm2到1e14原子/cm2的晕圈离子剂量。
17.一种半导体结构，包括：
Si衬底12、位于所述Si衬底的上表面上的N或C掺杂的Si层、位于所述N或C掺杂的Si层的上表面上的SiGe沟道层14、位于所述SiGe沟道层的上表面上的pFET栅极堆叠以及源极区域和漏极区域26，所述源极区域和漏极区域中的每一个位于所述SiGe层的一部分内、位于所述N或C掺杂的Si层的一部分内以及位于所述pFET栅极堆叠的占用区域处，并且所述源极区域和漏极区域中的每一个包括突变结。
18.根据权利要求17所述的半导体结构，其中所述N或C掺杂的Si层为外延N或C掺杂的Si层。
19.根据权利要求17所述的半导体结构，其中所述SiGe沟道层为外延SiGe沟道层。
20.根据权利要求17所述的半导体结构，其中所述SiGe沟道层是应变的。
21.根据权利要求17所述的半导体结构，其中所述N或C掺杂的Si层包括Si:N。
22.根据权利要求17所述的半导体结构，其中所述N或C掺杂的Si层包括Si:C。
23.根据权利要求17所述的半导体结构，其中所述N或C掺杂的Si层连续存在于所述SiGe沟道层之下。
24.根据权利要求17所述的半导体结构，其中所述N或C掺杂的层部分地存在于所述SiGe层之下。
25.根据权利要求17所述的半导体结构，其中所述栅极堆叠包括叠置有栅极导体层22的栅极介电层20。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104299910A (zh) * 2013-07-15 2015-01-21 格罗方德半导体公司 由杂质离子植入调整的通道半导体合金层成长
CN104347419A (zh) * 2013-08-06 2015-02-11 中芯国际集成电路制造(上海)有限公司 一种esd保护器件及其制作方法
WO2015018130A1 (zh) * 2013-08-06 2015-02-12 中国科学院微电子研究所 一种mosfet结构及其制造方法
CN104465377A (zh) * 2013-09-17 2015-03-25 中芯国际集成电路制造(上海)有限公司 Pmos晶体管及其形成方法
CN104952783A (zh) * 2014-03-31 2015-09-30 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离结构、其制作方法及包括其的半导体器件
CN106298664A (zh) * 2015-05-25 2017-01-04 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8962417B2 (en) * 2010-10-15 2015-02-24 International Business Machines Corporation Method and structure for pFET junction profile with SiGe channel
US9171929B2 (en) * 2012-04-25 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Strained structure of semiconductor device and method of making the strained structure
CN103545200B (zh) * 2012-07-12 2015-12-09 中芯国际集成电路制造(上海)有限公司 晶体管和晶体管的形成方法
US9177803B2 (en) * 2013-03-14 2015-11-03 Globalfoundries Inc. HK/MG process flows for P-type semiconductor devices
US9236445B2 (en) 2014-01-16 2016-01-12 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor having replacement gate and epitaxially grown replacement channel region
US9224814B2 (en) * 2014-01-16 2015-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Process design to improve transistor variations and performance
US9184234B2 (en) 2014-01-16 2015-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor design
US9425099B2 (en) 2014-01-16 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial channel with a counter-halo implant to improve analog gain
US9525031B2 (en) 2014-03-13 2016-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial channel
US9202812B2 (en) 2014-03-21 2015-12-01 International Business Machines Corporation Abrupt source/drain junction formation using a diffusion facilitation layer
US9419136B2 (en) 2014-04-14 2016-08-16 Taiwan Semiconductor Manufacturing Co., Ltd. Dislocation stress memorization technique (DSMT) on epitaxial channel devices
US9490161B2 (en) * 2014-04-29 2016-11-08 International Business Machines Corporation Channel SiGe devices with multiple threshold voltages on hybrid oriented substrates, and methods of manufacturing same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030146494A1 (en) * 2000-11-28 2003-08-07 Lsi Logic Corporation Silicon germanium CMOS channel
US6830980B2 (en) * 2003-03-20 2004-12-14 Texas Instruments Incorporated Semiconductor device fabrication methods for inhibiting carbon out-diffusion in wafers having carbon-containing regions
US7118973B1 (en) * 2002-12-10 2006-10-10 National Semiconductor Corporation Method of forming a transistor with a channel region in a layer of composite material
CN101093804A (zh) * 2006-06-22 2007-12-26 台湾积体电路制造股份有限公司 半导体元件的形成方法
CN101483190A (zh) * 2008-01-09 2009-07-15 国际商业机器公司 在沟道区中具有高应力的mosfet及其制造方法
CN101572269A (zh) * 2008-04-30 2009-11-04 台湾积体电路制造股份有限公司 源/漏碳注入和RTA退火,预SiGe淀积

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6153920A (en) 1994-12-01 2000-11-28 Lucent Technologies Inc. Process for controlling dopant diffusion in a semiconductor layer and semiconductor device formed thereby
EP0717435A1 (en) * 1994-12-01 1996-06-19 AT&T Corp. Process for controlling dopant diffusion in a semiconductor layer and semiconductor layer formed thereby
JP2778553B2 (ja) * 1995-09-29 1998-07-23 日本電気株式会社 半導体装置およびその製造方法
JPH1093076A (ja) * 1996-09-18 1998-04-10 Oki Electric Ind Co Ltd Ｍｏｓ型電界効果トランジスタおよびｍｏｓ型電界効果トランジスタの製造方法
EP1102327B1 (en) * 1999-11-15 2007-10-03 Matsushita Electric Industrial Co., Ltd. Field effect semiconductor device
US7064399B2 (en) * 2000-09-15 2006-06-20 Texas Instruments Incorporated Advanced CMOS using super steep retrograde wells
JP2002198528A (ja) * 2000-10-19 2002-07-12 Matsushita Electric Ind Co Ltd ｐチャネル型電界効果トランジスタ
US20020179946A1 (en) * 2000-10-19 2002-12-05 Yoshiro Hara P-channel field-effect transistor
JP3678661B2 (ja) * 2001-03-08 2005-08-03 シャープ株式会社 半導体装置
EP1378943A4 (en) 2001-04-12 2008-04-02 Matsushita Electric Ind Co Ltd SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME
JP4236992B2 (ja) * 2002-06-24 2009-03-11 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
US6936869B2 (en) * 2002-07-09 2005-08-30 International Rectifier Corporation Heterojunction field effect transistors using silicon-germanium and silicon-carbon alloys
US6707132B1 (en) * 2002-11-05 2004-03-16 Lsi Logic Corporation High performance Si-Ge device module with CMOS technology
US7098095B1 (en) * 2002-12-10 2006-08-29 National Semiconductor Corporation Method of forming a MOS transistor with a layer of silicon germanium carbon
US6809016B1 (en) 2003-03-06 2004-10-26 Advanced Micro Devices, Inc. Diffusion stop implants to suppress as punch-through in SiGe
US7329923B2 (en) 2003-06-17 2008-02-12 International Business Machines Corporation High-performance CMOS devices on hybrid crystal oriented substrates
US7023055B2 (en) 2003-10-29 2006-04-04 International Business Machines Corporation CMOS on hybrid substrate with different crystal orientations using silicon-to-silicon direct wafer bonding
US20050116290A1 (en) 2003-12-02 2005-06-02 De Souza Joel P. Planar substrate with selected semiconductor crystal orientations formed by localized amorphization and recrystallization of stacked template layers
US7288448B2 (en) * 2004-08-24 2007-10-30 Orlowski Marius K Method and apparatus for mobility enhancement in a semiconductor device
US7935617B2 (en) * 2004-08-31 2011-05-03 Sharp Laboratories Of America, Inc. Method to stabilize carbon in Si1-x-yGexCy layers
JP5061461B2 (ja) * 2006-01-16 2012-10-31 富士通セミコンダクター株式会社 半導体装置およびその製造方法
US7396717B2 (en) * 2006-04-03 2008-07-08 United Microelectronics Corp. Method of forming a MOS transistor
US8039375B2 (en) * 2007-05-21 2011-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Shallow junction formation and high dopant activation rate of MOS devices
US7674669B2 (en) 2007-09-07 2010-03-09 Micron Technology, Inc. FIN field effect transistor
JP5173582B2 (ja) * 2008-05-19 2013-04-03 株式会社東芝 半導体装置
JP5350815B2 (ja) * 2009-01-22 2013-11-27 株式会社東芝 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030146494A1 (en) * 2000-11-28 2003-08-07 Lsi Logic Corporation Silicon germanium CMOS channel
US7118973B1 (en) * 2002-12-10 2006-10-10 National Semiconductor Corporation Method of forming a transistor with a channel region in a layer of composite material
US6830980B2 (en) * 2003-03-20 2004-12-14 Texas Instruments Incorporated Semiconductor device fabrication methods for inhibiting carbon out-diffusion in wafers having carbon-containing regions
CN101093804A (zh) * 2006-06-22 2007-12-26 台湾积体电路制造股份有限公司 半导体元件的形成方法
CN101483190A (zh) * 2008-01-09 2009-07-15 国际商业机器公司 在沟道区中具有高应力的mosfet及其制造方法
CN101572269A (zh) * 2008-04-30 2009-11-04 台湾积体电路制造股份有限公司 源/漏碳注入和RTA退火,预SiGe淀积

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104299910A (zh) * 2013-07-15 2015-01-21 格罗方德半导体公司 由杂质离子植入调整的通道半导体合金层成长
CN104299910B (zh) * 2013-07-15 2017-11-17 格罗方德半导体公司 由杂质离子植入调整的通道半导体合金层成长
CN104347419A (zh) * 2013-08-06 2015-02-11 中芯国际集成电路制造(上海)有限公司 一种esd保护器件及其制作方法
WO2015018130A1 (zh) * 2013-08-06 2015-02-12 中国科学院微电子研究所 一种mosfet结构及其制造方法
CN104347419B (zh) * 2013-08-06 2017-12-22 中芯国际集成电路制造(上海)有限公司 一种esd保护器件及其制作方法
CN104465377A (zh) * 2013-09-17 2015-03-25 中芯国际集成电路制造(上海)有限公司 Pmos晶体管及其形成方法
CN104465377B (zh) * 2013-09-17 2018-10-16 中芯国际集成电路制造(上海)有限公司 Pmos晶体管及其形成方法
CN104952783A (zh) * 2014-03-31 2015-09-30 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离结构、其制作方法及包括其的半导体器件
CN106298664A (zh) * 2015-05-25 2017-01-04 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置
CN106298664B (zh) * 2015-05-25 2019-04-09 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置

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