CN106298664B - 一种半导体器件及其制造方法、电子装置 - Google Patents

一种半导体器件及其制造方法、电子装置 Download PDF

Info

Publication number
CN106298664B
CN106298664B CN201510270812.2A CN201510270812A CN106298664B CN 106298664 B CN106298664 B CN 106298664B CN 201510270812 A CN201510270812 A CN 201510270812A CN 106298664 B CN106298664 B CN 106298664B
Authority
CN
China
Prior art keywords
semiconductor substrate
silicon layer
groove
embedded
side wall
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510270812.2A
Other languages
English (en)
Other versions
CN106298664A (zh
Inventor
潘梓诚
林仰魁
施雪捷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201510270812.2A priority Critical patent/CN106298664B/zh
Publication of CN106298664A publication Critical patent/CN106298664A/zh
Application granted granted Critical
Publication of CN106298664B publication Critical patent/CN106298664B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供一种半导体器件及其制造方法、电子装置，所述方法包括：提供形成有隔离结构、栅极结构和位于栅极结构两侧的侧壁结构的半导体衬底，隔离结构将半导体衬底分为PMOS区和NMOS区；在侧壁结构之间以及侧壁结构与隔离结构之间的半导体衬底中形成凹槽；在位于PMOS区的凹槽中形成嵌入式锗硅层，在位于NMOS区的凹槽中形成嵌入式碳硅层；对嵌入式锗硅层和嵌入式碳硅层下方的半导体衬底实施预离子注入，以提升阈值电压。根据本发明，可以改善器件的阈值电压的不均衡分布现象。

Description

一种半导体器件及其制造方法、电子装置
技术领域
本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法、电子装置。
背景技术
为了提高PMOS的沟道载流子迁移率，在PMOS将要形成源/漏区的部分制作凹槽以形成嵌入式锗硅层的技术已经成为广为关注的热点。由于器件尺寸的按比例缩小，器件沟道的长度也相应缩短，因此，有相关研究指出在PMOS将要形成源/漏区的部分制作侧壁向器件沟道方向内凹的凹槽(即∑状凹槽)可以有效缩短器件沟道的长度，满足器件尺寸按比例缩小的要求；同时，这种凹槽具有在栅极结构两侧的侧壁结构下方较大下切的特点，由此，在这种凹槽中形成的嵌入式锗硅层可以对PMOS的沟道区产生更大的应力。
在PMOS的源/漏区中形成嵌入式锗硅的工艺次序为：提供半导体衬底，在半导体衬底上形成栅极结构以及位于栅极结构两侧的侧壁结构→在侧壁结构两侧的半导体衬底中形成∑状凹槽→采用选择性外延生长工艺在∑状凹槽中形成嵌入式锗硅层→在嵌入式锗硅层上形成硅帽层(cap layer)，所述硅帽层用于在后续的金属互连之前形成自对准硅化物，同时还可以避免后续工艺造成的嵌入式锗硅层的固有应力的释放。
在上述过程中，嵌入式锗硅是通过外延生长的方式形成在∑状凹槽中的，且所述外延生长仅在∑状凹槽中的硅表面进行，因此，如图1所示，对于位于栅极结构101两侧的侧壁结构104与形成于半导体衬底100中的隔离结构102之间的∑状凹槽而言，在其中外延生长嵌入式锗硅层的过程中，靠近隔离结构102的地方不存在硅表面，导致最终形成的嵌入式锗硅层103的顶部具有朝向隔离结构102逐步倾斜的特征，后续实施的源/漏注入在此部分的注入深度需要更深，将会造成窄宽器件的阈值电压的下降。此外，对于整个晶圆而言，形成的嵌入式锗硅层位于晶圆中央的部分的厚度低于位于晶圆边缘部分的厚度，实施源/漏注入之后，位于晶圆中央部分的源/漏区的阈值电压低于位于晶圆边缘部分的源/漏区的阈值电压，造成阈值电压的不均衡分布。
因此，需要提出一种方法，以解决上述问题。
发明内容
针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供形成有隔离结构、栅极结构和位于所述栅极结构两侧的侧壁结构的半导体衬底，所述隔离结构将所述半导体衬底分为PMOS区和NMOS区；在所述侧壁结构之间以及所述侧壁结构与所述隔离结构之间的半导体衬底中形成凹槽；在位于所述PMOS区的凹槽中形成嵌入式锗硅层，在位于所述NMOS区的凹槽中形成嵌入式碳硅层；对所述嵌入式锗硅层和所述嵌入式碳硅层下方的半导体衬底实施预离子注入，以提升阈值电压。
在一个示例中，实施所述预离子注入之前或者之后，还包括实施源/漏区注入的步骤，以形成源/漏区。
在一个示例中，位于所述PMOS区的凹槽为∑状凹槽。
在一个示例中，对所述嵌入式锗硅层下方的半导体衬底实施预离子注入的注入离子为磷、砷。
在一个示例中，对所述嵌入式碳硅层下方的半导体衬底实施预离子注入的注入离子为硼、氟硼或铟。
在一个示例中，所述预离子注入对于位于所述隔离结构和所述栅极结构之间的源/漏区的阈值电压的提升幅度超过对于位于所述栅极结构之间的源/漏区的阈值电压的提升幅度。
在一个示例中，所述预离子注入的注入离子的入射方向相对于与所述半导体衬底的表面相垂直的方向之间的夹角为0度-50度。
在一个实施例中，本发明还提供一种采用上述方法制造的半导体器件。
在一个实施例中，本发明还提供一种电子装置，所述电子装置包括所述半导体器件。
根据本发明，可以改善器件的阈值电压的不均衡分布现象。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为实施现有的嵌入式锗硅工艺的过程中出现的造成PMOS的阈值电压不均衡分布的示意性剖面图；
图2A-图2D为根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图；
图3为根据本发明示例性实施例一的方法依次实施的步骤的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的半导体器件及其制造方法、电子装置。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[示例性实施例一]
参照图2A-图2D，其中示出了根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图。
首先，如图2A所示，提供半导体衬底200，半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅。在半导体衬底200中形成有隔离结构201，在本实施例中，隔离结构201为浅沟槽隔离结构(STI)。隔离结构201将半导体衬底200分为NMOS区和PMOS区，图示中仅示出PMOS区。半导体衬底200中还形成有各种阱(well)结构，为了简化，图示中予以省略，对于PMOS区而言，所述阱结构为N阱并且在形成栅极结构之前，可以对整个N阱进行一次小剂量磷注入，用于调整PMOS区的阈值电压Vth。
在半导体衬底200上形成有栅极结构202，作为示例，栅极结构202包括自下而上依次层叠的栅极介电层202a、栅极材料层202b和栅极硬掩蔽层202c。栅极介电层202a的构成材料包括氧化物，例如二氧化硅(SiO2)。栅极材料层202b的构成材料包括多晶硅、金属、导电性金属氮化物、导电性金属氧化物和金属硅化物中的一种或多种，其中，金属可以是钨(W)、镍(Ni)或钛(Ti)；导电性金属氮化物包括氮化钛(TiN)；导电性金属氧化物包括氧化铱(IrO2)；金属硅化物包括硅化钛(TiSi)。栅极硬掩蔽层202c的构成材料包括氧化物、氮化物、氮氧化物和无定形碳中的一种或多种，其中，氧化物包括硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正硅酸乙酯(TEOS)、未掺杂硅玻璃(USG)、旋涂玻璃(SOG)、高密度等离子体(HDP)或旋涂电介质(SOD)；氮化物包括氮化硅(SiN)；氮氧化物包括氮氧化硅(SiON)；在本实施例中，栅极介电层202a的构成材料为二氧化硅，栅极材料层202b的构成材料为多晶硅，栅极硬掩蔽层202c的构成材料为氮化硅。
此外，作为示例，在半导体衬底200上还形成有位于栅极结构202两侧且紧靠栅极结构202的侧壁结构203。作为示例，侧壁结构203包括至少氧化物层和/或氮化物层。
接着，如图2B所示，通过侧壁结构203之间以及侧壁结构203与隔离结构201之间所构成的工艺窗口，在半导体衬底200中形成∑状凹槽204。通常采用先干法蚀刻再湿法蚀刻的工艺形成∑状凹槽204，该工艺的具体步骤如下：先采用干法蚀刻工艺纵向蚀刻侧壁结构203之间以及侧壁结构203与隔离结构201之间的半导体衬底200，以形成硅凹槽；再采用湿法蚀刻工艺蚀刻所述硅凹槽，以形成所述∑状凹槽204。
接着，如图2C所示，在∑状凹槽204中形成嵌入式锗硅层205，其中，由于靠近隔离结构201的地方不存在硅表面，形成于侧壁结构203与隔离结构201之间的∑状凹槽204中的嵌入式锗硅层205的顶部朝向隔离结构201逐步倾斜。
作为示例，采用选择性外延生长工艺形成嵌入式锗硅层205，其中，锗的含量为10-50％，可选地，锗硅中可以掺杂硼。所述选择性外延生长工艺可以采用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)和分子束外延(MBE)中的一种。在形成嵌入式锗硅层205之前，还需执行一预清洗过程，以去除∑状凹槽204中的蚀刻残留物和杂质，从而利于锗硅的生长。所述预清洗过程采用的清洗液可以是氨水、双氧水和水的混合物(SC1)以及稀释的氢氟酸(DHF)的组合，也可以是臭氧水、SC1和DHF的组合。上述组合中的各个清洗液的浓度以及进行所述预清洗所需要的其它条件，例如温度和处理时间等，均可以选用本领域技术人员所熟习的浓度数值和实施条件，在此不再予以例举。
接着，如图2D所示，对嵌入式锗硅层205下方的半导体衬底200实施预离子注入，所述预离子注入的注入离子与后续实施源/漏区注入的注入离子的导电类型相反。作为示例，所述预离子注入的注入离子可以为磷、砷等，所述预离子注入的注入离子的入射方向相对于与半导体衬底200的表面相垂直的方向之间的夹角可以为0度-50度。所述预离子注入可以提升源/漏区的阈值电压，对于顶部呈倾斜状的嵌入式锗硅层205下方的源/漏区的阈值电压的提升幅度超过对于其余嵌入式锗硅层205下方的源/漏区的阈值电压的提升幅度，进而改善PMOS阈值电压的不均衡分布。
至此，完成了根据本发明示例性实施例一的方法实施的工艺步骤。根据本发明，可以改善器件的阈值电压的不均衡分布现象。本领域技术人员可以知晓的是，通过实施所述预离子注入也可以改善NMOS阈值电压的不均衡分布，形成嵌入式碳硅层后实施所述预离子注入，作为示例，所述预离子注入的注入离子可以为硼、氟硼(BF2)、铟等。
参照图3，其中示出了根据本发明示例性实施例一的方法依次实施的步骤的流程图，用于简要示出制造工艺的流程。
在步骤301中，提供形成有隔离结构、栅极结构和位于栅极结构两侧的侧壁结构的半导体衬底，隔离结构将半导体衬底分为PMOS区和NMOS区；
在步骤302中，在侧壁结构之间以及侧壁结构与隔离结构之间的半导体衬底中形成凹槽；
在步骤303中，在位于PMOS区的凹槽中形成嵌入式锗硅层，在位于NMOS区的凹槽中形成嵌入式碳硅层；
在步骤304中，对嵌入式锗硅层和嵌入式碳硅层下方的半导体衬底实施预离子注入，以提升阈值电压。
[示例性实施例二]
接下来，可以通过后续工艺完成整个半导体器件的制作，包括：采用原位外延生长工艺在嵌入式锗硅层205上形成硅帽层，可选地，硅帽层中可以掺杂硼和碳；实施源/漏区注入，以形成源/漏区；形成金属硅化物；实施应力近临工艺以增强作用于沟道区的应力；依次形成接触孔蚀刻停止层和层间介电层，并形成贯通层间介电层和接触孔蚀刻停止层的分别连通栅极材料层202b和金属硅化物的接触孔；在接触孔中形成接触塞；形成多个互连金属层，通常采用双大马士革工艺来完成；形成金属焊盘，用于后续实施器件封装时的引线键合。需要说明的是，图2D中示出的所述预离子注入可以在实施源/漏区注入后执行。
[示例性实施例三]
本发明还提供一种电子装置，其包括根据本发明示例性实施例二的方法制造的半导体器件。所述电子装置可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是任何包括所述半导体器件的中间产品。所述电子装置，由于使用了所述半导体器件，因而具有更好的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (8)

1.一种半导体器件的制造方法，包括：
提供形成有隔离结构、栅极结构和位于所述栅极结构两侧的侧壁结构的半导体衬底，所述隔离结构将所述半导体衬底分为PMOS区和NMOS区；
在所述侧壁结构之间以及所述侧壁结构与所述隔离结构之间的半导体衬底中形成凹槽；
在位于所述PMOS区的凹槽中形成嵌入式锗硅层，在位于所述NMOS区的凹槽中形成嵌入式碳硅层；
对所述嵌入式锗硅层和所述嵌入式碳硅层下方的半导体衬底实施预离子注入，以提升阈值电压，所述预离子注入对于位于所述隔离结构和所述栅极结构之间的源/漏区的阈值电压的提升幅度超过对于位于所述栅极结构之间的源/漏区的阈值电压的提升幅度，改善了器件的阈值电压的不均衡分布现象。
2.根据权利要求1所述的方法，其特征在于，实施所述预离子注入之前或者之后，还包括实施源/漏区注入的步骤，以形成源/漏区。
3.根据权利要求1所述的方法，其特征在于，位于所述PMOS区的凹槽为∑状凹槽。
4.根据权利要求1所述的方法，其特征在于，对所述嵌入式锗硅层下方的半导体衬底实施预离子注入的注入离子为磷、砷。
5.根据权利要求1所述的方法，其特征在于，对所述嵌入式碳硅层下方的半导体衬底实施预离子注入的注入离子为硼、氟硼或铟。
6.根据权利要求1所述的方法，其特征在于，所述预离子注入的注入离子的入射方向相对于与所述半导体衬底的表面相垂直的方向之间的夹角为0度-50度。
7.一种采用权利要求1-6之一所述的方法制造的半导体器件。
8.一种电子装置，所述电子装置包括权利要求7所述的半导体器件。
CN201510270812.2A 2015-05-25 2015-05-25 一种半导体器件及其制造方法、电子装置 Active CN106298664B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510270812.2A CN106298664B (zh) 2015-05-25 2015-05-25 一种半导体器件及其制造方法、电子装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510270812.2A CN106298664B (zh) 2015-05-25 2015-05-25 一种半导体器件及其制造方法、电子装置

Publications (2)

Publication Number Publication Date
CN106298664A CN106298664A (zh) 2017-01-04
CN106298664B true CN106298664B (zh) 2019-04-09

Family

ID=57634031

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510270812.2A Active CN106298664B (zh) 2015-05-25 2015-05-25 一种半导体器件及其制造方法、电子装置

Country Status (1)

Country Link
CN (1) CN106298664B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103155123A (zh) * 2010-10-15 2013-06-12 国际商业机器公司 具有SiGe沟道的pFET结分布的结构和方法
CN104217952A (zh) * 2013-06-04 2014-12-17 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7354833B2 (en) * 2005-06-10 2008-04-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method for improving threshold voltage stability of a MOS device
US8877581B2 (en) * 2009-08-24 2014-11-04 Texas Instruments Incorporated Strain-engineered MOSFETs having rimmed source-drain recesses

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103155123A (zh) * 2010-10-15 2013-06-12 国际商业机器公司 具有SiGe沟道的pFET结分布的结构和方法
CN104217952A (zh) * 2013-06-04 2014-12-17 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法

Also Published As

Publication number Publication date
CN106298664A (zh) 2017-01-04

Similar Documents

Publication Publication Date Title
CN103594370B (zh) 一种半导体器件的制造方法
CN102832128B (zh) 一种半导体器件的制造方法
CN103187277B (zh) 一种半导体器件的制造方法
CN106558551B (zh) 一种半导体器件及其制造方法、电子装置
CN104217952B (zh) 一种半导体器件的制造方法
CN103151264B (zh) 一种半导体器件的制造方法
CN105470134B (zh) 一种半导体器件及其制造方法、电子装置
CN102569082B (zh) 用于制作嵌入式锗硅应变pmos器件结构的方法
CN105845568B (zh) 一种半导体器件及其制作方法
CN107799470A (zh) 一种半导体器件及其制造方法、电子装置
CN106298664B (zh) 一种半导体器件及其制造方法、电子装置
CN105470296A (zh) 一种半导体器件及其制造方法、电子装置
CN106981424A (zh) 一种半导体器件及其制造方法、电子装置
CN103794546A (zh) 一种半导体器件的制造方法
CN104952725B (zh) 一种半导体器件及其制造方法
CN105448715B (zh) 一种半导体器件的制造方法
CN105990093B (zh) 一种半导体器件及其制造方法、电子装置
CN104934323B (zh) 一种半导体器件的制造方法
CN105576010B (zh) 一种半导体器件及其制造方法、电子装置
CN104952798B (zh) 一种半导体器件的制造方法
CN105448833B (zh) 一种半导体器件及其制造方法、电子装置
CN104051245B (zh) 一种半导体器件的制备方法
CN103632971B (zh) 一种半导体器件的制造方法
CN105990141A (zh) 一种半导体器件及其制造方法、电子装置
CN106558550A (zh) 一种半导体器件及其制造方法、电子装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant