CN102569082B - 用于制作嵌入式锗硅应变pmos器件结构的方法 - Google Patents
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Abstract
本发明提供一种用于制作嵌入式锗硅应变PMOS器件结构的方法，所述方法包括：提供前端器件结构，所述前端器件结构包括半导体衬底，所述半导体衬底中形成有凹槽；通过第一次选择性外延生长在所述凹槽中形成含碳锗硅应力层；以及通过第二次选择性外延生长在所述含碳锗硅应力层上形成无碳锗硅应力层。根据本发明的方法能够有效地抑制SiGe/Si界面处缺陷的产生，从而能够对沟道区施加适当的压应力并防止PN结漏电流增加，进而有效地改善最终形成的PMOS晶体管的电学性能。
Description
技术领域
本发明涉及半导体制造工艺，且具体而言，涉及一种用于制作嵌入式锗硅应变PMOS器件结构的方法。
背景技术
目前，影响场效应晶体管性能的主要因素在于载流子的迁移率，其中载流子的迁移率会影响沟道中电流的大小。场效应晶体管中载流子迁移率的下降不仅会降低晶体管的切换速度，而且还会使开和关时的电阻差异缩小。因此，在互补金属氧化物半导体场效应晶体管（CMOS）的发展中，有效提高载流子迁移率一直都是晶体管结构设计的重点之一。
常规上，CMOS器件制造技术中将P型金属氧化物半导体场效应晶体管（PMOS）和N型金属氧化物半导体场效应晶体管（NMOS）分开处理，例如，在PMOS器件的制造方法中采用压应力材料，而在NMOS器件中采用张应力材料，以向沟道区施加适当的应力，从而提高载流子的迁移率。其中，嵌入式锗硅（SiGe）技术（以下称为eSiGe技术）由于其能够对沟道区施加适当的压应力以提高空穴的迁移率而成为PMOS应力工程的主要技术之一。目前，存在两种锗硅应力引入技术，一种是在PMOS晶体管的源/漏区形成锗硅应力层，另一种是在栅极结构的正下方、在沟道区中形成锗硅应力层。
然而，在外延生长和其他集成工艺过程中，在SiGe/Si界面处会产生缺陷，尤其是在SiGe应力层中Ge原子百分比含量较高时。这些缺陷将会使沟道内的应力减弱，从而影响PMOS晶体管的性能。而且，这些缺陷还会使源/漏区与N阱（或衬底）之间的PN结漏电流增加，从而使PMOS晶体管的性能进一步恶化。目前，要减小缺陷产生的概率主要着眼于控制SiGe中Ge的百分比含量以及热处理优化工艺。其中，虽然减小SiGe中Ge原子百分比含量会使缺陷减少，但也会使对沟道区施加的应力减小，从而不能有效提高空穴迁移率。而热处理优化工艺在减少缺陷方面的效果也非常有限。
因此，鉴于以上原因，急需开发一种用于制作嵌入式锗硅应变PMOS器件结构的方法，以解决上述问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
在现有的锗硅外延生长技术中，在抑制SiGe/Si界面处缺陷生成的同时无法保证形成的锗硅应力层对PMOS器件的沟道区所施加的压应力免受不利影响。
为解决上述问题，本发明提供一种用于制作嵌入式锗硅应变PMOS器件结构的方法，所述方法包括：提供前端器件结构，所述前端器件结构包括半导体衬底，所述半导体衬底中形成有凹槽；通过第一次选择性外延生长在所述凹槽中形成含碳锗硅应力层；以及通过第二次选择性外延生长在所述含碳锗硅应力层上形成无碳锗硅应力层。
优选地，所述第一次选择性外延生长和所述第二次选择性外延生长选自LPCVD、VLPCVD、PECVD、UHVCVD、RTCVD、APCVD和MBE中的一种。
优选地，所述第一次选择性外延生长是在550~880摄氏度的温度下进行的。
优选地，所述第二次选择性外延生长是在550~880摄氏度的温度下进行的。
优选地，所述第一次选择性外延生长和所述第二次选择性外延生长是在同一个工艺反应腔中进行的。
优选地，形成所述含碳锗硅应力层所使用的源气体包含SiH4、GeH4和CH3SiH3。
优选地，形成所述含碳锗硅应力层所使用的源气体包含Si2H6、GeH4和CH3SiH3。
优选地，形成所述含碳锗硅应力层所使用的源气体包含SiH4、Ge2H6和CH3SiH3。
优选地，形成所述含碳锗硅应力层所使用的源气体包含或Si2H6、Ge2H6和CH3SiH3。
优选地，形成所述含碳锗硅应力层所使用的源气体包含SiH4、GeH4和CH4。
优选地，形成所述含碳锗硅应力层所使用的源气体包含Si2H6、GeH4和CH4。
优选地，形成所述含碳锗硅应力层所使用的源气体包含SiH4、Ge2H6和CH4。
优选地，形成所述含碳锗硅应力层所使用的源气体包含或Si2H6、Ge2H6和CH4。
优选地，所述含碳锗硅应力层的分子式为Si1-x-yGexCy，其中，0<x<1，0<y<1。
优选地，所述含碳锗硅应力层中锗的原子百分含量为10%~40%，碳的原子百分含量为0.001%~5%。
优选地，形成所述无碳锗硅应力层所使用的源气体包含SiH4和GeH4。
优选地，形成所述无碳锗硅应力层所使用的源气体包含Si2H6和GeH4。
优选地，形成所述无碳锗硅应力层所使用的源气体包含SiH4和Ge2H6。
优选地，形成所述无碳锗硅应力层所使用的源气体包含Si2H6和Ge2H6。
优选地，所述无碳锗硅应力层的分子式为Si1-xGex，其中，0<x<1。
优选地，所述无碳锗硅应力层中锗的原子百分含量为10%~40%。
优选地，所述凹槽的深度为20~90nm。
优选地，所述含碳锗硅应力层的厚度为1~30nm。
优选地，所述无碳锗硅应力层的厚度为30~90nm。
优选地，所述前端器件结构还包括形成在所述半导体衬底上的栅极结构，并且所述凹槽形成在所述半导体衬底中将要形成源/漏区的部分中。
优选地，所述凹槽位于将要形成在所述半导体衬底上的栅极结构正下方。
根据本发明的方法能够有效地抑制SiGe/Si界面处缺陷的产生，从而能够对沟道区施加适当的压应力并防止PN结漏电流增加，进而有效地改善最终形成的PMOS晶体管的电学性能。此外，该方法能够与常规的CMOS制造工艺相兼容。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-1C是示出了根据本发明第一实施例的方法制作嵌入式锗硅应变PMOS器件结构过程中的示意性剖面图；
图2是示出了根据本发明第一实施例的方法的流程图；
图3A-3C是根据本发明第二实施例的方法制作嵌入式锗硅应变PMOS器件结构过程中的示意性剖面图；以及
图4是示出了根据本发明第二实施例的方法的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何来制作嵌入式锗硅应变PMOS晶体管的。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
[第一实施例]
下面，将参照图1A-1C和图2来描述根据本发明第一实施例的方法制作嵌入式锗硅应变PMOS器件结构的详细步骤。
请参照图1A-1C，其中示出了根据本发明第一实施例的方法制作嵌入式锗硅应变PMOS器件结构过程中的示意性剖面图。
首先，如图1A所示，提供前端器件结构。所述前端器件结构包括半导体衬底101和位于所述半导体衬底101上的栅极结构110，并且在半导体衬底101中将要形成源/漏区的部分中形成有凹槽102。
其中，凹槽102的深度大约为20~90nm。半导体衬底101的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅（SOI）或锗硅（SiGe）等。作为示例，在本实施例中，半导体衬底101选用单晶硅材料构成。
作为一个示例，栅极结构110可包括依次层叠的栅极介电层103和栅极材料层104和栅极硬掩蔽层105，如图1A所示。栅极介电层103可包括氧化物，如，二氧化硅（SiO2）层。栅极材料层104可包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种。其中，金属层的构成材料可以是钨（W）、镍（Ni）或钛（Ti）；导电性金属氮化物层可包括氮化钛（TiN）层；导电性金属氧化物层可包括氮化铱（IrO2）层；金属硅化物层可包括硅化钛（TiSi）层。栅极硬掩蔽层105可包括氧化物层、氮化物层、氮氧化物层和无定形碳中的一种或多种。其中，氧化物层可包括硼磷硅玻璃（BPSG）、磷硅玻璃（PSG）、正硅酸乙酯（TEOS）、未掺杂硅玻璃（USG）、旋涂玻璃（SOG）、高密度等离子体（HDP）或旋涂电介质（SOD）。氮化物层可包括氮化硅（Si3N4）层。氮氧化物层可包括氮氧化硅（SiON）层。
作为另一示例，栅极结构110可以是半导体-氧化物-氮化物-氧化物-半导体（SONOS）层叠栅结构。
作为示例，在半导体衬底101上还可以形成有位于栅极结构110两侧且紧靠栅极结构110的偏移间隙壁结构106。其中，偏移间隙壁结构106可以包括至少一层氧化物层和/或至少一层氮化物层。需要说明的是，偏移间隙壁结构106是可选的而非必需的，其主要用于在后续进行蚀刻或离子注入时保护栅极结构110的侧壁不受损伤。
此外，应予以注意的是，本文所述以及附图所绘的前端器件结构并非是限制性的，而是还可以具有其他结构。例如，在半导体衬底101中还可以形成有隔离槽、埋层等。此外，对于PMOS晶体管而言，半导体衬底101中还可以形成有N阱（图中未示出），并且在形成栅极结构110之前，可以对整个N阱进行一次小剂量硼注入，用于调整PMOS晶体管的阈值电压Vth。
接着，如图1B所示，通过第一次选择性外延生长在凹槽102中形成含碳锗硅应力层107。其中，含碳锗硅应力层107的分子式为Si1-x-yGexCy，其中，0<x<1，0<y<1，并且该层中锗的原子百分含量大约为10%~40%，碳的原子百分含量大约为0.001%~5%。含碳锗硅应力层107的厚度大约为1~30nm。
作为示例，所述第一次选择性外延生长可以采用低压化学气相沉积（LPCVD）、超低压化学气相沉积（VLPCVD）、等离子体增强化学气相沉积（PECVD）、超高真空化学气相沉积（UHVCVD）、快速热化学气相沉积（RTCVD）、常压化学气相沉积（APCVD）和分子束外延（MBE）中的一种。所述第一次选择性外延生长可以在UHV/CVD反应腔中进行。所述第一次选择性外延生长的温度大约在550~880摄氏度的范围内。
作为一个示例，形成含碳锗硅应力层107所使用的源气体可以包含SiH4、GeH4和CH3SiH3。作为另一示例，形成含碳锗硅应力层107所使用的源气体包含Si2H6、GeH4和CH3SiH3。作为又一示例，形成含碳锗硅应力层107所使用的源气体可以包含SiH4、Ge2H6和CH3SiH3。作为又一示例，形成含碳锗硅应力层107所使用的源气体可以包含Si2H6、Ge2H6和CH3SiH3。作为又一示例，形成含碳锗硅应力层107所使用的源气体可以包含SiH4、GeH4和CH4。作为又一示例，形成含碳锗硅应力层107所使用的源气体包含Si2H6、GeH4和CH4。作为又一示例，形成含碳锗硅应力层107所使用的源气体可以包含SiH4、Ge2H6和CH4。作为又一示例，形成含碳锗硅应力层107所使用的源气体可以包含Si2H6、Ge2H6和CH4。这里，需予以说明的是，在选择性外延生长锗硅应力层时引入碳能够有效地减少在SiGe/Si界面处产生的缺陷，这主要是由于Si-C化学键具有比Si-Ge化学键较小的键长，换言之，Si和C原子之间的原子间间距比Si和Ge原子之间的原子间间距小，可以使位于底部和侧壁处的SiGe/Si界面的部分应力减小。
最后，如图1C所示，通过第二次选择性外延生长在含碳锗硅应力层107上形成无碳锗硅应力层108。其中，无碳锗硅应力层108的分子式为Si1-xGex，其中，0<x<1，并且该层中锗的原子百分含量大约为10%~40%。无碳锗硅应力层108的厚度为30~90nm。
作为示例，所述第二次选择性外延生长可以采用与所述第一次选择性外延生长相同的工艺，例如，低压化学气相沉积（LPCVD）、超低压化学气相沉积（VLPCVD）、等离子体增强化学气相沉积（PECVD）、超高真空化学气相沉积（UHVCVD）、快速热化学气相沉积（RTCVD）、常压化学气相沉积（APCVD）或分子束外延（MBE）等。所述第二次选择性外延生长可以在同一个UHV/CVD反应腔中进行，即，两次外延可以采用原位（in-situ）外延。同样，所述第二次选择性外延生长的温度大约在550~880摄氏度的范围内。
作为一个示例，形成无碳锗硅应力层108所使用的源气体可以包含SiH4和GeH4。作为另一示例，形成无碳锗硅应力层108所使用的源气体可以包含Si2H6和GeH4。作为又一示例，形成无碳锗硅应力层108所使用的源气体可以包含SiH4和Ge2H6。作为又一示例，形成无碳锗硅应力层108所使用的源气体可以包含Si2H6和Ge2H6。
这里，需予以说明的是，由于SiC是一种张应力材料，会抵消SiGe将要对PMOS晶体管的沟道区所施加的用于提高其中空穴迁移率的压应力。因此，与前一外延步骤不同，在此外延步骤中并未引入碳，以便能够确保对沟道区施加适当的压应力。
至此，完成了根据本发明第一实施例的方法制作嵌入式锗硅应变PMOS器件结构的全部工艺步骤。
这里，还需要说明的是，利用根据本发明的方法制作的PMOS器件结构，可以通过后续工艺（例如，LDD注入，晕环（Halo）注入、重掺杂源/漏注入、退火以及金属互连等）完成整个PMOS晶体管的制作。当然，本发明所称PMOS晶体管也包括CMOS器件中的PMOS晶体管。
此外，特别说明一点，虽然本实施例仅示出为将用于形成源/漏区的注入工序安排在形成锗硅应力层之后进行，但也可以将其安排在形成凹槽102之前进行。
请参照图2，其中示出了根据本发明第一实施例的方法的流程图，用于简要示出整个方法的流程。
首先，在步骤S201中，提供前端器件结构。所述前端器件结构包括半导体衬底，并且在半导体衬底中将要形成源/漏区的部分中形成有凹槽。
接着，在步骤S202中，通过第一次选择性外延生长在所述凹槽中形成含碳锗硅应力层。
最后，在步骤S203中，通过第一次选择性外延生长在所述含碳外延层上形成无碳锗硅应力层。
[第二实施例]
接下来，将结合第一实施例和图3A-3C和图4详细描述根据本发明第二实施例的用于制作嵌入式锗硅应变PMOS器件结构的方法。在第二实施例中，将在半导体衬底中的沟道区形成锗硅外延层，用于对沟道区施加适当应力，以提高沟道区内的空穴迁移率，进而提高PMOS晶体管的电学性能。为了简明起见，将尽可能省略对相同的工艺步骤以及工艺参数等的描述。
请参照图3A-3C，其中示出了根据本发明第二实施例的方法制作嵌入式锗硅应变PMOS器件结构过程中的示意性剖面图。
首先，如图3A所示，提供前端器件结构。所述前端器件结构包括半导体衬底301，并且在半导体衬底301中将要作为沟道区的部分中形成有凹槽302，且所述将要作为沟道区的部分位于将要形成在半导体衬底301上的栅极结构正下方。即是说，凹槽302形成在所述栅极结构正下方。
其中，凹槽302的深度大约为20~90nm。半导体衬底301的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅（SOI）或锗硅（SiGe）等。作为示例，在本实施例中，与第一实施例相同，半导体衬底301选用单晶硅材料构成。
此外，应予以注意的是，本文所述以及附图所绘的前端器件结构并非是限制性的，而是还可以具有其他结构。例如，在半导体衬底301中还可以形成有隔离槽、埋层等。此外，对于PMOS晶体管而言，半导体衬底301中还可以形成有N阱（图中未示出），并且在形成栅极结构310之前，可以对整个N阱进行一次小剂量硼注入，用于调整PMOS晶体管的阈值电压Vth。
接着，如图3B所示，通过第一次选择性外延生长在凹槽302中形成含碳锗硅应力层307。其中，含碳锗硅应力层307的分子式为Si1-x-yGexCy，并且该层中锗的原子百分含量大约为10%~40%，碳的原子百分含量大约为0.001%~5%。含碳锗硅应力层307的厚度大约为1~30nm。
作为示例，所述第一次选择性外延生长可以采用低压化学气相沉积（LPCVD）、超低压化学气相沉积（VLPCVD）、等离子体增强化学气相沉积（PECVD）、超高真空化学气相沉积（UHVCVD）、快速热化学气相沉积（RTCVD）、常压化学气相沉积（APCVD）和分子束外延（MBE）中的一种。所述第一次选择性外延生长例如可以在UHV/CVD工艺反应腔中进行，并且工艺温度大约在550~880摄氏度的范围内。
作为一个示例，形成含碳锗硅应力层307所使用的源气体可以包含SiH4、GeH4和C2H4。作为另一示例，形成含碳锗硅应力层307所使用的源气体可以包含SiH4、Ge2H6和C2H4。
这里，需予以说明的是，在选择性外延生长锗硅应力层时引入碳能够有效地减少在SiGe/Si界面处产生的缺陷，这主要是由于Si-C化学键具有比Si-Ge化学键较小的键长，换言之，Si和C原子之间的原子间间距比Si和Ge原子之间的原子间间距小，可以使位于底部和侧壁处的SiGe/Si界面的部分应力减小。
然后，如图3C所示，通过第二次选择性外延生长在含碳锗硅应力层307上形成无碳锗硅应力层308。其中，无碳锗硅应力层308的分子式为Si1-xGex，并且该层中锗的原子百分含量大约为10%~40%。无碳锗硅应力层308的厚度为30~90nm。
作为示例，所述第二次选择性外延生长可以采用与所述第一次选择性外延生长相同的工艺，例如，低压化学气相沉积（LPCVD）、超低压化学气相沉积（VLPCVD）、等离子体增强化学气相沉积（PECVD）、超高真空化学气相沉积（UHVCVD）、快速热化学气相沉积（RTCVD）、常压化学气相沉积（APCVD）或分子束外延（MBE）等。所述第二次选择性外延生长可以在同一个UHV/CVD工艺反应腔中进行，即，两次外延可以采用原位（in-situ）外延。同样，所述第二次选择性外延生长的温度大约在550~880摄氏度的范围内。
作为一个示例，形成无碳锗硅应力层308所使用的源气体可以包含SiH4和GeH4。作为另一示例，形成无碳锗硅应力层308所使用的源气体可以包含SiH4和Ge2H6。
这里，需予以说明的是，由于SiC是一种张应力材料，会抵消SiGe将要对PMOS晶体管的沟道区所施加的用于提高其中空穴迁移率的压应力。因此，与前一外延步骤不同，在此外延步骤中并未引入碳，以便能够确保对沟道区施加适当的压应力。
至此，完成了根据本发明第二实施例的方法制作嵌入式锗硅应变PMOS器件结构的全部工艺步骤。
这里，还需要说明的是，利用根据本发明的方法制作的PMOS器件结构，可以通过后续工艺（例如，栅极结构的形成、LDD注入，晕环（Halo）注入、重掺杂源/漏注入、退火以及金属互连等）完成整个PMOS晶体管的制作。其中，所述栅极结构可以采用与本发明第一实施例中的栅极结构110相同的材料、结构和制作工艺。为简明起见，这里不再重复描述。
下面，请参照图4，其中示出了根据本发明第二实施例的方法的流程图，用于简要示出整个方法的流程。
首先，在步骤S401中，提供前端器件结构。所述前端器件结构包括半导体衬底，并且在半导体衬底中形成有凹槽，所述凹槽位于将要形成在半导体衬底上的栅极结构正下方。
接着，在步骤S402中，通过第一次选择性外延生长在所述凹槽中形成含碳锗硅应力层。
最后，在步骤S403中，通过第一次选择性外延生长在所述含碳外延层上形成无碳锗硅应力层。
这里，需予以特别说明的是，本发明的两步法锗硅应力层外延由于其能够减少在SiGe/Si界面处形成的缺陷，因而不仅适用于制作应变PMOS晶体管，而且同样适用于其他应变器件，例如，锗硅异质结晶体管（HBT）等。
此外，还需特别说明的是，虽然图1C中以及图2C中无碳锗硅应力层的上表面均示出为与半导体衬底的上表面齐平，但这仅是示例性的，本发明还包括无碳锗硅应力层的上表面与半导体衬底的上表面不齐平的情况。例如，为了确保对沟道区施加适当的应力，栅极结构两侧的锗硅应力层通常都会高于半导体衬底的上表面。
[本发明的有益效果]
在现有技术中，由于Si-Ge化学键具有比Si-Si化学键更大的原子间间距（更大的晶格常数），在SiGe/Si界面处会产生较大的应力积聚，因而容易在这些界面处形成缺陷。这些缺陷的存在容易导致最终形成的PMOS器件产生源/漏区（P+）与N阱（NW）之间的结漏电流，即，源/漏区与衬底或阱之间的PN结漏电流，从而使器件的电学性能变差。
相比之下，根据本发明优选实施例的方法具有下述有益效果：一方面，在SiGe外延的第一阶段进行原位碳引入，能够更为有效地使碳存在于SiGe/Si界面处并抑制在SiGe应力层底部和侧壁区域的SiGe/Si界面处形成缺陷；另一方面，在SiGe外延的第二阶段停止引入碳，能够使沟道内保持较高的压应力。因此，本发明在确保对PMOS器件的沟道区施加适当的应力的同时，又能够抑制由于SiGe/Si界面处存在缺陷而引起的P+/NW结漏电，进而提高PMOS器件的整体电学性能。此外，该方法与现有的CVD系统非常容易兼容，并且能够为工艺集成提供较大的灵活性。
[本发明的工业实用性]
根据如上所述的实施例制造的半导体器件可应用于多种集成电路（IC）中。例如，根据本发明的IC可以是存储器电路，如随机存取存储器（RAM）、动态RAM（DRAM）、同步DRAM（SDRAM）、静态RAM（SRAM）、或只读存储器（ROM）等。根据本发明的IC还可以是逻辑器件，如可编程逻辑阵列（PLA）、专用集成电路（ASIC）、合并式DRAM逻辑集成电路（掩埋式DRAM）、射频电路或任意其他电路器件。例如，根据本发明的IC芯片可以用于用户电子产品中，如个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机、数码相机、手机等各种电子产品中。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外，本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (23)
1.一种用于制作嵌入式锗硅应变PMOS器件结构的方法，所述方法包括：
提供前端器件结构，所述前端器件结构包括半导体衬底，所述半导体衬底中形成有凹槽，
所述前端器件结构还包括形成在所述半导体衬底上的栅极结构，并且所述凹槽形成在所述半导体衬底中将要形成源/漏区的部分中；
通过第一次选择性外延生长在所述凹槽中形成含碳锗硅应力层；以及
通过第二次选择性外延生长在所述含碳锗硅应力层上形成无碳锗硅应力层。
2.根据权利要求1所述的方法，其特征在于，所述第一次选择性外延生长和所述第二次选择性外延生长选自LPCVD、VLPCVD、PECVD、UHVCVD、RTCVD、APCVD和MBE中的一种。
3.根据权利要求1所述的方法，其特征在于，所述第一次选择性外延生长是在550～880摄氏度的温度下进行的。
4.根据权利要求1所述的方法，其特征在于，所述第二次选择性外延生长是在550～880摄氏度的温度下进行的。
5.根据权利要求1所述的方法，其特征在于，所述第一次选择性外延生长和所述第二次选择性外延生长是在同一个工艺反应腔中进行的。
6.根据权利要求1所述的方法，其特征在于，形成所述含碳锗硅应力层所使用的源气体包含SiH4、GeH4和CH3SiH3。
7.根据权利要求1所述的方法，其特征在于，形成所述含碳锗硅应力层所使用的源气体包含Si2H6、GeH4和CH3SiH3。
8.根据权利要求1所述的方法，其特征在于，形成所述含碳锗硅应力层所使用的源气体包含SiH4、Ge2H6和CH3SiH3。
9.根据权利要求1所述的方法，其特征在于，形成所述含碳锗硅应力层所使用的源气体包含Si2H6、Ge2H6和CH3SiH3。
10.根据权利要求1所述的方法，其特征在于，形成所述含碳锗硅应力层所使用的源气体包含Si2H6、GeH4和CH4。
11.根据权利要求1所述的方法，其特征在于，形成所述含碳锗硅应力层所使用的源气体包含SiH4、Ge2H6和CH4。
12.根据权利要求1所述的方法，其特征在于，形成所述含碳锗硅应力层所使用的源气体包含Si2H6、Ge2H6和CH4。
13.根据权利要求1所述的方法，其特征在于，所述含碳锗硅应力层的分子式为Si1-x-yGexCy，其中，0<x<1，0<y<1。
14.根据权利要求1所述的方法，其特征在于，所述含碳锗硅应力层中锗的原子百分含量为10％～40％，碳的原子百分含量为0.001％～5％。
15.根据权利要求1所述的方法，其特征在于，形成所述无碳锗硅应力层所使用的源气体包含SiH4和GeH4。
16.根据权利要求1所述的方法，其特征在于，形成所述无碳锗硅应力层所使用的源气体包含Si2H6和GeH4。
17.根据权利要求1所述的方法，其特征在于，形成所述无碳锗硅应力层所使用的源气体包含SiH4和Ge2H6。
18.根据权利要求1所述的方法，其特征在于，形成所述无碳锗硅应力层所使用的源气体包含Si2H6和Ge2H6。
19.根据权利要求1所述的方法，其特征在于，所述无碳锗硅应力层的分子式为Si1-xGex，其中，0<x<1。
20.根据权利要求1所述的方法，其特征在于，所述无碳锗硅应力层中锗的原子百分含量为10％～40％。
21.根据权利要求1所述的方法，其特征在于，所述凹槽的深度为20～90nm。
22.根据权利要求1所述的方法，其特征在于，所述含碳锗硅应力层的厚度为1～30nm。
23.根据权利要求1所述的方法，其特征在于，所述无碳锗硅应力层的厚度为30～90nm。
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