CN102931233A

CN102931233A - Nmos晶体管及其形成方法

Info

Publication number: CN102931233A
Application number: CN2011102263489A
Authority: CN
Inventors: 赵猛; 三重野文健
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2011-08-08
Filing date: 2011-08-08
Publication date: 2013-02-13
Anticipated expiration: 2031-08-08
Also published as: CN102931233B

Abstract

一种NMOS晶体管及其形成方法，所述NMOS晶体管包括：半导体衬底；位于所述半导体衬底表面的栅极结构；位于所述栅极结构两侧的半导体衬底内的源/漏区，所述源/漏区包括：位于所述栅极结构两侧的半导体衬底内的第一碳化硅应力层和位于所述第一碳化硅应力层底部且与所述第一碳化硅应力层接触的第二碳化硅应力层，所述第一碳化硅应力层向栅极结构的一侧突出。由于所述第一碳化硅应力层向栅极结构的一侧突出，且所述第二碳化硅应力层深度较大，使得所述NMOS晶体管的源/漏区产生的拉伸应力更大，所述NMOS晶体管的沟道区的晶格间距更大，电子的迁移率变得更大。

Description

NMOS晶体管及其形成方法

技术领域

本发明涉及半导体制造技术，更具体的，本发明涉及一种能提高载流子迁移率的NMOS晶体管及其形成方法。

背景技术

众所周知，应力可以改变硅材料的能隙和载流子迁移率。随着硅材料压阻效应(Piezoresistance Effect)的深入研究，业界逐渐认识到，可以利用应力增加MOS器件的载流子迁移率，即应变硅技术(Strained Silicon)。

公开号为US2007/0196992A1的美国专利文献公开了一种具有锗硅和碳化硅源/漏区的应变硅CMOS晶体管，请参考图1，包括：半导体衬底10，所述半导体衬底10包括待形成NMOS晶体管的区域A和待形成PMOS晶体管的区域B，利用浅沟槽隔离结构15将相邻的区域A和区域B隔开；位于所述半导体衬底区域A表面的栅极结构20，所述栅极结构20包括位于所述半导体衬底区域A表面的栅氧化层21、位于所述栅氧化层21表面的栅电极22、位于所述栅氧化层21和栅电极22侧壁表面的侧墙23，位于所述栅极结构20两侧的半导体衬底10内的类矩形结构的源/漏区25；位于所述半导体衬底区域B表面的栅极结构30，所述栅极结构30包括位于所述半导体衬底区域B表面的栅氧化层31、位于所述栅氧化层31表面的栅电极32、位于所述栅氧化层31和栅电极32侧壁表面的侧墙33，位于所述栅极结构30两侧的半导体衬底10内的类矩形结构的源/漏区35；其中所述半导体衬底区域A的源/漏区的材料为原位形成的碳化硅(SiC)，所述半导体衬底区域B的源/漏区的材料为原位形成的锗硅(SiGe)。

对于NMOS晶体管而言，填充源/漏区25的材料是碳化硅，其晶格常数小于半导体衬底的晶格常数，对所述源/漏区25之间的沟道产生拉伸应力(TensileStress)，提高电子的迁移率。

然而现有技术中晶体管的源/漏区为类矩形结构，对栅极结构下方的沟道区产生的应力有限，载流子的迁移率的提高较小，晶体管的性能提高有限，因此业界需要能产生更大应力的MOS器件。

发明内容

本发明解决的问题是提供一种能提高电子迁移率的NMOS晶体管及其形成方法，通过改变源/漏区的形状，增强了NMOS晶体管沟道区的拉伸应力，提高了电子在沟道区中的迁移率，提高了晶体管的电学性能。

为解决上述问题，本发明提供了一种NMOS晶体管，包括：

半导体衬底；

位于所述半导体衬底表面的栅极结构；

位于所述栅极结构两侧的半导体衬底内的源/漏区，所述源/漏区包括：位于所述栅极结构两侧的半导体衬底内的第一碳化硅应力层和位于所述第一碳化硅应力层底部且与所述第一碳化硅应力层接触的第二碳化硅应力层，所述第一碳化硅应力层向栅极结构的一侧突出。

可选的，所述第一碳化硅应力层向栅极结构的一侧突出的距离范围为10nm～40nm，所述第一碳化硅应力层的深度范围为10nm～40nm。

可选的，所述第二碳化硅应力层的深度范围为30nm～100nm。

可选的，所述第一碳化硅应力层和第二碳化硅应力层的碳元素的摩尔百分比范围为0.5％～20％。

可选的，所述源/漏区与半导体衬底之间形成有与半导体衬底的材料相同的缓冲层。

可选的，所述缓冲层的厚度范围为3nm～10nm。

可选的，所述源/漏区表面形成有第二硅层。

本发明实施例还提供了一种NMOS晶体管的形成方法，包括：

提供半导体衬底；

在所述半导体衬底表面形成栅极结构；

在所述栅极结构两侧的半导体衬底内形成源/漏区，所述源/漏区包括：位于所述栅极结构两侧的半导体衬底内的第一碳化硅应力层和位于所述第一碳化硅应力层底部且与所述第一碳化硅应力层接触的第二碳化硅应力层，所述第一碳化硅应力层向栅极结构的一侧突出。

可选的，形成所述源/漏区的步骤包括：

利用湿法刻蚀在所述栅极结构两侧的半导体衬底内形成第一开口，所述第一开口向栅极结构的一侧突出；

利用干法刻蚀在所述第一开口下方的半导体衬底内形成第二开口；

在所述第二开口内填充碳化硅形成第二碳化硅应力层，在所述第一开口内填充碳化硅形成第一碳化硅应力层，并对所述第二碳化硅应力层、第一碳化硅应力层进行离子掺杂，形成源/漏区。

可选的，所述第一开口向栅极结构的一侧突出的距离范围为10nm～40nm，所述第一开口的深度范围为10nm～40nm。

可选的，所述第二开口的深度范围为30nm～100nm。

可选的，所述第一碳化硅应力层、第二碳化硅应力层的碳元素的摩尔百分比范围为0.5％～20％。

可选的，在对所述第一开口、第二开口内形成碳化硅应力层之前，对所述第二开口底部的半导体衬底进行碳离子掺杂。

可选的，在对所述第一开口、第二开口内形成碳化硅应力层之前，在所述第一开口、第二开口内壁表面形成一层与所述半导体衬底的材料相同的缓冲层。

可选的，所述缓冲层的厚度范围为3nm～10nm。

可选的，在所述源/漏区表面形成第二硅层。

可选的，形成所述源/漏区的步骤包括：

对所述第一开口下方的半导体衬底进行碳离子掺杂，形成第二碳化硅应力层；

在所述第一开口内填充满碳化硅形成第一碳化硅应力层，并对所述第二碳化硅应力层、第一碳化硅应力层进行离子掺杂，形成源/漏区。

可选的，第二碳化硅应力层的深度范围为30nm～100nm。

可选的，在对所述第一开口进行填充之前，在所述第一开口半导体衬底内壁表面形成一层与所述半导体衬底的材料相同的缓冲层。

可选的，所述缓冲层的厚度范围为3nm～10nm。

可选的，在所述源/漏区表面形成第二硅层。

与现有技术相比，本发明具有以下优点：

本发明实施例中的NMOS晶体管的源/漏区材料为碳化硅，所述源/漏区包括第一碳化硅应力层和第二碳化硅应力层，所述第一碳化硅应力层向栅极结构的一侧突出，将更有效地拉伸所述栅极结构下方的沟道区的晶格结构，提高电子在沟道区的迁移率，且位于所述第一碳化硅应力层底部且与所述第一碳化硅应力层接触的第二碳化硅应力层的深度范围为30nm～100nm，大深度的第二碳化硅应力层可以产生较大的拉伸应力，进一步的拉伸所述栅极结构下方的沟道区的晶格结构，提高电子在沟道区的迁移率。

进一步的，在所述半导体衬底和源/漏区之间外延形成有一层与所述半导体衬底材料相同的缓冲层，由于所述缓冲层表面较为光滑，在所述缓冲层表面外延形成的碳化硅的缺陷较少。

进一步的，在所述源/漏区表面形成有第二硅层，由于退火处理会降低所述源/漏区产生的拉伸应力，所述源/漏区表面的第二硅层可以抑制因退火造成的所述源/漏区拉伸应力的退化。

附图说明

图1为现有技术的应变硅CMOS晶体管的结构示意图；

图2为本发明第一实施例的NMOS晶体管形成方法的流程示意图；

图3至图8为本发明第一实施例的NMOS晶体管形成方法的剖面结构示意图；

图9、图10为本发明第一实施例的NMOS晶体管与现有技术的NMOS晶体管的测试结果图；

图11为本发明第二实施例的NMOS晶体管形成方法的流程示意图；

图12至图14为本发明第二实施例的NMOS晶体管形成方法的剖面结构示意图。

具体实施方式

由于现有技术中晶体管的源/漏区为类矩形结构，对栅极结构下方的沟道区产生的应力有限，载流子的迁移率的提高较小，晶体管的性能提高有限，发明人经过研究提出了一种NMOS晶体管，具体包括：半导体衬底；位于所述半导体衬底表面的栅极结构；位于所述栅极结构两侧的半导体衬底内的源/漏区，所述源/漏区包括：位于所述栅极结构两侧的半导体衬底内的第一碳化硅应力层和位于所述第一碳化硅应力层底部且与所述第一碳化硅应力层接触的第二碳化硅应力层，所述第一碳化硅应力层向栅极结构的一侧突出。由于所述第一碳化硅应力层向栅极结构的一侧突出，也就是伸入到NMOS晶体管栅极结构下方的沟道区内，使得本发明实施例的所述源/漏区产生的拉伸应力比类矩形结构的源/漏区产生的拉伸应力更大，所述沟道区的晶格间距更大，电子的迁移率变得更大。且所述第二碳化硅应力层位于所述第一碳化硅应力层底部且与所述第一碳化硅应力层接触，大深度的第二碳化硅应力层可以产生较大的拉伸应力，进一步的拉伸所述栅极结构下方的沟道区的晶格结构，提高电子在沟道区的迁移率。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施方式的限制。

第一实施例

请参考图2，为本发明第一实施例的NMOS晶体管形成方法的流程示意图，具体包括：

步骤S101，提供半导体衬底；

步骤S102，在所述半导体衬底表面形成栅极结构；

步骤S103，利用湿法刻蚀在所述栅极结构两侧的半导体衬底内形成第一开口，所述第一开口向栅极结构的一侧突出；

步骤S104，利用干法刻蚀在所述第一开口下方的半导体衬底内形成第二开口；

步骤S105，在所述第二开口内填充碳化硅形成第二碳化硅应力层，在所述第一开口内填充碳化硅形成第一碳化硅应力层，并对所述第二碳化硅应力层、第一碳化硅应力层进行离子掺杂，形成源/漏区。

图3至图8为本发明第一实施例的NMOS晶体管形成方法的剖面结构示意图。

请参考图3，提供半导体衬底100。所述半导体衬底100为硅衬底、硅锗衬底、绝缘体上硅(SOI)衬底其中的一种。在本实施例中，所述半导体衬底100为硅衬底。

所述半导体衬底100内还形成有浅沟槽隔离结构150，在所述浅沟槽隔离结构150之间的半导体衬底100表面形成有氧化层110，所述浅沟槽隔离结构150位于相邻的器件之间。在本实施例中，所述浅沟槽隔离结构150的材料为氧化硅。

所述浅沟槽隔离结构150和氧化层110的形成方法包括：在相邻的MOS晶体管之间的半导体衬底100内形成沟槽(未图示)，在所述半导体衬底100表面和所述沟槽表面形成氧化层110，在所述沟槽之间的氧化层110表面形成氮化硅层(未图示)，在所述沟槽和氮化硅层表面利用化学气相沉积形成氧化硅层，以所述氮化硅层为抛光阻挡层，对所述氧化硅层进行化学机械抛光，直到暴露出所述氮化硅层，去除所述氮化硅层，在所述沟槽内形成浅沟槽隔离结构150。

请参考图4，在所述半导体衬底100表面形成栅极结构200。

所述栅极结构200包括位于所述半导体衬底100表面的栅氧化层210、位于所述栅氧化层210表面的栅电极220、位于所述栅氧化层210部分表面和栅电极220侧壁表面的侧墙230。所述栅氧化层210可以通过刻蚀所述氧化层110(请参考图3)形成，也可以通过去除所述氧化层110，再在所述半导体衬底110表面通过沉积工艺形成栅氧化层210。在本实施例中，所述栅氧化层210通过刻蚀所述氧化层110形成。所述栅电极220的材料为多晶硅或掺杂的多晶硅，所述侧墙230的材料可以是氧化硅、氮化硅或是二者的叠层结构。在其他实施例中，所述侧墙230位于栅氧化层和栅电极的侧壁表面。由于所述栅极结构的形成方法为本领域技术人员的公知技术，在此不再赘述。

依旧参考图4，在所述氧化层110(请参考图3)和浅沟槽隔离结构150表面形成掩膜层410，具体包括：在所述氧化层110和浅沟槽隔离结构150表面形成介质层，在所述介质层表面形成光刻胶层，对所述光刻胶层进行曝光显影，形成图形化的光刻胶层420，以所述图形化的光刻胶层420为掩膜，对所述介质层和氧化层110进行干法刻蚀，直到暴露出所述半导体衬底100表面，形成图形化的掩膜层410。所述图形化的掩膜层410是为后续的湿法刻蚀提供掩膜。所述掩膜层410的材料为氧化硅、氮化硅、氮氧化硅或其中几种的叠层结构。刻蚀后的氧化层110包括栅氧化层210和位于所述掩膜层410和半导体衬底之间的氧化层120。

请参考图5，利用湿法刻蚀在所述栅极结构200两侧的半导体衬底100内形成第一开口310，所述第一开口310向栅极结构200的一侧突出。

所述湿法刻蚀工艺是利用所述图形化的掩膜层410和栅极结构200为掩膜进行刻蚀，所述图形化的掩膜层410和栅极结构200形成的开口部分暴露出所述半导体衬底100，利用所述开口部分湿法刻蚀所述半导体衬底100，形成第一开口310。

湿法刻蚀形成所述第一开口310的具体工艺包括：利用湿法刻蚀溶液对所述开口部分暴露出的半导体衬底100进行刻蚀，由于湿法刻蚀为各向同性的，在对所述半导体衬底100进行纵向刻蚀的同时也在进行横向刻蚀，所述栅极结构200下方沟道区的两端也有部分半导体衬底被刻蚀掉，使得最终形成的第一开口310向栅极结构200的一侧突出。

在本实施例中，所述湿法刻蚀溶液为浓氢氧化钾溶液，采用的工艺为浸泡或者喷射方式，最终形成的第一开口的深度范围为10nm～40nm。由于湿法刻蚀是各向同性的，所述第一开口310向栅极结构200的一侧突出的距离范围也为10nm～40nm。

在本实施例中，所述掩膜层410边缘与浅沟槽隔离结构150之间还有一定距离，所述第一开口310不仅向栅极结构200的一侧突出还向浅沟槽隔离结构150的一侧突出。在其他实施例中，当所述掩膜层410的边缘位于所述浅沟槽隔离结构150的表面，所述第一开口310仅向栅极结构200的一侧突出。

请参考图6，利用干法刻蚀在所述第一开口310下方的半导体衬底100内形成第二开口320。

形成所述第二开口320的方法为：以所述栅极结构200的侧墙230和光刻胶层420、掩膜层410为掩膜，对所述第一开口310下方的半导体衬底100进行干法刻蚀，形成所述第二开口320。所述第二开口320的深度范围为30nm～100nm，所述第二开口320的宽度取决于所述栅极结构200的侧墙230和掩膜层410之间的距离。

请参考图7，在外延形成碳化硅之前，在所述第一开口310、第二开口320内壁表面外延形成一层与所述半导体衬底的材料相同的缓冲层330，所述缓冲层的厚度范围为3nm～10nm。在本实施例中，由于半导体衬底为硅衬底，所述缓冲层为第一硅层。由于所述第一开口310是利用湿法刻蚀形成，所述第二开口320是利用干法刻蚀形成，所述第一开口310、第二开口320内壁会比较粗糙，直接在所述内壁表面外延形成的碳化硅会产生很多缺陷，且在高温退火后，所述缺陷会降低所述源/漏区的应力作用，影响器件的电学性能。因此先在所述第一开口310、第二开口320内壁表面外延形成第一硅层，由于外延形成的第一硅层具有较为光滑的表面，在所述第一硅层表面外延形成的碳化硅缺陷较少。

请参考图8，在所述第二开口320(请参考图7)内填充碳化硅形成第二碳化硅应力层350，在所述第一开口310(请参考图7)内填充碳化硅形成第一碳化硅应力层340，并对所述第二碳化硅应力层350、第一碳化硅应力层340进行离子掺杂，形成源/漏区300。

所述碳化硅的形成方法为外延生长，如气相外延生长或固相外延生长等，所述碳化硅材料的碳元素的摩尔百分比范围为0.5％～20％。在本实施例中，所述碳化硅的形成工艺为：在500℃～575℃的温度下，利用硅烷、四甲基硅烷、磷化氢反应气体在所述第一开口310、第二开口320内利用低压化学气相沉积(LPCVD)外延形成碳化硅，使得形成的碳化硅填充满所述第一开口310、第二开口320，形成源/漏区300。

所述第一开口310填充满碳化硅形成第一碳化硅应力层340，所述第二开口320填充满碳化硅形成第二碳化硅应力层350，所述第一碳化硅应力层340向栅极结构200一侧突出，所述第二碳化硅应力层350位于所述第一碳化硅应力层340底部且与所述第一碳化硅应力层340接触。

在本实施例中，利用磷化氢反应气体可使形成的碳化硅原位掺杂有磷离子。在其他实施例中，所述N型杂质(磷离子或砷离子)掺杂的工艺可以通过将N型杂质离子注入到所述碳化硅中的方式完成。

在形成碳化硅源/漏区之后，除去所述光刻胶层420和掩膜层410。除去所述光刻胶层和掩膜层的方法为本领域技术人员的公知技术，在此不再赘述。

在所述第一开口、第二开口内形成碳化硅之后，对所述源/漏区进行退火处理，使得杂质离子被激活，并使得由碳化硅外延引起的缺陷得到修复。所述退火工艺为高温烘烤或快速热退火(RTA)，所述退火的温度范围为800℃～1100℃，退火时间为10S～30min。

在所述第一开口、第二开口内形成碳化硅之前，还可以对所述第二开口底部的半导体衬底进行碳离子注入，使得所述第二开口底部的半导体衬底变成碳化硅，后续在第二开口内利用外延工艺形成碳化硅时，在所述碳化硅上外延形成的第二碳化硅应力层的缺陷就会比较少。

但由于对所述源/漏区进行退火处理会降低所述源/漏区产生的拉伸应力，为了阻止因退火处理造成拉伸应力的降低，在进行退火处理之前，还可以在所述源/漏区表面形成第二硅层，所述源/漏区表面的第二硅层可以抑制因退火造成的源/漏区拉伸应力的退化。

在其他实施例中，当所述源/漏区的N型杂质是通过离子注入的方式掺杂到所述碳化硅中时，所述第二硅层能保护所述源/漏区，防止源/漏区的上表面形态损伤。且当所述源/漏区表面形成导电插塞时，需要在所述源/漏区表面形成金属硅化物，利用第二硅层和在所述第二硅层表面形成的金属层发生反应生成金属硅化物，所述金属硅化物的表面电阻比利用碳化硅与所述金属层发生反应生成的金属硅化物的表面电阻要小。

至此，本发明第一实施例的NMOS晶体管的剖面结构示意图请参考图8，包括：半导体衬底100；位于所述半导体衬底100表面的栅极结构200，所述栅极结构200包括位于所述半导体衬底100表面的栅氧化层210、位于所述栅氧化层210表面的栅电极220、位于所述栅氧化层210部分表面和栅电极220侧壁表面的侧墙230；位于所述栅极结构200两侧的半导体衬底100内的源/漏区300，所述源/漏区300包括：位于所述栅极结构200两侧的半导体衬底100内的第一碳化硅应力层340和位于所述第一碳化硅应力层340底部且与所述第一碳化硅应力层340接触的第二碳化硅应力层350，所述第一碳化硅应力层340向栅极结构200的一侧突出。

其中，所述第一碳化硅应力层340的深度范围为10nm～40nm，所述第一碳化硅应力层340向栅极结构200的一侧突出的距离范围也为10nm～40nm，所述第二碳化硅应力层350的深度范围为30nm～100nm。

所述第一碳化硅应力层340向栅极结构200一侧的突出部分与栅极结构200的栅氧化层210接触，且所述第一碳化硅应力层340′的突出部分位于晶体管的沟道区两侧并伸入到栅极结构的下方，将更有效地拉伸所述栅极结构下方的沟道区的晶格结构，提高电子在沟道区的迁移率。

所述第一碳化硅应力层340和第二碳化硅应力层350的碳元素的摩尔百分比的范围为0.5％～20％。

在所述半导体衬底100和源/漏区300之间，还形成有一层与所述半导体衬底100材料相同的缓冲层330，所述缓冲层330的厚度范围为3nm～10nm。在本实施例中，所述半导体衬底为硅衬底，所述缓冲层为第一硅层，所述第一硅层的厚度范围为3nm～10nm。由于外延形成的第一硅层表面光滑，在所述第一硅层表面外延形成的碳化硅的缺陷较少。

在其他实施例中，在所述位于所述第二碳化硅应力层350底部且与第二碳化硅应力层350接触的半导体衬底内形成有碳化硅，在所述碳化硅表面外延形成的第二碳化硅应力层350的缺陷就较少。

在其他实施例中，在所述源/漏区表面形成有第二硅层，由于退火处理会降低所述源/漏区产生的拉伸应力，所述源/漏区表面的第二硅层可以抑制因退火造成的源/漏区拉伸应力的退化。且当所述源/漏区的N型杂质是通过离子注入的方式掺杂到所述源/漏区时，所述第二硅层能保护所述源/漏区，防止所述源/漏区的上表面形态损伤。且当所述源/漏区表面形成导电插塞时，需要在所述源/漏区表面形成金属硅化物，利用第二硅层和所述第二硅层表面形成的金属层发生反应生成金属硅化物，所述金属硅化物的表面电阻比利用碳化硅与所述金属层发生反应生成的金属硅化物的表面电阻要小。

请参考图9，为本发明实施例的碳化硅源/漏区和类矩形结构的碳化硅源/漏区对沟道区中心位置的晶格结构产生的拉伸应力的一个测试结果图。所述横坐标表示位于沟道区中心位置的晶格到半导体衬底表面的距离，所述纵坐标为对沟道区中心位置的晶格产生的拉伸应力，其中负号表示为拉伸应力。虚线表示现有技术的类矩形结构的碳化硅源/漏区对沟道区中心位置的晶格结构产生的拉伸应力，实线表示本发明实施例的碳化硅源/漏区对沟道区中心位置的晶格结构产生的拉伸应力。通过图9可以非常直观的看出，在靠近半导体衬底表面的沟道区，本发明实施例的碳化硅源/漏区产生的拉伸应力比类矩形结构的碳化硅源/漏区产生的拉伸应力多了4E+9Pa。本发明实施例可以大幅拉伸所述栅极结构下方的沟道区的晶格结构。

请参考图10，为本发明实施例形成NMOS晶体管和具有类矩形结构的碳化硅源/漏区的NMOS晶体管的测试结果图。纵坐标为漏电流IDOFF，横坐标为饱和电流IDSAT。虚线表示现有技术的具有类矩形结构的碳化硅源/漏区的NMOS晶体管，实线表示本发明实施例形成NMOS晶体管。通过图10可以非常直观的看出，当漏电流一定时，本发明实施例形成的NMOS晶体管的饱和电流比现有技术形成的NMOS晶体管的饱和电流要大10％左右，从而提高了器件的电学性能。

第二实施例

请参考图11，为本发明第二实施例的NMOS晶体管形成方法的流程示意图，具体包括：

步骤S201，提供半导体衬底；

步骤S202，在所述半导体衬底表面形成栅极结构；

步骤S203，利用湿法刻蚀在所述栅极结构两侧的半导体衬底内形成第一开口，所述第一开口向栅极结构的一侧突出；

步骤S204，对所述第一开口下方的半导体衬底进行碳离子掺杂，形成第二碳化硅应力层；

步骤S205，在所述第一开口内填充满碳化硅形成第一碳化硅应力层，并对所述第二碳化硅应力层、第一碳化硅应力层进行离子掺杂，形成源/漏区。

首先请参考图3至图5，提供半导体衬底100，在所述半导体衬底100表面形成栅极结构200，在所述氧化层112和浅沟槽隔离结构150表面形成掩膜层410，用湿法刻蚀在所述栅极结构200两侧的半导体衬底100内形成第一开口310，所述第一开口310向栅极结构200的一侧突出。形成所述半导体结构的材料和具体方法请参考第一实施例，在此不再赘述。

在本实施例中，所述半导体衬底100为硅衬底。所述第一开口的深度范围为10nm～40nm。所述第一开口310向栅极结构200的一侧突出的距离范围也为10nm～40nm。

请参考图12，对所述第一开口310下方的半导体衬底100进行碳离子掺杂，形成第二碳化硅应力层350′。

所述碳离子掺杂的方法包括：以所述栅极结构200的侧墙230和光刻胶层420、掩膜层410为掩膜，对所述第一开口310下方的半导体衬底100进行碳离子、磷离子注入，形成碳化硅区域。所述碳离子注入的深度范围为30nm～100nm，所述碳离子注入的宽度取决于所述栅极结构200的侧墙230和掩膜层410之间的距离。所述第二碳化硅应力层350′的碳元素的摩尔百分比为0.5％～20％。

在本实施例中，所述磷离子与碳离子是同时离子注入到所述硅衬底中，所述第二碳化硅应力层350′成为后续形成的源/漏区的一部分。在其他实施例中，所述N型杂质(磷离子、砷离子)是在第一开口填充满碳化硅后利用离子注入的方式掺杂到所述第二碳化硅应力层350′中。

在进行碳离子注入后，对所述半导体衬底进行退火处理，使得注入的离子激活并修复离子注入造成的第二碳化硅应力层上表面形态损伤。在其他实施例中，所述退火处理可以在形成所述源/漏区后进行。

请参考图13，在外延形成碳化硅之前，可以在所述第一开口310的半导体衬底内壁表面外延形成一层与所述半导体衬底的材料相同的缓冲层330′，所述缓冲层的厚度范围为3nm～10nm。在本实施例中，所述缓冲层为第一硅层。由于所述第一开口310是利用湿法刻蚀形成，所述第一开口310内壁会比较粗糙，直接在所述半导体衬底内壁表面外延形成的碳化硅会有很多缺陷，影响器件的电学性能，因此先在所述第一开口310半导体衬底内壁表面外延形成第一硅层，由于外延形成的第一硅层具有较为光滑的表面，在所述第一硅层表面外延形成的碳化硅缺陷较少。

请参考图14，在所述第一开口310(请参考图13)内填充满碳化硅形成第一碳化硅应力层340′，并对所述第二碳化硅应力层350′、第一碳化硅应力层340′进行离子掺杂，形成源/漏区300′。

所述碳化硅的形成方法为外延生长，如气相外延生长或固相外延生长等，所述碳化硅材料的碳元素的摩尔百分比范围为0.5％～20％。在本实施例中，所述碳化硅的形成工艺为：在500℃～575℃的温度下，利用硅烷、四甲基硅烷、磷化氢反应气体在所述第一开口310内利用低压化学气相沉积(LPCVD)外延形成碳化硅，使得形成的碳化硅填充满所述第一开口310，形成第一碳化硅应力层340′。所述第一碳化硅应力层340′和第二碳化硅应力层350′构成源/漏区300′。其中，所述第一开口310底部的缓冲层330′由于碳离子的扩散作用构成了源/漏区300′的一部分。

所述第一开口310填充碳化硅形成第一碳化硅应力层340′，所述碳离子注入到所述第一开口底部的半导体衬底形成第二碳化硅应力层350′，所述第一碳化硅应力层340′向栅极结构200一侧突出，所述第二碳化硅应力层350′位于所述第一碳化硅应力层340′底部且与所述第一碳化硅应力层340′接触。

在本实施例中，利用所述磷化氢反应气体可使形成的第一碳化硅应力层340′原位掺杂有磷离子。在其他实施例中，所述N型杂质(磷离子或砷离子)掺杂的工艺可以通过将N型杂质离子注入到第一碳化硅应力层340′中。

在形成碳化硅源/漏区之后，除去所述光刻胶层420和掩膜层410，除去所述光刻胶层和掩膜层的方法为本领域技术人员的公知技术，在此不再赘述。

在所述第一开口内形成碳化硅之后，对所述第一碳化硅应力层进行退火处理，使得杂质离子被激活，并使得由碳化硅外延引起的缺陷得到修复。所述退火工艺为高温烘烤或快速热退火(RTA)，所述退火的温度范围为800℃～1100℃，退火时间为10S～30min。

但所述退火处理会降低所述源/漏区产生的拉伸应力，为了阻止因退火处理造成拉伸应力的降低，在进行退火处理之前，还可以在所述源/漏区表面形成第二硅层，所述源/漏区表面的第二硅层可以抑制因退火造成的所述源/漏区拉伸应力的退化。且当所述源/漏区的N型杂质是通过离子注入的方式掺杂到所述源/漏区时，所述第二硅层能保护所述源/漏区，防止所述源/漏区的上表面形态损伤。且当所述源/漏区表面形成导电插塞时，需要在所述源/漏区表面形成金属硅化物，利用第二硅层和所述第二硅层表面形成的金属层发生反应生成金属硅化物，所述金属硅化物的表面电阻比利用碳化硅与所述金属层发生反应生成的金属硅化物的表面电阻要小。

至此，本发明第二实施例的NMOS晶体管的剖面结构示意图请参考图14，包括：半导体衬底100；位于所述半导体衬底100表面的栅极结构200，所述栅极结构200包括位于所述半导体衬底100表面的栅氧化层210、位于所述栅氧化层210表面的栅电极220、位于所述栅氧化层210部分表面和栅电极220侧壁表面的侧墙230；位于所述栅极结构200两侧的半导体衬底100内的源/漏区300′，所述源/漏区300′包括：位于所述栅极结构200两侧的半导体衬底100内的第一碳化硅应力层340′和位于所述第一碳化硅应力层340′底部且与所述第一碳化硅应力层340′接触的第二碳化硅应力层350′，所述第一碳化硅应力层340′向栅极结构200的一侧突出。

其中，所述第一碳化硅应力层340′的深度范围为10nm～40nm，所述第一碳化硅应力层340′向栅极结构200的一侧突出的距离范围也为10nm～40nm，所述第二碳化硅应力层350′的深度范围为30nm～100nm。

所述第一碳化硅应力层340′向栅极结构200一侧的突出部分与栅极结构200的栅氧化层210接触，且所述第一碳化硅应力层340′的突出部分位于晶体管的沟道区两侧并伸入到栅极结构的下方，将更有效地拉伸所述栅极结构下方的沟道区的晶格结构，提高电子在沟道区的迁移率。

所述第一碳化硅应力层340′、第二碳化硅应力层350′中碳元素的摩尔百分比的范围为0.5％～20％。

在所述半导体衬底100和第一碳化硅应力层340′之间，还形成有一层与所述半导体衬底100材料相同的缓冲层330′，所述缓冲层330′的厚度范围为3nm～10nm。在本实施例中，所述半导体衬底为硅衬底，所述缓冲层为第一硅层。由于外延形成的第一硅层表面光滑，在所述第一硅层表面外延形成的碳化硅的缺陷较少。

本发明实施例中的NMOS晶体管的源/漏区材料为碳化硅，所述源/漏区包括第一碳化硅应力层和第二碳化硅应力层，通过在所述第一开口填充碳化硅形成第一碳化硅应力层，通过将所述碳离子注入到所述第一开口底部的半导体衬底形成第二碳化硅应力层，所述第一碳化硅应力层向栅极结构的一侧突出，将更有效地拉伸所述栅极结构下方的沟道区的晶格结构，提高电子在沟道区的迁移率，且位于所述第一碳化硅应力层底部且与所述第一碳化硅应力层接触的第二碳化硅应力层的深度范围为30nm～100nm，大深度的第二碳化硅应力层可以产生较大的拉伸应力，进一步的拉伸所述栅极结构下方的沟道区的晶格结构，提高电子在沟道区的迁移率。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims

1.一种NMOS晶体管，其特征在于，包括：

半导体衬底；

位于所述半导体衬底表面的栅极结构；

2.如权利要求1所述的NMOS晶体管，其特征在于，所述第一碳化硅应力层向栅极结构的一侧突出的距离范围为10nm～40nm，所述第一碳化硅应力层的深度范围为10nm～40nm。

3.如权利要求1所述的NMOS晶体管，其特征在于，所述第二碳化硅应力层的深度范围为30nm～100nm。

4.如权利要求1所述的NMOS晶体管，其特征在于，所述第一碳化硅应力层和第二碳化硅应力层的碳元素的摩尔百分比范围为0.5％～20％。

5.如权利要求1所述的NMOS晶体管，其特征在于，所述源/漏区与半导体衬底之间形成有与半导体衬底的材料相同的缓冲层。

6.如权利要求5所述的NMOS晶体管，其特征在于，所述缓冲层的厚度范围为3nm～10nm。

7.如权利要求1所述的NMOS晶体管，其特征在于，所述源/漏区表面形成有第二硅层。

8.一种NMOS晶体管的形成方法，其特征在于，包括：

提供半导体衬底；

在所述半导体衬底表面形成栅极结构；

9.如权利要求8所述的NMOS晶体管的形成方法，其特征在于，形成所述源/漏区的步骤包括：

10.如权利要求9所述的NMOS晶体管的形成方法，其特征在于，所述第一开口向栅极结构的一侧突出的距离范围为10nm～40nm，所述第一开口的深度范围为10nm～40nm。

11.如权利要求9所述的NMOS晶体管的形成方法，其特征在于，所述第二开口的深度范围为30nm～100nm。

12.如权利要求9所述的NMOS晶体管的形成方法，其特征在于，所述第一碳化硅应力层、第二碳化硅应力层的碳元素的摩尔百分比范围为0.5％～20％。

13.如权利要求9所述的NMOS晶体管的形成方法，其特征在于，在对所述第一开口、第二开口内形成碳化硅应力层之前，对所述第二开口底部的半导体衬底进行碳离子掺杂。

14.如权利要求9所述的NMOS晶体管的形成方法，其特征在于，在对所述第一开口、第二开口内形成碳化硅应力层之前，在所述第一开口、第二开口内壁表面形成一层与所述半导体衬底的材料相同的缓冲层。

15.如权利要求14所述的NMOS晶体管的形成方法，其特征在于，所述缓冲层的厚度范围为3nm～10nm。

16.如权利要求9所述的NMOS晶体管的形成方法，其特征在于，在所述源/漏区表面形成第二硅层。

17.如权利要求8所述的NMOS晶体管的形成方法，其特征在于，形成所述源/漏区的步骤包括：

18.如权利要求17所述的NMOS晶体管的形成方法，其特征在于，所述第一开口向栅极结构的一侧突出的距离范围为10nm～40nm，所述第一开口的深度范围为10nm～40nm。

19.如权利要求17所述的NMOS晶体管的形成方法，其特征在于，第二碳化硅应力层的深度范围为30nm～100nm。

20.如权利要求17所述的NMOS晶体管的形成方法，其特征在于，所述第一碳化硅应力层、第二碳化硅应力层的碳元素的摩尔百分比范围为0.5％～20％。

21.如权利要求17所述的NMOS晶体管的形成方法，其特征在于，在对所述第一开口进行填充之前，在所述第一开口半导体衬底内壁表面形成一层与所述半导体衬底的材料相同的缓冲层。

22.如权利要求21所述的NMOS晶体管的形成方法，其特征在于，所述缓冲层的厚度范围为3nm～10nm。

23.如权利要求17所述的NMOS晶体管的形成方法，其特征在于，在所述源/漏区表面形成第二硅层。