CN104779161A - 一种半导体器件及其制备方法 - Google Patents

一种半导体器件及其制备方法 Download PDF

Info

Publication number
CN104779161A
CN104779161A CN201410016495.7A CN201410016495A CN104779161A CN 104779161 A CN104779161 A CN 104779161A CN 201410016495 A CN201410016495 A CN 201410016495A CN 104779161 A CN104779161 A CN 104779161A
Authority
CN
China
Prior art keywords
source
ion
layer
drain area
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201410016495.7A
Other languages
English (en)
Inventor
杨勇胜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201410016495.7A priority Critical patent/CN104779161A/zh
Publication of CN104779161A publication Critical patent/CN104779161A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66492—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a pocket or a lightly doped drain selectively formed at the side of the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明涉及一种半导体器件及其制备方法，包括：提供半导体衬底，并选用大原子质量的离子对拟形成源漏区的区域进行高能量、高剂量、小角度的预非晶化注入，以在所述源漏区中形成预非晶化注入层；执行退火步骤，以在所述源漏区中形成位错环。通过所述方法制备得到半导体器件通过透射电镜TEM对所述器件检测发现通过PAI的NMOS器件中在源漏区中形成伸向沟道的位错环（dislocation loop），通过半导体工艺模拟以及器件模拟工具（Technology Computer Aided Design，TCAD）进一步证实了所述位错环可以显著的增强所述NMOS沟道的应力（stress），所述NMOS器件可以获得超过10%的电流增益，使器件的性能进一步的提高。

Description

一种半导体器件及其制备方法
技术领域
本发明涉及半导体领域，具体地，本发明涉及一种半导体器件及其制备方法。
背景技术
在集成电路制造领域，随着MOS晶体管的不断缩小，尤其是在纳米级别以下的工艺中，各种因为器件的物理极限所带来的二级效应不可避免，器件的特征尺寸按比例缩小变得困难，其中MOS晶体管器件及其电路制造领域容易出现从栅极向衬底的漏电问题。
随着技术节点的降低，传统的栅介质层不断变薄，晶体管漏电量随之增加，引起半导体器件功耗浪费等问题。为解决上述问题，同时避免高温处理过程，现有技术提供一种将高K金属栅极替代多晶硅栅极的解决方案。
为了解决上述问题采用高K栅极材料和金属栅来代替现有技术中常规的栅极结构，目前金属栅的形成过程为首先在半导体衬底101上形成栅极氧化物、栅极介质层以及掩膜层，以形成叠层，然后图案化所述叠层形成虚拟栅极103并形成间隙壁104，然后进行源漏注入形成源漏极102，接着蚀刻去除所述虚拟栅极103，然后沉积金属栅极，所述金属栅极可以包括函数金属层，阻挡层和金属材料层。
随着器件尺寸的不断缩小，半导体器件中的应力工艺成为提高器件性能的关键因素，例如在PMOS晶体管中通过在PMOS的源漏上形成SiGe来增加应力，以提高器件的性能。
现有技术中还大都在制备过程中形成接触孔蚀刻停止层（CESL），多晶硅表面组装技术（Surface Mounted Technology，SMT）以提高器件的性能，在高K金属栅极技术中，接触孔蚀刻停止层（CESL）应力技术是一个非常具有前景的应力技术，但是当所述多晶硅栅极结构替换为金属结构之后，所述接触孔蚀刻停止层（CESL）的应力不再有效。
目前，在高K金属栅极的制备过程中由于接触孔蚀刻停止层（CESL）的作用不再那么明显，使器件的性能还具有明显的差距，需要考虑其他的新方法，以进一步提高NMOS通道应力，解决高K金属栅极制备过程中存在的上述问题，以提高器件的性能。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明为了克服目前存在问题，提供了一种半导体器件的制备方法，包括：
提供半导体衬底，并选用大原子质量的离子对拟形成源漏区的区域进行高能量、高剂量、小角度的预非晶化注入，以在所述源漏区中形成预非晶化注入层；
执行退火步骤，以在所述源漏区中形成位错环。
作为优选，所述预非晶化注入选用Ge或硅离子。
作为优选，所述预非晶化注入选用Sb离子。
作为优选，所述预非晶化注入的能量为40-80Kev。
作为优选，所述预非晶化注入的剂量为5E14-2E15离子/cm2。
作为优选，所述预非晶化注入的角度为0-20°。
作为优选，所述预非晶化注入的角度是指离子注入方向与竖直方向之间的夹角。
作为优选，所述退火步骤包括先执行尖峰退火，再执行扫描激光退火。
作为优选，所述尖峰退火温度为1000-1050℃。
作为优选，所述半导体器件为NMOS器件，所述NMOS器件中形成有高K金属栅极。
本发明还提供了一种上述的方法制备得到的半导体器件，所述半导体器件的源漏区中形成有位错环。
作为优选，所述位错环由所述源漏区伸向所述器件的沟道中。
本发明为了克服目前存在问题，在高K金属栅极的制备过程中，在形成源漏的过程中选用高能量、高剂量的Ge或Sb进行预非晶化注入(Pre-amorphization Implantation,PAI)，所述预非晶化注入选用更高的离子注入能量，更高的离子注入剂量，注入角度为0-20°，其中所述注入角度是指离子注入方向和竖直方向之间的夹角，在进行预非晶化注入之后在所述MMOS器件的源漏区中形成一个较深的预非晶化注入层。
然后进行尖峰退火(Spike Anneal)，然后再进行扫描激光退火（scanninglaser anneal），以在所述NMOS器件的源漏区中形成位错环，所述位错将在所述器件的通道中引入拉伸应力，提高电子的迁移率，进而提高器件的性能。
通过所述方法制备得到半导体器件通过透射电镜TEM对所述器件检测发现通过PAI的NMOS器件中在源漏区中形成伸向沟道的位错环（dislocationloop），通过半导体工艺模拟以及器件模拟工具（Technology Computer AidedDesign，TCAD）进一步证实了所述位错环可以显著的增强所述NMOS沟道的应力（stress），所述NMOS器件可以获得超过10%的电流增益，使器件的性能进一步的提高。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
图1为现有技术的方法制备得到的半导体器件的结构示意图；
图2为本发明的一具体地实施方式中制备得到的半导体器件的结构示意图；
图3为本发明的一具体地实施方式中制备得到的半导体器件的结构的TEM图；
图4为本发明的一具体地实施方式中制备得到的半导体器件的制备工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述半导体器件及其制备方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
本发明为了解决现有技术中存在的问题，提供了一种半导体器件的制备方法，包括：
提供半导体衬底，并选用大原子质量的离子对拟形成源漏区的区域进行高能量、高剂量、小角度的预非晶化注入，以在所述源漏区中形成预非晶化注入层；
执行退火步骤，以在所述源漏区中形成位错环。
在本发明中为了在所述源漏区中形成位错环，在进行源漏注入时跟现有技术中的源漏注入选用不一样的条件，包括注入的离子、注入能量、注入剂量、注入角度以及注入方法等。
例如在本发明中选用预非晶化注入的方式形成源漏区，在所述预非晶化注入中选用原子质量大的（heavier mass atom）离子进行预非晶化注入，所述原子质量大的（heavier mass atom）离子的离子是指相对于现有技术中B、P等常规的注入离子而言，本发明选用比B、P等常规的注入离子的原子质量大的离子进行注入，但是所述原子质量并不局限于某一数值范围，只要能够实现较深的离子注入，在退火后形成所述位错环（dislocation loop）即可应用于本发明。作为优选，在本申请中选用Ge或Sb离子进行预非晶化注入。
其中，选用Ge离子时，所述Ge离子并非掺杂原子（dopant），当选用Sb离子时，所述Sb离子作为N行掺杂剂执行注入。
同样，在本发明中所述高能量、高剂量、小角度均相对于现有技术中的常规操作而言，相对于现有技术中的注入能量。注入剂量本发明具有更高的注入能量和剂量，但也并不局限于某一数值范围，只要能够实现较深的离子注入，在退火后形成所述位错环（dislocation loop）即可应用于本发明。作为优选，在本申请中所述预非晶化注入的能量为40-80Kev；所述预非晶化注入的剂量为5E14～2E15离子/cm2，所述预非晶化注入的角度为0-20°。
需要说明的是，在本发明中所述预非晶化注入的角度是指离子注入方向与竖直方向之间的夹角，具体地在实际操作过程中所述角度可以为所述离子注入方向与所述栅极结构的间隙壁之间的角度。
在本发明中离子注入区域由形成的开口的宽度、开口的高度、离子注入的能量、注入的角度及离子穿透侧墙和介质层能力决定。当与垂直方向的角度增大，离子注入区将从沟道中间移向沟道的两侧，同时halo离子注入区的深度变浅。因此在本发明中选用较小的角度进行注入，以在所述源漏区中形成较深的预非晶化注入层，在退火之后形成的位错环位于所述源漏区中并指向所述器件的沟道。
其中，所述退火步骤包括先执行尖峰退火，再执行扫描激光退火；作为优选，所述尖峰退火温度为1000-1050℃。
通过所述方法制备得到半导体器件通过透射电镜TEM对所述器件检测发现通过PAI的NMOS器件中在源漏区中形成伸向沟道的位错环（dislocationloop），通过半导体工艺模拟以及器件模拟工具（Technology Computer AidedDesign，TCAD）进一步证实了所述位错环可以显著的增强所述NMOS沟道的应力（stress），所述NMOS器件可以获得超过10%的电流增益，使器件的性能进一步的提高。
实施例1
下面结合附图1-2对本发明所述半导体器件的制备方法作进一步的说明。
首先执行步骤201，首先提供半导体衬底201，并在所述半导体衬底201上形成虚拟栅极结构。
具体地，如图1所示，所述半导体衬底201可以为以下所提到的材料中的至少一种：硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）以及绝缘体上锗化硅（SiGeOI）等。在所述衬底中可以形成有掺杂区域和/或隔离结构，所述隔离结构为浅沟槽隔离（STI）结构或者局部氧化硅（LOCOS）隔离结构。
在本发明的实施例中，所述衬底可以是Si衬底，其还可以包括在Si上的SiO2界面层，通过快速热氧化工艺（RTO）或原子层沉积工艺（ALD）来形成SiO2界面层。
接着在所述衬底上形成栅极材料层，在本发明中优选为硅或多晶硅层，作为优选，在所述半导体衬底上形成栅堆栈层，包括依次层叠的高K介电层、TiN覆盖层、多晶硅层，以及位于所述TiN覆盖层和多晶硅层之间的阻挡层；
具体地，在该衬底上形成栅极介电层，可以选用高K材料来形成所述栅极介电层，例如用在Hf02中引入Si、Al、N、La、Ta等元素并优化各元素的比率来得到的高K材料等。所述形成栅极介电层的方法可以是物理气相沉积工艺或原子层沉积工艺。在本发明的实施例中，在所述SiO2界面层上形成HfAION栅极介电层，其厚度为15到60埃。之后，在栅极介电层上形成栅极堆栈结构的TiN覆盖层，然后在TiN层上沉积扩散阻挡层，可以是TaN层或AlN层。之后在扩散阻挡层上沉积包括多晶硅材料的栅极电极层。
蚀刻所述栅堆栈层以在所述衬底上形成虚设栅极203；
具体地，可以使用光刻工艺对以上步骤所形成的SiO2界面层高K介电层、TiN覆盖层、多晶硅层进行图案化处理，得到所述虚拟栅极结构，所形成的栅极具有堆栈的结构。
执行步骤202，在所述虚拟栅极203的侧壁上形成偏移侧壁204以及间隙壁205。
具体地，偏移侧墙204的材料可以是氮化硅，氧化硅或者氮氧化硅等绝缘材料。偏移侧墙204可以提高形成的晶体管的沟道长度，减小短沟道效应和由于短沟道效应引起的热载流子效应。
作为优选，在该步骤中还可以包含以下步骤：
形成轻掺杂源极/漏极(LDD)于虚拟栅极结构任一侧的衬底中。所述形成LDD的方法可以是离子注入工艺或扩散工艺。所述LDD离子注入的离子类型根据将要形成的半导体器件的电性决定，在本发明中所述器件为NMOS器件，则LDD注入工艺中掺入的杂质离子为磷、砷、锑、铋中的一种或组合。根据所需的杂质离子的浓度，离子注入工艺可以一步或多步完成。
作为优选，在本发明中优选LDD离子注入的方法，所述LDD离子注入为选用一定角度的离子注入，在本发明中注入角度为25°～45°，优选为30°～35°，注入的能量以及剂量可以根据实际需要继续选择，在此不再赘述。
在衬底和上述步骤所形成的偏移侧墙上形成间隙壁（Spacer）205，可以使用氮化硅、碳化硅、氮氧化硅或其组合的材料。可以在衬底上沉积第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成间隙壁，所述间隙壁可以具有10-30NM的厚度。然后，用离子注入工艺或扩散工艺重掺杂源极和漏极（S/D）形成于栅极间隙壁任一侧的衬底中。还可以包括退火步骤、形成袋形注入区、NiSi沉积等步骤。
执行步骤203，在所述虚拟栅极203的两侧半导体衬底的源漏区中形成位错环206。
具体地，在该步骤中选用原子质量大的离子进行高能量、高剂量、小角度的预非晶化注入，以在所述源漏区中形成预非晶化注入层；执行退火步骤，以在所述源漏区中形成位错环。
在本发明中为了在所述源漏区中形成位错环，在进行源漏注入时跟现有技术中的源漏注入选用不一样的条件，包括注入的离子、注入能量、注入剂量、注入角度以及注入方法等。
例如在本发明中选用预非晶化注入的方式形成源漏区，在所述预非晶化注入中选用原子质量大的（heavier mass atom）离子进行预非晶化注入，所述原子质量大的（heavier mass atom）离子的离子是指相对于现有技术中B、P等常规的注入离子而言，本发明选用比B、P等常规的注入离子的原子质量大的离子进行注入，但是所述原子质量并不局限于某一数值范围，只要能够实现较深的离子注入，在退火后形成所述位错环（dislocation loop）即可应用于本发明。作为优选，在本申请中选用Ge、Si或Sb离子进行预非晶化注入。
其中，选用Ge离子时，所述Ge离子并非掺杂原子（dopant），当选用Sb离子时，所述Sb离子作为N行掺杂剂执行注入。
进一步在选用Ge离子时在形成所述位错环之后还可以进一步包含在所述源漏区进行源漏注入的步骤。
同样，在本发明中所述高能量、高剂量、小角度均相对于现有技术中的常规操作而言，相对于现有技术中的注入能量。注入剂量本发明具有更高的注入能量和剂量，但也并不局限于某一数值范围，只要能够实现较深的离子注入，在退火后形成所述位错环（dislocation loop）即可应用于本发明。作为优选，在本申请中所述预非晶化注入的能量为40-80Kev；所述预非晶化注入的剂量为5E14～2E15离子/cm2，所述预非晶化注入的角度为0-20°。
需要说明的是，在本发明中所述预非晶化注入的角度是指离子注入方向与竖直方向之间的夹角，具体地在实际操作过程中所述角度可以为所述离子注入方法与所述栅极结构的间隙壁或者栅极结构侧壁上的蚀刻停止层的角度。
在本发明中离子注入区域由形成的开口的宽度、开口的高度、离子注入的能量、注入的角度及离子穿透侧墙和介质层能力决定。当与垂直方向的角度增大，离子注入区将从沟道中间移向沟道的两侧，同时离子注入区的深度变浅。因此在本发明中选用较小的角度进行注入，以在所述源漏区中形成较深的预非晶化注入层，在退火之后形成的位错环位于所述源漏区中并指向所述器件的沟道。
其中，所述退火步骤包括先执行尖峰退火，再执行扫描激光退火；作为优选，所述尖峰退火温度为1000-1050℃。
通过所述方法制备得到半导体器件通过透射电镜TEM对所述器件检测发现通过PAI的NMOS器件中在源漏区中形成伸向沟道的位错环（dislocationloop），如图3所示，通过半导体工艺模拟以及器件模拟工具（TechnologyComputer Aided Design，TCAD）进一步证实了所述位错环可以显著的增强所述NMOS沟道的应力（stress），所述NMOS器件可以获得超过10%的电流增益，使器件的性能进一步的提高。
执行步骤204，然后执行应力记忆效应（Stress memorization technique，简称SMT）。
具体地，执行应力记忆效应，以在所述器件制备工艺中引入应力，具体地，在器件预非晶化注入之后，沉积一层氮化硅薄膜保护层（cap layer），紧接着进行源漏退火，在源漏退火过程中，会产生氮化硅薄膜保护层、多晶硅栅以及侧墙之间的热应力和内应力效应，所述应力会被记忆在多晶硅栅之中。然后，蚀刻去除所述氮化硅薄膜保护层，但记忆在多晶硅栅中的应力，仍然会传导到半导体器件的沟道之中。所述应力效果，对提高NMOS器件电子迁移率有益。
为了进一步提高器件的性能，在所述NMOS器件中，在所述栅极结构的两侧源漏区上外延生长SiC层，以形成抬升SiC源漏极，在本发明中采用选择性外延生长(SEG)形成所述SiC层，具体地，选用含硅气体作为原料气体，选用含C气体作为掺杂，在载气的输送下进入反应室，进而外延得到所述SiC层。作为优选，外延生长所述SiC层的同时可以进行原位掺杂（in-situ doped），可以掺杂磷或者砷等，例如外延的同时通入含磷或砷的气体。
本发明所述位错将环在所述器件的通道中引入拉伸应力，提高电子的迁移率。
执行步骤204，在所述衬底上形成接触孔蚀刻停止层（CESL）。
具体地，在所述衬底上形成接触孔蚀刻停止层（CESL），所述接触孔蚀刻停止层可包括一介电材料，如含硅材料、含氮材料、含碳材料、或相似物。
蚀刻停止层可包括数种蚀刻停止材料中的任意两种。非限制性示例包括导体蚀刻停止材料、半导体蚀刻停止材料和介电蚀刻停止材料。由于下面的额外描述中将变得更显而易见的原因，蚀刻停止层包括易受局部改变影响的蚀刻停止材料，其为蚀刻停止层提供区域特定的蚀刻选择性。等在本发明中所述接触孔蚀刻停止层106为包含两层，包含在内的一层氧化物层以及在所述氧化物层外面的氮化物层，其中所述氧化物可以选用SiO2，所述氮化物可以选用SiCN、SiN、SiC、SiOF、SiON中的一种，但是所述接触孔蚀刻停止层并不局限于上述示例。
对层间介电层和以上步骤中沉积的层间介电层进行平坦化处理。所述平坦化处理的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。
执行步骤205，去除所述虚设栅极203的所述多晶硅层。
具体地，去除虚拟栅极203中的多晶硅层，形成沟槽。所述去除的方法可以是光刻和蚀刻。在蚀刻过程中所用的气体包括HBr，其作为主要蚀刻气体；还包括作为刻蚀补充气体的02或Ar，其可以提高刻蚀的品质。在该步骤之后，PMOS中的TaN或AlN层的最终厚度在10-30埃之间。
执行步骤206，形成金属栅极。
具体地，执行形成金属栅极的步骤。所述金属栅极通过沉积多个薄膜堆栈形成。所述薄膜包括功函数金属层，阻挡层和金属铝材料层。所述阻挡层包括TaN、TiN、TaC、TaSiN、WN、TiAl、TiAlN或上述的组合。所述沉积阻挡层方法非限制性实例包括化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)。
在本发明的一个实施例中使用原子层沉积（ALD）、溅镀及物理气相沉积(PVD)的方法，所形成的阻挡层的厚度在10-100埃之间。所述功函数金属层包括一层或多层金属层。所述金属层可以是TiN、TaN、TiN和TaN、上述的组合。所述金属层可以用ALD、PVD或CVD的方法形成。优选地，所述功函数金属层的厚度在10-200埃之间。
所述金属铝材料层可以用CVD或PVD的方法进行沉积。在该导电层形成之后，在300-500摄氏度温度下进行退火。其在含氮环境中反应的时间为10-60分钟。最后进行导电层的平坦化，以除去沟槽以外的导电层而形成金属栅极。
本发明还提供了一种上述方法制备得到的半导体器件，所述半导体器件的源漏区中形成有位错环206，所述位错环206由所述源漏区伸向所述器件的沟道中，如图2所示。
本发明为了克服目前存在问题，在高K金属栅极的制备过程中，在形成源漏的过程中选用高能量、高剂量的Ge进行预非晶化注入(Pre-amorphization Implantation,PAI)，所述预非晶化注入选用更高的离子注入能量，更高的离子注入剂量，注入角度为0-20°，其中所述注入角度是指离子注入方向和竖直方向之间的夹角，在进行预非晶化注入之后在所述MMOS器件的源漏区中形成一个较深的预非晶化注入层。
然后进行尖峰退火(Spike Anneal)，然后再进行扫描激光退火（scanninglaser anneal），以在所述NMOS器件的源漏区中形成位错环，所述位错将在所述器件的通道中引入拉伸应力，提高电子的迁移率，进而提高器件的性能。
通过所述方法制备得到半导体器件通过透射电镜TEM对所述器件检测发现通过PAI的NMOS器件中在源漏区中形成伸向沟道的位错环（dislocationloop），通过半导体工艺模拟以及器件模拟工具（Technology Computer AidedDesign，TCAD）进一步证实了所述位错环可以显著的增强所述NMOS沟道的应力（stress），所述NMOS器件可以获得超过10%的电流增益，使器件的性能进一步的提高。
图4为本发明制备所述半导体器件的工艺流程图，包括以下步骤：
步骤201提供半导体衬底，并选用大原子质量的离子对拟形成源漏区的区域进行高能量、高剂量、小角度的预非晶化注入，以在所述源漏区中形成预非晶化注入层；
步骤202执行退火步骤，以在所述源漏区中形成位错环。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (12)

1.一种半导体器件的制备方法，包括：
提供半导体衬底，并选用大原子质量的离子对拟形成源漏区的区域进行高能量、高剂量、小角度的预非晶化注入，以在所述源漏区中形成预非晶化注入层；
执行退火步骤，以在所述源漏区中形成位错环。
2.根据权利要求1所述的方法，其特征在于，所述预非晶化注入选用Ge或硅离子。
3.根据权利要求1所述的方法，其特征在于，所述预非晶化注入选用Sb离子。
4.根据权利要求1所述的方法，其特征在于，所述预非晶化注入的能量为40-80Kev。
5.根据权利要求1所述的方法，其特征在于，所述预非晶化注入的剂量为5E14-2E15离子/cm2。
6.根据权利要求1所述的方法，其特征在于，所述预非晶化注入的角度为0-20°。
7.根据权利要求1所述的方法，其特征在于，所述预非晶化注入的角度是指离子注入方向与竖直方向之间的夹角。
8.根据权利要求1所述的方法，其特征在于，所述退火步骤包括先执行尖峰退火，再执行扫描激光退火。
9.根据权利要求8所述的方法，其特征在于，所述尖峰退火温度为1000-1050℃。
10.根据权利要求1所述的方法，其特征在于，所述半导体器件为NMOS器件，所述NMOS器件中形成有高K金属栅极。
11.一种权利要求1至10之一所述的方法制备得到的半导体器件，所述半导体器件的源漏区中形成有位错环。
12.根据权利要求11所述的器件，其特征在于，所述位错环由所述源漏区伸向所述器件的沟道中。
CN201410016495.7A 2014-01-14 2014-01-14 一种半导体器件及其制备方法 Pending CN104779161A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410016495.7A CN104779161A (zh) 2014-01-14 2014-01-14 一种半导体器件及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410016495.7A CN104779161A (zh) 2014-01-14 2014-01-14 一种半导体器件及其制备方法

Publications (1)

Publication Number Publication Date
CN104779161A true CN104779161A (zh) 2015-07-15

Family

ID=53620570

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410016495.7A Pending CN104779161A (zh) 2014-01-14 2014-01-14 一种半导体器件及其制备方法

Country Status (1)

Country Link
CN (1) CN104779161A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108630531A (zh) * 2018-05-04 2018-10-09 武汉新芯集成电路制造有限公司 解决有源区位错缺陷的方法及半导体器件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040132260A1 (en) * 2002-11-14 2004-07-08 Stmicroelectronics Sa Process for fabricating a short-gate-length MOS transistor and integrated circuit comprising such a transistor
US20070238234A1 (en) * 2006-04-03 2007-10-11 Hsiang-Ying Wang Method of forming a MOS transistor
CN102931222A (zh) * 2011-08-08 2013-02-13 中国科学院微电子研究所 半导体器件及其制造方法
CN104517846A (zh) * 2013-09-27 2015-04-15 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040132260A1 (en) * 2002-11-14 2004-07-08 Stmicroelectronics Sa Process for fabricating a short-gate-length MOS transistor and integrated circuit comprising such a transistor
US20070238234A1 (en) * 2006-04-03 2007-10-11 Hsiang-Ying Wang Method of forming a MOS transistor
CN102931222A (zh) * 2011-08-08 2013-02-13 中国科学院微电子研究所 半导体器件及其制造方法
CN104517846A (zh) * 2013-09-27 2015-04-15 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108630531A (zh) * 2018-05-04 2018-10-09 武汉新芯集成电路制造有限公司 解决有源区位错缺陷的方法及半导体器件

Similar Documents

Publication Publication Date Title
US7838887B2 (en) Source/drain carbon implant and RTA anneal, pre-SiGe deposition
CN102931222B (zh) 半导体器件及其制造方法
CN104701310B (zh) 具有轮廓化功函金属栅电极的半导体器件及其制造方法
US10079279B2 (en) FET with local isolation layers on S/D trench sidewalls
US8318571B2 (en) Method for forming P-type lightly doped drain region using germanium pre-amorphous treatment
JP2006278974A (ja) 半導体装置及びその製造方法
CN110034067B (zh) 半导体器件及其形成方法
CN104217955B (zh) N型晶体管及其制作方法、互补金属氧化物半导体
US8728894B2 (en) Method for fabricating an NMOS transistor
CN102110609B (zh) 高性能半导体器件及其形成方法
US9231079B1 (en) Stress memorization techniques for transistor devices
US9905673B2 (en) Stress memorization and defect suppression techniques for NMOS transistor devices
CN102569082B (zh) 用于制作嵌入式锗硅应变pmos器件结构的方法
CN103811420B (zh) 一种半导体器件的制备方法
CN103943504A (zh) 一种半导体器件及其制备方法
US9773707B2 (en) Method for manufacturing semiconductor device
US20050098818A1 (en) Drain/source extension structure of a field effect transistor including doped high-k sidewall spacers
CN107039277B (zh) 用于晶体管装置的应力记忆技术
US9455140B2 (en) Methods of forming doped epitaxial SiGe material on semiconductor devices
CN104779161A (zh) 一种半导体器件及其制备方法
CN104183488A (zh) 一种FinFET半导体器件及其制备方法
CN103943492A (zh) 一种半导体器件及其制备方法
US9865731B2 (en) Semiconductor device and manufacturing method thereof
CN103377935B (zh) Mos晶体管的制造方法
CN102842506B (zh) 一种应变半导体沟道的形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
EXSB Decision made by sipo to initiate substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20150715