DE69016955T2 - Verfahren zur Herstellung einer Halbleiteranordnung. - Google Patents

Verfahren zur Herstellung einer Halbleiteranordnung.

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Description

  • Die vorliegende Erfindung betrifft ein Verfahren zum Herstellen einer Halbleitervorrichtung mit einem nichtflüchtigen Speicherzellenbereich und einem Logikbereich einschließlich MOS-Transistoren.
  • Ein herkömmliches Verfahren zum Herstellen einer Halbleitervorrichtung mit einem nicht-flüchtigen Speicherzellenbereich und einem Logikbereich einschließlich MOS-Transistoren wird jetzt erklärt werden.
  • Zunächst wird zum Bilden eines ersten Isolierfilms und eine: ersten Polysiliziumfilms in dem Speicherzellenbereich ein Gateoxidfilm über einem Halbleiterwafer oder -substrat durch thermische Oxidation gebildet, und dann wird ein Polysiliziumfilm auf dem Oxidfilm abgeschieden.
  • Darauf werden nur die Abschnitte des Gateoxidfilms und Polysiliziumfilms, welche in dem Logikbereich angesiedelt sind, von dem Wafer entfernt. Dann wird ein weiterer Tsolierfilm überall auf dem Wafer durch thermische Oxidatio gebildet. Ein Lackfilm wird direkt aufgetragen auf dem Isolierfilm. Darauf wird eine Öffnung gebildet in einem gewünschten Abschnitt des Lackfilms, wodurch Verunreinigungsionen in das Substrat des Logikbereichs implantiert werden, um dabei den Kanalbereich eines MOS-Transistors zu bilden. Der Lackfilm wird dann entfernt, und ein zweiter Polysiliziumfilm wird über dem Speicherzellenbereich und Logikbereich abgeschieden.
  • Darauf werden vorbestimmte Abschnitte des Speicherzellenbereichs und Logikbereichs Selbsausrichtungs-Trockenätzen unterworfen, um somit eine Speicherzelle und einen MOS-Transistor, welche eine Logikschaltung bilden, herzustellen.
  • Jedoch hat diese Verfahren folgende Nachteile:
  • 1. Aufgrund des Prozesses des Implantierens von Verunreinigungsionen in dem Logikbereich durch den Gateoxidfilm wird der Gatefilm geladen mit einem Teil der Verunreinigungsionen und Fangstellen werden darin gebildet. Somit ist die Gate-Schwellspannung Vth des MOSFET unstabil.
  • 2. Zum Implantieren von Verunreinigungsionen in den Kanalbereich des Logikbereichs wird der Lackfilm direkt gebildet auf einem Poly-Poly-Isolierfilm (einem Isolierfilm, gebildet zwischen einem erdfreien Gate und einem Steuergate) in dem nicht-flüchtigen Speicherzellenbereich und auf dem Gateoxidfilm in dem Logikbereich. Das verursacht, daß ein Teil des Lackfilms zurückbleibt als eine Verschmutzung in dem Poly-Poly-Isolierfilm und in dem Gateoxidfilm.
  • Aufgabe der vorligenden Erfindung ist es, ein Verfahren zum Herstellen einer überlegenen Halbleitervorrichtung mit einer nicht-flüchtigen Speicherzelle hoher Qualität und MOS-Transistoren hoher Zuverlässigkeit zum Bilden einer Logikschaltung zu schaffen.
  • Erfindungsgemäß wird diese Aufgabe gelöst durch ein Verfahren zum Herstellen einer Halbleitervorrichtung mit einem nicht-flüchtigen Speicherzellenbereich und einem Logikbereich einschließlich MOS-Transistoren, welches die Schritte umfaßt: aufeinanderfolgendes Bilden eines ersten Isolierfilms und einer ersten Elektrodenschicht auf einem Halbleitersubstrat; Entfernen des ersten Isolierfilms und der ersten Elektrodenschicht, welche in dem Logikbereich angesiedelt sind, ohne Entfernen des ersten Isolierfims und der ersten Elektrodenschicht, welche in dem nicht-flüchtigen Speicherzellenbereich angesiedelt sind; Bilden eines abgeschiedenen Opferfilms zur Isolation über die gesamte Oberfläche in dem Speicherzellenbereich und Logikbereich; und Auftragen eines Lackfilms auf dem Opferfilm; Bilden einer Öffnung in einem erwünschten Abschnitt des Lackfilms, und Implantieren von Verunreinigungsionen in das Halbleitersubstrat, das in dem Logikbereich angesiedelt ist, durch die Öffnung; Entfernen des Lackfilms und Opferfilms, und aufeinanderfolgendes Bilden eines zweiten Isolierfilms und einer zweiten Elektrodenschicht in dem nicht-flüchtigen Speicherzellenbereich und Logikbereich.
  • Gemäß dem Vefahren wird der Lackfilm aufgetragen, nachdem der Opferfilm über der gesamten Oberfläche des nichtflüchtigen Speicherzellenbereichs und Logikbereichs gebildet ist. Darauffolgend werden Verunreinigungsioenen implantiert nur in einen gewünschten Kanalbereich des Logikbereichs, dann werden der Lackfilm und der Opferfilm entfernt, und ein Gateoxidfilm wird gebildet.
  • Da dies so ist, werden die Fangstellen oder dergleichen nicht in dem Gateisolierfilm der MOS-Transistoren gebildet werden, und ebenfalls wird eine Fluktuation in der Gate-Schwellspannung Vth des Transistors nicht auftreten. Weiterhin bleibt kein Teil des Lackfilms, welcher als Verschmutzung agiert, zurück in den Poly-Poly-Isolierfilm und Gateoxidfilm, welches wichtige Elemente für den Betrieb der nicht-flüchtigen Speicherzelle und MOS-Transistoren sind. Daraus resultierend sind diese Filme in ihrer Zuverlässigkeit vergrößert.
  • Die Erfindung kann vollständiger verstanden werden aus der folgenden detaillierten Beschreibung in Zusammenhang mit der begleitenden Zeichnung.
  • Die Figuren zeigen im einzelnen:
  • Figuren 1A bis 1F einen Flußplan, der nützlich ist beim Beschreiben eines Herstellungsverfahrens einer Halbleitervorrichtung nach einer Ausführungsform der voliegenden Erfindung.
  • Das Verfahren nach der vorliegenden Erfindung wird detailliert erklärt werden mit Bezug auf die begleitende Zeichnung, welche eine Ausführungsform davon zeigt.
  • Figuren 1A bis 1F zeigen einen Halbleitervorrichtung mit einem EPROM und MOS-Transistoren. In den Figuren ist eine unterbrochene Linie 21 eine Grenze, welche einen nichtflüchtigen Speicherzellenbereich 10 und einen Logikbereich 11 definiert.
  • Mit Bezug zunächst auf Figur 1A wird ein erster Gateoxidfilm mit einer Dicke von 250 Aº gebildet auf einem P&supmin;-Typ Siliziumhalbleitersubstrat 22 durch thermische Oxidation. Dann wird ein erster Polysiliziumfilm 24 auf dem ersten Gateoxidfilm 23 durch CVD (CVD = Chemical Vapor Deposition) gebildet. Darauf werden diese Abschnitte des Oxidfilms 22 und Polysiliziumfiilms 24, welche in dem Logikbereich 11 angesiedelt sind, durch CDE (CDE = Chemical Dry Etching = Chemisches Trockenätzen) oder RIE (RIE = Reaktive Ion Etching = Rektives Ionenätzen) entfernt.
  • Darauf wird, wie gezeigt in Figur 1B, ein Oxidfilm 25 mit einer Dicke von 250 Aº abgeschieden durch CVD, und zwar über zwar über dem ersten Polysiliziumfilm 24 in dem Speicherzellenbereich 10 und dem P&supmin;-Siliziumsubstrat 22 in dem Logikbereich, um sie dadurch vor Kontamination, verursacht durch einen Lackfilm, welcher später zu bilden ist, oder später zu implantierenden Ionen zu schützen. Der Film 25 ist ein abgeschiedener Opferoxidfilm zur Isolierung.
  • Mit Bezug auf Figur 1C wird ein Lackfilm 26 gebildet auf dem Oxidfilm 25, und dann wird eine Öffnung gebildet in dem Lackfilm 26 an einem gewünschten Ort in dem Logikbereich 11, und durch die Öffnung werden Verunreinigungsionen implantiert, um dadurch einen Kanalbereich 27 zu bilden. Nach Entfernen des Lackfilms 26 wird der Oxidfilm 25 ebenfalls entfernt durch Ätzen in NH4F - Lösung, was verhindert, daß das Material des Lackfilms in der integrierten Halbleiterschaltung zurückbleibt. Ein Wärmeprozess kann angewendet werden auf den Wafer in einen nicht-oxidierenden Atmosphäre zum elektrischen Aktivieren der Verunreinigungsionen nach Entfernen des Lackfilms 26. Falls das Lackmaterial in der Schaltung bleibt, wird das Material darin verstreut während eines Erwärmens usw., was später durchzuführen ist, wodurch die Qualität der Vorrichtung verschlechtert werden kann.
  • Darauffolgend, wie in Figur 1D, wird ein zweiter Gateoxidfilm 28 gebildet durch thermische Oxidation bei 900 - 1000ºC in der Atmosphäre von Sauerstoff, und ein zweiter Polysiliziumfilm 29 mit einer Dicke von 0,4 Mikrometer wird auf den Film 28 abgeschieden. Dann werden, wie in Figur 1E gezeigt, der Abschnitt des zweiten Polysiliziumfilms 29, der in dem nicht-flüchtigen Speicherzellenbereich 10 gelegen ist, und der der restliche erste Polysiliziumfilm 24, einem Selbstausrichtungs-Trockenätzen unterworfen, um dadurch eine nicht-flüchtige Halbleiterzelle mit einem Steuergate 29a und einem erdfreien Gate 24a zu bilden. Andererseits wird der Abschnitt des zweiten Polysiliziumfilms 29, der in dem Logikbereich 11 angesiedelt ist, Trockenätzen unterworfen, um dadurch eine Gateelektrode 29b zu bilden.
  • Mit Bezug auf Figur 1F werden Verunreinigungsionen implantiert in das Substrat zum Bilden von N+-Typ Drainbereichen 33 und N+-Typ Sourcebereichen 34 für die MOS-Transistoren im Logikbereich 11 und für das EPROM in dem nicht-flüchtigen Speicherzellenbereich 10. Darauf werden ein Oxidfilm 35 und ein Passivierungsfilm 36 auf dem Chip vorgesehen. Kontaktlöcher werden in dem Film 35 und 36 gebildet, wodurch eine Al-Verdrahtungs 37 geführt wird, Wie oben beschrieben, wird der abgeschiedene Opferoxidfilm zum Schützen des ersten Polysiliziumfilms und des P&supmin;-Typ Siliziumhalbleitersubstrats gebildet durch CVD, damit die Oberfläche des ersten Polysiliziumfilms 24, welche als das erdfreie Gate 26a der nicht-flüchtigen Speicherzelle dient, nicht oxidiert werden kann. Falls die Opferschicht gebildet wird durch thermische Oxidation (gewöhnlich durchgeführt bei 800 - 1000ºc), muß der Polysiliziumfilm 24 einer thermischen Hochtemperatur-Oxidation zweimal unterworfen werden, welche die Rauhheit der Oberfläche des Films 24 betonen kann, um dadurch die Durchbruchsspannung einer Zelle und daher die Zuverlässigkeit davon abzusenken. Dementsprechend ist es wünschenswerter, die Opferoxidschicht durch einen Prozess abzuscheiden, der durchgeführt wird bei einer niedrigen Temperatur, so daß eine Oxidation unterdrückt werden kann, als durch thermische Oxidation, die bei hoher Temperatur durchgeführt wird.
  • Obwohl der Opferoxidfilm gebildet wird durch CVD in dieser Ausführungsform, kann er durch jeglichen weiteren Prozess abgeschieden werden, falls der Prozess bei niedriger Temperatur durchgeführt wird. Weiterhin kann dieser Film ein Isolierfilm sein, der aus einem Material, das ein anderes ist als ein Oxid, hergestellt ist.
  • Weiterhin verwendet die Ausführungsform N-Kanal MOSs, aber sie kann P-Kanal MOSs oder komplementäre MOSs verwenden. Die vorliegende Erfindung kann auf ein EEPROM angewendet werden, eine nicht-flüchtige Speicherzelle eines weiteren Typs oder ein Blitz-EEPROM (welches eine Löschung des EEPROM zu einer Zeit erlaubt).
  • Bezugszeichen in den Patentanprüchen sind zum besseren Verständnis beabsichtigt und sollen den Schutzumfang nicht begrenzen.

Claims (2)

1. Verfahren zum Herstellen einer Halbleitervorrichtung mit einem nicht-flüchtigen Speicherzellenbereich (10) und einem Logikbereich (11) einschließlich MOS-Transistoren, gekennzeichnet durch die Schritte:
aufeinanderfolgendes Bilden eines ersten Isolierfilms (23) und einer ersten Elektrodenschicht (24) auf einem Halbleitersubstrat (22);
Entfernen des ersten Isolierfims (23) in der ersten Elektrodenschicht (24), welche in dem Logikbereich (11) angesiedelt sind, ohne Entfernen des ersten Isolierfilms (23) und der ersten Elektrodenschicht (24), welche in dem nicht-flüchtigen Speicherzellenbereich (10) angesiedelt sind;
Bilden eines Opferfilms (25) zur Isolation über der gesamten Oberfläche in dem Speicherzellenbereich (10) und Logikbereich (11); und Auftragen eines Lackfilms (26) auf dem Opferfilm (25);
Bilden einer Öffnung in einem gewünschten Abschnitt des Lackfilms (26) und Implantieren von Verunreingungsionen in das Halbleitersubstrat (22), das in dem Logikbereich (11) angesiedelt ist, durch die Öffnung; und
Entfernen des Lackfilms (26) und Opferfilms (25), und aufeinanderfolgendes Bilden eines zweiten Isolierfilms (28) und einer zweiten Elektrodenschicht (29) in dem nicht-flüchtigen Speicherzellenbereich (10) und Logikbereich (11).
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Opferfim (25) ein Isolierfilm ist, der durch chemische Dampfphasenabscheidung gebildet ist.
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