JPH03177064A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH03177064A
JPH03177064A JP1315156A JP31515689A JPH03177064A JP H03177064 A JPH03177064 A JP H03177064A JP 1315156 A JP1315156 A JP 1315156A JP 31515689 A JP31515689 A JP 31515689A JP H03177064 A JPH03177064 A JP H03177064A
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正之 吉田
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水谷　隆英
Naoki Hanada
花田　直紀
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    • Y10S148/138—Roughened surface

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体装置の製造方法に関する。
（従来の技術） 従来、不揮発性メモリセル領域と、ＭＯＳトランジスタ
によるロジック領域とが混載される半導体装置の製造方
法においては、以下、第２図（ａ）〜（ｅ）を参考にし
て説明されるような技術が用いられていた。同図（ａ）
〜（ｅ）において１は不揮発性メモリセル領域とロジッ
ク領域とを区別する破線である。
まず、同図（ａ）に示すように、半導体基板２上に第１
のゲート酸化膜３を熱酸化法により形成した後、第１の
ポリシリコン膜４を堆積させる。
次に、同図（ｂ）に示すように、ロジック領域の第１の
ポリシリコン膜４と第１のゲート酸化膜３とを剥離した
後、熱酸化法により第２のゲート酸化膜５を形成する。
次に、同図（ｅ）に示すように、この第２のゲート酸化
膜５の上に直接レジスト膜６を塗布する。この後、この
レジスト膜６の所望の部分を開孔し、このレジスト膜６
の開孔部から前記ロジック領域の半導体基板２中にＭＯ
Ｓトランジスタのチャネル領域７形成のための不純物イ
オンを注入する。次に、同図（ｄ）に示すように、レジ
スト膜６を剥離した後、第２のポリシリコン膜８を堆積
させる。最後に、同図（ｅ）に示すように、不揮発性メ
モリセル領域の第２のポリシリコン膜８と第１のポリシ
リコン膜４とをセルファラインドライエツチングするこ
とにより、コントロールゲート９（第２のポリシリコン
膜）とフローティングゲート１０（第１のポリシリコン
膜４）とからなるスタック構造の不揮発性メモリセルと
、ロジック領域の第２のポリシリコン膜８をドライエツ
チングすることによりゲート電極１１とを形成する。し
かし、この製造方法には、以下に示すような欠点がある
。
第１に、ロジック領域の第１のゲート酸化膜を通じて不
純物イオンを注入するプロセスになっているため、この
絶縁膜中に不純物準位が形成されている。したがって、
この不純物準位により素子の不安定性を招く。
第２に、ロジック領域への不純物イオン注入のため、不
揮発性メモリセル領域のＰｏ１ｙ−Ｐｏｌｙ絶縁膜１２
（フローティングゲートとコントロールゲートとの間の
絶縁膜をいう。以下同じ。）とロジック領域のゲート酸
化膜上に直接レジスト膜を塗布する。このため不揮発性
メモリセルとＭＯＳトランジスタの動作・信頼性上重要
なＰｏ１ｙ−Ｐｏｌｙ絶縁膜とゲート酸化膜に、汚染源
として一般的に知られるレジスト膜が付着することにな
る。
また、基板保護のための犠牲酸化膜を熱酸化法（通常、
８００〜１０００℃）で形成したとすれば、不揮発性メ
モリセルのフローティングゲートとなる第１のポリシリ
コン膜が、２度高温の熱酸化処理を受けることになり、
第１のポリシリコン膜の表面の起伏が強調され、耐圧不
良を引き起こしセルの信頼性が損なわれる恐れがある。
従って、基板保護のための犠牲酸化膜は、熱酸化法より
も低温のプロセスで堆積されることが望ましい。
（発明が解決しようとする課題） このように、従来は、ロジック領域のＭＯＳトランジス
タのゲート酸化膜をレジスト膜塗布、不純物イオン注入
により汚染し、ＭＯＳトランジスタの信頼性が著しく劣
化するとともに、不揮発性メモリセル領域のＰｏ１ｙ−
Ｐｏｌｙ絶縁膜にもレジスト膜が塗布されるため不揮発
性メモリセルの信頼性も劣化する恐れがあった。
よって、本発明の目的は、不揮発性メモリセル領域とＭ
ＯＳトランジスタによるロジック領域とが混載する半導
体装置において、ＭＯＳトランジスタの信頼性および不
揮発性メモリセルの信頼性の劣化のむい優れた半導体装
置を提供することである。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、本発明の製造方法は、不揮
発性メモリセル領域とＭＯＳトランジスタによるロジッ
ク領域とが混載する半導体装置の製造方法であって、半
導体基板上の第１の絶縁膜、第１の電極層を形成した後
、前記不揮発性メモリセル領域の第１の電極層、第１の
絶縁膜を残し前記ロジック領域の第１の電極層、第１の
絶縁膜だけを剥離する工程と、前記工程の後、堆積犠牲
絶縁膜を全面に堆積させ、この堆積犠牲絶縁膜上にレジ
スト膜を塗布する工程と、このレジスト膜の所望の部分
を開孔し、このレジスト膜の開孔部から前記ロジック領
域の半導体基板中に不純物イオンを注入する工程と、前
記レジスト膜及び前記堆積犠牲絶縁膜を剥離し、前記不
揮発性メモリセル領域の第１の電極層上と前記ロジック
領域の半導体基板上に第２の絶縁膜と第２の電極層とを
形成する工程とを具備することを特徴とする。このこと
により、ＭＯＳトランジスタおよび不揮発性メモリセル
の信頼性の劣化のない優れた半導体装置を提供すること
ができる。
（作用） 上記の方法においては、不揮発性メモリセル領域、ロジ
ック領域の全面に堆積犠牲絶縁膜を形成し、レジスト塗
布を行い、ロジック領域のチャネル領域を形成する部分
にのみ不純物イオンを注入し、レジスト膜と堆積犠牲絶
縁膜とを剥離した後、新たにゲート酸化膜を形成してい
るため、不揮発性メモリセルとＭＯＳトランジスタとの
動作・信頼性上重要なＰｏ１ｙ−Ｐｏｌｙ絶縁膜とゲー
ト酸化膜に、汚染源として一般的に知られるレジスト膜
が付着することがない。すなわち、デバイスの構成要素
となる膜の信頼性が保持されることになる。
（実施例） 以下、図面を参照して、本発明の一実施例を詳細に説明
する。
第１図（ａ）〜（ｒ〉は、ＥＰＲＯＭとＭＯＳトランジ
スタとが混載する半導体装置に本発明を適用した実施例
を示している。同図（ａ）〜（ｒ〉において２１は不揮
発性メモリセル領域とロジック領域とを区別する破線で
ある。
まず、同図（ａ）に示すように、Ｐ−型シリコン基板２
２上に、熱酸化法により厚さ２５０人の第１のゲート酸
化膜２３を、減圧ＣＶＤ法により第１のポリシリコン膜
２４を形成する。次に、同図（ｂ）に示すように、ロジ
ック領域の第１のポリシリコン膜２４と第１のゲート酸
化膜２３を剥離した後、第１のポリシリコン膜２４とＰ
−型シリコン基板２２とをレジスト膜塗布やイオン注入
により汚染させないため、ＣＶＤ法により厚さ２５０入
の酸化膜２５を堆積させる。この膜が、堆積犠牲絶縁膜
である。次に、同図（ｅ）に示すように、このＣＶＤ酸
化膜２５の上にレジスト膜２６を堆積し、このレジスト
膜２６のチャネル２７形成部分を開孔してロジック領域
に不純物イオン注入をする。次に同図（ｄ）に示すよう
に、レジスト膜２６を除去した後、さらに、ＣＶＤ酸化
膜２５をＮＨａＦ液中でエツチングオフし、熱酸化法に
より９００〜１０００℃の酸素雰囲気中で第２のゲート
酸化膜２８を形成し、続いて厚さ０．４μの第２のポリ
シリコン膜２９を堆積させる。
次に、同図（ｅ）に示すように、不揮発性メモリセル領
域の第２のポリシリコン膜２９と第１のポリシリコン膜
２４とをセルファラインドライエツチングすることによ
り、コントロールゲート３０（第２のポリシリコン膜２
９）とフローティングゲート３１　（第１のポリシリコ
ン膜２４）とからなるスタック構造の不揮発性メモリセ
ルと、ロジック領域の第２のポリシリコンＨ２９をドラ
イエツチングすることによりゲート電８ｉ！３２とを形
成する。最後に、同図（ｆ）に示すように、拡散層形成
のために不純物イオンを注入することにより、ロジック
領域のＭＯＳトランジスタおよび不揮発性メモリセル領
域のＥＰＲＯＭのＮ　型ドレイン領域３３、Ｎ＋型ソー
ス領域３４を形成する。更に、酸化膜３５と、パッシベ
ーション膜３６とを形成し、更に、このパッシベーショ
ン膜３６にコンタクトホールを設け、このコンタクトホ
ールにＡ４配線３７を形成する。本実施例では、第１の
ポリシリコン膜およびＰ−型シリコン基板保護のための
犠牲酸化膜をＣＶＤ法により形成した。これは、不揮発
性メモリセルのフローティングゲートとなる第１のポリ
シリコン膜が、高温の熱処理をできるだけ受けないよう
にするためである。しかし、基板保護のための犠牲酸化
膜は、低温のプロセスで堆積されればよく、ＣＶＤ膜に
限られるものではムい。また、酸化膜以外の絶縁膜でも
有効である。
本実施例においては、ＭＯＳトランジスタとしてＮＭＯ
Ｓ　（ＮチャネルＭＯＳ）を採り上げたが、ＭＯＳトラ
ンジスタはＰＭＯＳ　（ＰチャネルＭＯＳ）あるいはＣ
ＭＯＳ　（相補型ＭＯＳ）でもよい。
また、コントロールゲートあるいはゲート電極として用
いた第２のポリシリコン膜は、ポリサイド膜でもよい。
更に、不揮発性メモリセルであるＥＥＰＲＯＭ、フラッ
シュＥＥＦＲＯＭ　（−括消去型のＥＥＰＲＯＭ）にも
本発明を適用することができる。
〔発明の効果］ 以上、説明したように、本発明の半導体装置の製造方法
によれば、ＥＰＩ？ＯＮ　、ＥＥＰＲＯＮ等の不揮発性
メモリセル領域とＭＯＳトランジスタによるロジック領
域とが混載する半導体装置において、デバイスの構成要
素となる膜が汚染されることがないので、ＭＯＳトラン
ジスタおよび不揮発性メモリセルの信頼性劣化のない半
導体装置の製造方法を提供することができる。
【図面の簡単な説明】
第１図は、本発明の一実施例に係る半導体装置の製造方
法を説明するための断面図である。 第２図は、従来の技術による半導体装置の製造方法を説
明するための断面図である。 ２１・・・不揮発性メモリセル領域とロジック領域とを
区別する破線、２２・・・Ｐ″″型シリコン基板、２３
・・・第１のゲート酸化膜、２４・・・第１のポリシリ
コン膜、２５・・・ＣＶＤ酸化膜、２６・・・レジスト
膜、２７・・・チャネル、２８・・・第２ゲート酸化膜
（Ｐｏ　１ｙ−Ｐｏ　ｌｙ絶縁膜）２９−・・第２のポ
リシリコン膜、３０・・・コントロールゲート、３１・
・・フローティングゲート、３２・・・ゲート電極、３
３・・・Ｎ＋型ドレイン領域、３４・・・Ｎ　型ソース
領域、 ５・・・酸化膜、 ６・・・パラ シベーショ ン膜、 ７・・・ＡＪ配線。

Claims (1)

  1. 【特許請求の範囲】 不揮発性メモリセル領域とＭＯＳトランジスタによるロ
    ジック領域とが混載する半導体装置の製造方法であって
    、半導体基板上の第１の絶縁膜、第１の電極層を形成し
    た後、前記不揮発性メモリセル領域の第１の電極層、第
    １の絶縁膜を残し前記ロジック領域の第１の電極層、絶
    縁膜だ けを剥離する工程と、前記工程の後、堆積犠牲絶縁膜を
    全面に堆積させ、この堆積犠牲絶縁膜上にレジスト膜を
    塗布する工程と、このレジスト膜の所望の部分を開孔し
    、このレジスト膜の開孔部から前記ロジック領域の半導
    体基板中に不純物イオンを注入する工程と、前記レジス
    ト膜及び前記堆積犠牲絶縁膜を剥離し、前記不揮発性メ
    モリセル領域の第１の電極層上と前記ロジック領域の半
    導体基板上に第２の絶縁膜と第２の電極層とを形成する
    工程とを具備することを特徴とする半導体装置の製造方
    法。
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