JPS62176158A - ２層ポリシリコン構造の素子を含む半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明はＥＰＲＯＭやＥＥＰＲＯＭのような２層ポリシ
リコン構造のメモリトランジスタを含む半導体集積回路
装置を製造する方法に関するものである。

（従来技術） メモリトランジスタと周辺トランジスタを同一基板上に
形成する場合、メモリトランジスタは２層ポリシリコン
構造であるのに対し、周辺１〜ランジスタは１層ポリシ
リコン構造である。周辺１ヘランジスタのゲート電極と
しては通常第１層目又は第２層目のポリシリコン層が用
いられる。

周辺トランジスタのゲート酸化後として第１層目ポリシ
リコン層を用いる方法においては、メモリトランジスタ
のフローティングゲート電極と周辺トランジスタのグー
１−電極及び配線を同一ポリシリコン層（第１層ポリシ
リコン層）で形成することになる。その方法では１周辺
トランジスタのゲート？ｌ！ｔｉや配線の抵抗値を上げ
ないために、第１層目ポリシリコン層を３０００Å以上
というような厚い膜厚にする必要がある。メモリトラン
ジスタにおいては、その厚い第１層目ポリシリコン層上
にさらしこコントロール電極の第２層目ポリシリコン層
を形成しなくてはならないので、メモリトランジスタで
の段差が大きくなり、パターン化の際に問題が生じる。

周辺トランジスタのゲート電極として第２層目ポリシリ
コン層を用いる方法においては、メモリトランジスタの
コントロールゲート電極と周辺トランジスタのゲート電
極及び配線を同一ポリシリコン層（第２層目ポリシリコ
ン層）で形成することになる。その方法では第１層目ポ
リシリコン層の膜厚を薄くすることができる。しかし、
メモリトランジスタの層間酸化膜と周辺トランジスタの
ゲート酸化膜が同一の酸化工程で同時に形成されること
になるので、その際、周辺トランジスタのゲート酸化膜
が形成される領域では基板のシリコン面が露出した状態
から酸化が開始されることになる。そのため、すでに形
成されている第１層目ポリシリコン層からリンのオート
ドーピングが起こり１周辺トランジスタのしきい値が不
安定になる問題が生じる。

オートドーピングｌま、表面（素子が形成される面）の
パターン化された第１層目ポリシリコン層からも起こる
が、主として隣接するウェハの裏面のポリシリコン層か
ら起るものと考えられる。

（目的） 本発明はＥＰ、ＲＯＭ等の２層ポリシリコン構造のメモ
リトランジスタを含む半導体集積回路装置を製造するに
あたり、メモリトランジスタの第１層目ポリシリコン層
の酸化と同時に行なわれる周辺トランジスタのゲート酸
化時に、オートドーピングを防止して、しきい値を安定
化させることを目的とするものである。

（構成） 本発明方法では、第１層目ポリシリコン層はメモリトラ
ンジスタのフローティングゲート電極のみに用い、メモ
リトランジスタのコントロールゲート電極と周辺トラン
ジスタのゲート電極は第２層目ポリシリコン層により形
成する。そのため、第１層目ポリシリコン層（フローテ
ィングゲート電極）を酸化して層間酸化膜を形成する工
程で、同時に周辺トランジスタのゲート酸化膜を形成す
る。

そして、そのとき、周辺トランジスタのゲート酸化膜形
成領域では基板シリコン面を露出させず、オートドーピ
ングを防止できるようにｌＯＯ〜３００人程度の酸化膜
を残した状態で酸化を開始する。

すなわち、本発明は、ゲート酸化後、第１層目ポリシリ
コン層を形成する工程、この第１層目ポリシリコン層を
パターン化してメモリトランジスタのフローティングゲ
ート電極を形成する工程、メモリトランジスタの層間酸
化膜と周辺トランジスタのゲート酸化後を同時に形成す
る酸化工程、第２層目ポリシリコン層を形成する工程、
及びこの第２層目ポリシリコン層をパターン化してメモ
リトランジスタのコントロールゲート電極と周辺トラン
ジスタのゲート電極を同時に形成する工程を含み、周辺
トランジスタと２層ポリシリコン構造のメモリトランジ
スタを同一基板上に形成する方法であって、前記フロー
ティングゲート電極形成のための第１層目ポリシリコン
層のパターン化工程では周辺トランジスタのゲート酸化
膜形成領域に１００〜３００人程度の酸化膜を残存させ
ることを特徴とする半導体集積回路装置の製造方法であ
る。

以下、実施例について第１図ないし第４図を参照して具
体的に説明する。

（１）第１図において、２はシリコン基板である。

通常のＬＯＣＯ３法によりシリコン基板２に選択酸化を
施してフィールド酸化膜４を形成した後、ゲート酸化膜
６を形成し、全面に第１層目ポリシリコン層８を形成す
る。ポリシリコン！！Ｊ８にはリンを拡散させる。この
とき、基板２の裏面側（素子形成面側を表面側とする）
にもポリシリコン層が形成される。

（２）第２図に示されるように、メモリトランジスタが
形成される領域のポリシリコン層８上にレジストパター
ン１２を形成する。

（３）第３図に示されるように、そのレジストパターン
１２をマスクとしてポリシリコン層８と周辺トランジス
タ形成領域のゲート酸化膜６をエツチングする。１３は
パターン化により形成されたメモリトランジスタのフロ
ーティングゲート電極である。このとき、周辺トランジ
スタ形成領域には１００〜３００人程度の酸化膜６ａが
残るようにエツチング条件を設定しておく。

（４）第４図に示されるように、酸化を行なって、メモ
リトランジスタの層間酸化膜１４と周辺１〜ランジスタ
のゲート酸化膜１６を形成する。

（５）その後、第２層目ポリシリコン層を形成し、パタ
ーン化してメモリトランジスタのコントロールゲート電
極と、周辺トランジスタのゲート電極を形成する。その
後、通常のソース・ドレイン形成工程、コンタクトホー
ル形成工程、メタル配線形成工程、及びパッシベーショ
ン工程を施す。

（効果） 本発明によれば、第１層目ポリシリコン層はメモリトラ
ンジスタのフローティングゲート電極にのみ用いられる
ので、その厚さやリン濃度などは周辺トランジスタによ
る制約を受けず、最適のパラメータに設定することがで
きる。

また、第１層目ポリシリコン層のエツチング時に、周辺
トランジスタ形成領域に酸化膜を残すようにしたので、
その後の酸化工程においてオートドーピングを防止する
ことができ、周辺トランジスタのしきい値を安定化させ
ることができる。

【図面の簡単な説明】

第１図ないし第４図は本発明の一実施例を半導体集積回
路装置の断面図として工程順に示す図である。 ２・・・・・・シリコン基板、 ６．１６・・・・・・ゲート酸化膜、 ６ａ・・・・・・残存酸化膜、 ８・・・・・・第１層目ポリシリコン層。 １３・・・・・・フローティングゲート電極、１４・・
・・・・層間酸化膜。

Claims (1)

【特許請求の範囲】
1. （１）ゲート酸化後、第１層目ポリシリコン層を形成す
   る工程、この第１層目ポリシリコン層をパターン化して
   メモリトランジスタのフローティングゲート電極を形成
   する工程、メモリトランジスタの層間酸化膜と周辺トラ
   ンジスタのゲート酸化膜を同時に形成する酸化工程、第
   ２層目ポリシリコン層を形成する工程、この第２層目ポ
   リシリコン層をパターン化してメモリトランジスタのコ
   ントロールゲート電極と周辺トランジスタのゲート電極
   を同時に形成する工程、を含み、周辺トランジスタと２
   層ポリシリコン構造のメモリトランジスタとを同一基板
   上に形成する方法において、前記フローティングゲート
   電極形成のための第１層目ポリシリコン層のパターン化
   工程では周辺トランジスタのゲート酸化膜形成領域に１
   ００〜３００Å程度の酸化膜を残存させることを特徴と
   する半導体集積回路装置の製造方法。