JPH0513695A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH0513695A JPH0513695A JP3185440A JP18544091A JPH0513695A JP H0513695 A JPH0513695 A JP H0513695A JP 3185440 A JP3185440 A JP 3185440A JP 18544091 A JP18544091 A JP 18544091A JP H0513695 A JPH0513695 A JP H0513695A
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Abstract
(57)【要約】
【目的】 ＭＯＳトランジスタの動作速度を遅くしな
い。 【構成】 ゲート酸化膜６を形成した後、第１の多結晶
シリコン膜２０を堆積する。この多結晶シリコン膜は通
常のデジタルデバイスで用いられる多結晶シリコン膜の
膜厚よりも次の工程で行なわれる多結晶シリコン膜２０
の酸化による膜厚減少分又はそれ以上を厚目に形成す
る。続いて多結晶シリコン膜２０を酸化することにより
容量の誘電体膜となるシリコン酸化膜１２ａを形成す
る。第２層目の多結晶シリコン膜１４ａを堆積し、多結
晶シリコン膜１４ａとシリコン酸化膜１２ａをパターン
化することにより、容量部の上部電極１４と誘電体膜１
２を形成し、多結晶シリコン膜２０をパターン化するこ
とによりＭＯＳトランジスタのゲート電極８と容量部の
下部電極１０を形成する。
い。 【構成】 ゲート酸化膜６を形成した後、第１の多結晶
シリコン膜２０を堆積する。この多結晶シリコン膜は通
常のデジタルデバイスで用いられる多結晶シリコン膜の
膜厚よりも次の工程で行なわれる多結晶シリコン膜２０
の酸化による膜厚減少分又はそれ以上を厚目に形成す
る。続いて多結晶シリコン膜２０を酸化することにより
容量の誘電体膜となるシリコン酸化膜１２ａを形成す
る。第２層目の多結晶シリコン膜１４ａを堆積し、多結
晶シリコン膜１４ａとシリコン酸化膜１２ａをパターン
化することにより、容量部の上部電極１４と誘電体膜１
２を形成し、多結晶シリコン膜２０をパターン化するこ
とによりＭＯＳトランジスタのゲート電極８と容量部の
下部電極１０を形成する。
Description
【０００１】
【産業上の利用分野】本発明はアナログデバイスやアナ
ログ・デジタルの混載デバイスのように、少なくともＭ
ＯＳトランジスタ及び多結晶シリコン膜電極を有する容
量が同一チップに形成されている半導体装置とその製造
方法に関するものである。
ログ・デジタルの混載デバイスのように、少なくともＭ
ＯＳトランジスタ及び多結晶シリコン膜電極を有する容
量が同一チップに形成されている半導体装置とその製造
方法に関するものである。
【０００２】
【従来の技術】アナログデバイスや混載デバイスでは、
ＭＯＳトランジスタと多結晶シリコン容量とが同一チッ
プに形成されている。通常はＭＯＳトランジスタのゲー
ト電極と容量の下部電極が同じ多結晶シリコン膜を写真
製版とエッチングによりパターン化して形成される。そ
の際、容量の下部電極とゲート電極を形成する多結晶シ
リコン膜は容量を含まないデジタルデバイスにおけるゲ
ート電極用の多結晶シリコン膜と同じ膜厚に製膜されて
いる。
ＭＯＳトランジスタと多結晶シリコン容量とが同一チッ
プに形成されている。通常はＭＯＳトランジスタのゲー
ト電極と容量の下部電極が同じ多結晶シリコン膜を写真
製版とエッチングによりパターン化して形成される。そ
の際、容量の下部電極とゲート電極を形成する多結晶シ
リコン膜は容量を含まないデジタルデバイスにおけるゲ
ート電極用の多結晶シリコン膜と同じ膜厚に製膜されて
いる。
【０００３】
【発明が解決しようとする課題】容量を含む半導体装置
でゲート電極と容量の下部電極を形成するための多結晶
シリコン膜の膜厚をデジタルデバイスのゲート電極用の
多結晶シリコン膜と同じ膜厚に製膜した場合、容量を含
む半導体装置ではその後にその多結晶シリコン膜を酸化
して容量の誘電体膜を形成する工程が入るので、多結晶
シリコン膜の膜厚が減少し、ゲート電極を含む多結晶シ
リコン配線の抵抗が増加する。そのため、ＭＯＳトラン
ジスタを含む回路を通常のデジタルデバイスにおける回
路と同じものに構成した場合、抵抗が高くなった分だけ
動作速度が遅くなる問題が生じる。また、すでに存在す
るデジタルデバイスに容量を含むアナログ部をオンチッ
プする場合に、多結晶シリコン膜の膜厚をデジタルデバ
イス用の膜厚のままでアナログ部をオンチップすれば、
デジタル部のゲート電極の膜厚が減少して抵抗が増加す
るために、オンチップ化の障害となる。
でゲート電極と容量の下部電極を形成するための多結晶
シリコン膜の膜厚をデジタルデバイスのゲート電極用の
多結晶シリコン膜と同じ膜厚に製膜した場合、容量を含
む半導体装置ではその後にその多結晶シリコン膜を酸化
して容量の誘電体膜を形成する工程が入るので、多結晶
シリコン膜の膜厚が減少し、ゲート電極を含む多結晶シ
リコン配線の抵抗が増加する。そのため、ＭＯＳトラン
ジスタを含む回路を通常のデジタルデバイスにおける回
路と同じものに構成した場合、抵抗が高くなった分だけ
動作速度が遅くなる問題が生じる。また、すでに存在す
るデジタルデバイスに容量を含むアナログ部をオンチッ
プする場合に、多結晶シリコン膜の膜厚をデジタルデバ
イス用の膜厚のままでアナログ部をオンチップすれば、
デジタル部のゲート電極の膜厚が減少して抵抗が増加す
るために、オンチップ化の障害となる。
【０００４】本発明は少なくともＭＯＳトランジスタ及
び多結晶シリコン膜電極を有する容量が同一チップに形
成されている半導体装置で、ＭＯＳトランジスタの動作
速度を遅くしないことを目的とするものである。本発明
はまた、そのように多結晶シリコン膜の膜厚が設定され
た半導体装置を製造する方法を提供することを目的とす
るものである。
び多結晶シリコン膜電極を有する容量が同一チップに形
成されている半導体装置で、ＭＯＳトランジスタの動作
速度を遅くしないことを目的とするものである。本発明
はまた、そのように多結晶シリコン膜の膜厚が設定され
た半導体装置を製造する方法を提供することを目的とす
るものである。
【０００５】
【課題を解決するための手段】本発明では、ＭＯＳトラ
ンジスタのゲート電極と容量の下部電極に使用される多
結晶シリコン膜の膜厚をＭＯＳトランジスタの動作速度
を満たす膜厚に設定する。本発明の製造方法は、以下の
工程（Ａ）から（Ｅ）を含んでいる。（Ａ）シリコン基
板にゲート酸化膜を形成した後、第１層目の多結晶シリ
コン膜をＭＯＳトランジスタの動作速度で決まる膜厚よ
りも次の酸化工程（Ｂ）での膜厚減少分を少なくとも加
えた膜厚に堆積する工程、（Ｂ）容量部の誘電体膜を形
成するために前記多結晶シリコン膜を酸化する酸化工
程、（Ｃ）その上に第２層目の多結晶シリコン膜を堆積
する工程、（Ｄ）写真製版とエッチングにより前記第２
層目の多結晶シリコン膜と前記誘電体膜をパターン化し
て容量部の上部電極を形成する工程、（Ｅ）写真製版と
エッチングにより前記第１層目の多結晶シリコン膜をパ
ターン化して容量部の下部電極とＭＯＳトランジスタの
ゲート電極を形成する工程。
ンジスタのゲート電極と容量の下部電極に使用される多
結晶シリコン膜の膜厚をＭＯＳトランジスタの動作速度
を満たす膜厚に設定する。本発明の製造方法は、以下の
工程（Ａ）から（Ｅ）を含んでいる。（Ａ）シリコン基
板にゲート酸化膜を形成した後、第１層目の多結晶シリ
コン膜をＭＯＳトランジスタの動作速度で決まる膜厚よ
りも次の酸化工程（Ｂ）での膜厚減少分を少なくとも加
えた膜厚に堆積する工程、（Ｂ）容量部の誘電体膜を形
成するために前記多結晶シリコン膜を酸化する酸化工
程、（Ｃ）その上に第２層目の多結晶シリコン膜を堆積
する工程、（Ｄ）写真製版とエッチングにより前記第２
層目の多結晶シリコン膜と前記誘電体膜をパターン化し
て容量部の上部電極を形成する工程、（Ｅ）写真製版と
エッチングにより前記第１層目の多結晶シリコン膜をパ
ターン化して容量部の下部電極とＭＯＳトランジスタの
ゲート電極を形成する工程。
【０００６】
【作用】ＭＯＳトランジスタのゲート電極と容量の下部
電極を形成するための第１層目の多結晶シリコン膜の膜
厚を後の酸化工程で減少する膜厚分は少なくとも加算し
た膜厚に設定しておくことにより、容量の誘電体膜を形
成するために、多結晶シリコン膜を酸化してもなおＭＯ
Ｓトランジスタの動作速度を確保するのに必要な多結晶
シリコン膜膜厚を確保することができる。
電極を形成するための第１層目の多結晶シリコン膜の膜
厚を後の酸化工程で減少する膜厚分は少なくとも加算し
た膜厚に設定しておくことにより、容量の誘電体膜を形
成するために、多結晶シリコン膜を酸化してもなおＭＯ
Ｓトランジスタの動作速度を確保するのに必要な多結晶
シリコン膜膜厚を確保することができる。
【０００７】
【実施例】図１は一実施例を表わす。Ｐ型シリコン基板
２でチャネルカット層３と素子分離用の厚いシリコン酸
化膜４とで囲まれた領域に、ゲート酸化膜６が形成さ
れ、ゲート酸化膜６上に多結晶シリコン膜のゲート電極
８が形成されている。基板２にはゲート電極８とフィー
ルド酸化膜４をマスクにしてソースとドレインのための
Ｎ型不純物が導入されて拡散層１６が形成されている。
ゲート電極８の下部で拡散層１６，１６で挾まれた領域
はチャネル領域となり、チャネル領域にはしきい値電圧
を制御するためにＰ型不純物が導入されている。
２でチャネルカット層３と素子分離用の厚いシリコン酸
化膜４とで囲まれた領域に、ゲート酸化膜６が形成さ
れ、ゲート酸化膜６上に多結晶シリコン膜のゲート電極
８が形成されている。基板２にはゲート電極８とフィー
ルド酸化膜４をマスクにしてソースとドレインのための
Ｎ型不純物が導入されて拡散層１６が形成されている。
ゲート電極８の下部で拡散層１６，１６で挾まれた領域
はチャネル領域となり、チャネル領域にはしきい値電圧
を制御するためにＰ型不純物が導入されている。
【０００８】フィールド酸化膜４上には多結晶シリコン
電極の容量が形成されている。すなわち、フィールド酸
化膜４上に形成された多結晶シリコン下部電極１０と、
その上にシリコン酸化膜の誘電体膜１２を介して多結晶
シリコン上部電極１４が形成されている。ゲート電極８
及び容量の下部電極１０の膜厚は３０００〜４０００
Å、例えば３２００〜３８００Åである。誘電体膜１２
の膜厚は３００〜１２００Å、例えば４００〜８００Å
である。図１では図示が省略されているが、さらに層間
絶縁膜が形成され、コンタクトホールを介して配線が接
続される。
電極の容量が形成されている。すなわち、フィールド酸
化膜４上に形成された多結晶シリコン下部電極１０と、
その上にシリコン酸化膜の誘電体膜１２を介して多結晶
シリコン上部電極１４が形成されている。ゲート電極８
及び容量の下部電極１０の膜厚は３０００〜４０００
Å、例えば３２００〜３８００Åである。誘電体膜１２
の膜厚は３００〜１２００Å、例えば４００〜８００Å
である。図１では図示が省略されているが、さらに層間
絶縁膜が形成され、コンタクトホールを介して配線が接
続される。
【０００９】次に、図２により本実施例の製造方法につ
いて説明する。（Ａ）Ｐ型シリコン基板２にチャネルカ
ット層３を形成した後、ＬＯＣＯＳ酸化して素子分離領
域に厚いフィールド酸化膜４を形成する。図ではＮチャ
ネルＭＯＳトランジスタを示しているが、ＰチャネルＭ
ＯＳトランジスタが必要な場合はＮウエルを形成してお
く。ＭＯＳトランジスタ形成領域にしきい値電圧制御用
のＰ型不純物をイオン注入した後、ＭＯＳトランジスタ
のゲート酸化膜６を形成する。
いて説明する。（Ａ）Ｐ型シリコン基板２にチャネルカ
ット層３を形成した後、ＬＯＣＯＳ酸化して素子分離領
域に厚いフィールド酸化膜４を形成する。図ではＮチャ
ネルＭＯＳトランジスタを示しているが、ＰチャネルＭ
ＯＳトランジスタが必要な場合はＮウエルを形成してお
く。ＭＯＳトランジスタ形成領域にしきい値電圧制御用
のＰ型不純物をイオン注入した後、ＭＯＳトランジスタ
のゲート酸化膜６を形成する。
【００１０】（Ｂ）続いてＣＶＤ法により第１の多結晶
シリコン膜２０を堆積する。この多結晶シリコン膜２０
がＭＯＳトランジスタのゲート電極と容量の下部電極と
なるが、この多結晶シリコン膜堆積時に通常のデジタル
デバイスで用いられる多結晶シリコン膜の膜厚よりも次
の工程で行なわれる多結晶シリコン膜２０の酸化による
膜厚減少分又はそれ以上を厚目に形成する。通常のデジ
タルデバイスでのゲート電極用多結晶シリコン膜の膜厚
は３０００〜４０００Å、例えば３２００〜３８００Å
であり、後の酸化工程での膜厚の減少分は１５０〜６０
０Å、例えば２００〜４００Åであるので、この第１層
目の多結晶シリコン膜２０の膜厚は通常のデジタルデバ
イスで用いる膜厚より酸化による減少分を少なくとも加
算した膜厚であり、その加算分は１５０〜９００Å、例
えば２００〜４００Åであり、この多結晶シリコン膜２
０の膜厚として３１５０〜４９００、例えば３４００〜
４２００Åとする。続いて多結晶シリコン膜２０を酸化
することにより容量の誘電体膜となるシリコン酸化膜１
２ａを形成する。さらに、ＣＶＤ法により第２層目の多
結晶シリコン膜１４ａを堆積する。
シリコン膜２０を堆積する。この多結晶シリコン膜２０
がＭＯＳトランジスタのゲート電極と容量の下部電極と
なるが、この多結晶シリコン膜堆積時に通常のデジタル
デバイスで用いられる多結晶シリコン膜の膜厚よりも次
の工程で行なわれる多結晶シリコン膜２０の酸化による
膜厚減少分又はそれ以上を厚目に形成する。通常のデジ
タルデバイスでのゲート電極用多結晶シリコン膜の膜厚
は３０００〜４０００Å、例えば３２００〜３８００Å
であり、後の酸化工程での膜厚の減少分は１５０〜６０
０Å、例えば２００〜４００Åであるので、この第１層
目の多結晶シリコン膜２０の膜厚は通常のデジタルデバ
イスで用いる膜厚より酸化による減少分を少なくとも加
算した膜厚であり、その加算分は１５０〜９００Å、例
えば２００〜４００Åであり、この多結晶シリコン膜２
０の膜厚として３１５０〜４９００、例えば３４００〜
４２００Åとする。続いて多結晶シリコン膜２０を酸化
することにより容量の誘電体膜となるシリコン酸化膜１
２ａを形成する。さらに、ＣＶＤ法により第２層目の多
結晶シリコン膜１４ａを堆積する。
【００１１】（Ｃ）写真製版とエッチングにより多結晶
シリコン膜１４ａとシリコン酸化膜１２ａをパターン化
することにより、容量部の上部電極１４と誘電体膜１２
を形成する。さらに写真製版とエッチングにより今度は
１層目の多結晶シリコン膜２０をパターン化することに
よりＭＯＳトランジスタのゲート電極８と容量部の下部
電極１０を形成する。その後、イオン注入法を用いてＮ
型不純物を基板に注入してソース・ドレイン１６を形成
する。ＰチャネルＭＯＳトランジスタを形成する場合
は、ソース・ドレイン用にＮウエルにＰ型不純物を注入
する。ついで、層間絶縁膜としてＢＰＳＧ膜を堆積し、
ソース・ドレイン領域１６と容量の上部電極と下部電極
とにコンタクト用の電極形成用開口部（コンタクトホー
ル）を形成する。その後、全面にアルミニウムなどのメ
タル膜を形成した後、写真製版とエッチングによりパタ
ーン化を施してＭＯＳトランジスタのソース・ドレイン
の配線と容量の配線とを形成する。
シリコン膜１４ａとシリコン酸化膜１２ａをパターン化
することにより、容量部の上部電極１４と誘電体膜１２
を形成する。さらに写真製版とエッチングにより今度は
１層目の多結晶シリコン膜２０をパターン化することに
よりＭＯＳトランジスタのゲート電極８と容量部の下部
電極１０を形成する。その後、イオン注入法を用いてＮ
型不純物を基板に注入してソース・ドレイン１６を形成
する。ＰチャネルＭＯＳトランジスタを形成する場合
は、ソース・ドレイン用にＮウエルにＰ型不純物を注入
する。ついで、層間絶縁膜としてＢＰＳＧ膜を堆積し、
ソース・ドレイン領域１６と容量の上部電極と下部電極
とにコンタクト用の電極形成用開口部（コンタクトホー
ル）を形成する。その後、全面にアルミニウムなどのメ
タル膜を形成した後、写真製版とエッチングによりパタ
ーン化を施してＭＯＳトランジスタのソース・ドレイン
の配線と容量の配線とを形成する。
【００１２】
【発明の効果】本発明ではＭＯＳトランジスタのゲート
電極と容量部の下部電極用の多結晶シリコン膜を製膜す
る際に、通常のデジタルデバイスのゲート電極形成用の
多結晶シリコン膜よりも後の酸化工程での多結晶シリコ
ン膜の膜厚減少分又はそれ以上を厚目に製膜するように
したので、ＭＯＳトランジスタの電極抵抗が増加するこ
とによるスピードの低下を抑えることができる。その結
果、本発明により形成されるＭＯＳトランジスタはデジ
タルデバイスと同等の抵抗やスピードなどのスペックを
有することにより、アナログ回路をデジタルデバイスに
容易にオンチップ化することができる。
電極と容量部の下部電極用の多結晶シリコン膜を製膜す
る際に、通常のデジタルデバイスのゲート電極形成用の
多結晶シリコン膜よりも後の酸化工程での多結晶シリコ
ン膜の膜厚減少分又はそれ以上を厚目に製膜するように
したので、ＭＯＳトランジスタの電極抵抗が増加するこ
とによるスピードの低下を抑えることができる。その結
果、本発明により形成されるＭＯＳトランジスタはデジ
タルデバイスと同等の抵抗やスピードなどのスペックを
有することにより、アナログ回路をデジタルデバイスに
容易にオンチップ化することができる。
【図１】一実施例を示す要部断面図である。
【図２】一実施例の製造方法を示す工程断面図である。
２ Ｐ型シリコン基板
４ 素子分離用フィールド酸化膜
６ ゲート酸化膜
８ ゲート電極
１０ 容量の下部電極
１２ 誘電体膜
１４ 容量の上部電極
２０ １層目の多結晶シリコン膜
Claims (2)
- 【請求項１】 少なくともＭＯＳトランジスタ及び多結
晶シリコン膜電極を有する容量が同一チップに形成され
ており、前記ＭＯＳトランジスタのゲート電極と前記容
量の下部電極が同じ膜厚の多結晶シリコン膜にてなり、
かつ、その多結晶シリコン膜の膜厚は前記ＭＯＳトラン
ジスタの動作速度を満たす膜厚に設定されている半導体
装置。 - 【請求項２】 以下の工程（Ａ）から（Ｅ）を含む半導
体装置の製造方法。 （Ａ）シリコン基板にゲート酸化膜を形成した後、第１
層目の多結晶シリコン膜をＭＯＳトランジスタの動作速
度で決まる膜厚よりも次の酸化工程（Ｂ）での膜厚減少
分を少なくとも加えた膜厚に堆積する工程、 （Ｂ）容量部の誘電体膜を形成するために前記多結晶シ
リコン膜を酸化する酸化工程、 （Ｃ）その上に第２層目の多結晶シリコン膜を堆積する
工程、 （Ｄ）写真製版とエッチングにより前記第２層目の多結
晶シリコン膜と前記誘電体膜をパターン化して容量部の
上部電極を形成する工程、 （Ｅ）写真製版とエッチングにより前記第１層目の多結
晶シリコン膜をパターン化して容量部の下部電極とＭＯ
Ｓトランジスタのゲート電極を形成する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3185440A JPH0513695A (ja) | 1991-06-28 | 1991-06-28 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3185440A JPH0513695A (ja) | 1991-06-28 | 1991-06-28 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0513695A true JPH0513695A (ja) | 1993-01-22 |
Family
ID=16170829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3185440A Pending JPH0513695A (ja) | 1991-06-28 | 1991-06-28 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0513695A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5958356A (en) * | 1997-11-05 | 1999-09-28 | Air Products And Chemicals, Inc. | Method for removal of moisture from gaseous HCl |
| US6221132B1 (en) | 1999-10-14 | 2001-04-24 | Air Products And Chemicals, Inc. | Vacuum preparation of hydrogen halide drier |
| US7288201B2 (en) | 1997-07-29 | 2007-10-30 | Entegris, Inc. | Methods for removing moisture from hydrogen halides |
-
1991
- 1991-06-28 JP JP3185440A patent/JPH0513695A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7288201B2 (en) | 1997-07-29 | 2007-10-30 | Entegris, Inc. | Methods for removing moisture from hydrogen halides |
| US5958356A (en) * | 1997-11-05 | 1999-09-28 | Air Products And Chemicals, Inc. | Method for removal of moisture from gaseous HCl |
| US6221132B1 (en) | 1999-10-14 | 2001-04-24 | Air Products And Chemicals, Inc. | Vacuum preparation of hydrogen halide drier |
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