JPH0513695A - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法

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JPH0513695A
JPH0513695A JP3185440A JP18544091A JPH0513695A JP H0513695 A JPH0513695 A JP H0513695A JP 3185440 A JP3185440 A JP 3185440A JP 18544091 A JP18544091 A JP 18544091A JP H0513695 A JPH0513695 A JP H0513695A
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JP
Japan
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film
polycrystalline silicon
thickness
silicon film
mos transistor
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Pending
Application number
JP3185440A
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English (en)
Inventor
Masaaki Yoshida
雅昭 吉田
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Ricoh Co Ltd
Original Assignee
Ricoh Co Ltd
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Publication date
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Abstract

(57)【要約】 【目的】 MOSトランジスタの動作速度を遅くしな
い。 【構成】 ゲート酸化膜6を形成した後、第1の多結晶
シリコン膜20を堆積する。この多結晶シリコン膜は通
常のデジタルデバイスで用いられる多結晶シリコン膜の
膜厚よりも次の工程で行なわれる多結晶シリコン膜20
の酸化による膜厚減少分又はそれ以上を厚目に形成す
る。続いて多結晶シリコン膜20を酸化することにより
容量の誘電体膜となるシリコン酸化膜12aを形成す
る。第2層目の多結晶シリコン膜14aを堆積し、多結
晶シリコン膜14aとシリコン酸化膜12aをパターン
化することにより、容量部の上部電極14と誘電体膜1
2を形成し、多結晶シリコン膜20をパターン化するこ
とによりMOSトランジスタのゲート電極8と容量部の
下部電極10を形成する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はアナログデバイスやアナ
ログ・デジタルの混載デバイスのように、少なくともM
OSトランジスタ及び多結晶シリコン膜電極を有する容
量が同一チップに形成されている半導体装置とその製造
方法に関するものである。
【0002】
【従来の技術】アナログデバイスや混載デバイスでは、
MOSトランジスタと多結晶シリコン容量とが同一チッ
プに形成されている。通常はMOSトランジスタのゲー
ト電極と容量の下部電極が同じ多結晶シリコン膜を写真
製版とエッチングによりパターン化して形成される。そ
の際、容量の下部電極とゲート電極を形成する多結晶シ
リコン膜は容量を含まないデジタルデバイスにおけるゲ
ート電極用の多結晶シリコン膜と同じ膜厚に製膜されて
いる。
【0003】
【発明が解決しようとする課題】容量を含む半導体装置
でゲート電極と容量の下部電極を形成するための多結晶
シリコン膜の膜厚をデジタルデバイスのゲート電極用の
多結晶シリコン膜と同じ膜厚に製膜した場合、容量を含
む半導体装置ではその後にその多結晶シリコン膜を酸化
して容量の誘電体膜を形成する工程が入るので、多結晶
シリコン膜の膜厚が減少し、ゲート電極を含む多結晶シ
リコン配線の抵抗が増加する。そのため、MOSトラン
ジスタを含む回路を通常のデジタルデバイスにおける回
路と同じものに構成した場合、抵抗が高くなった分だけ
動作速度が遅くなる問題が生じる。また、すでに存在す
るデジタルデバイスに容量を含むアナログ部をオンチッ
プする場合に、多結晶シリコン膜の膜厚をデジタルデバ
イス用の膜厚のままでアナログ部をオンチップすれば、
デジタル部のゲート電極の膜厚が減少して抵抗が増加す
るために、オンチップ化の障害となる。
【0004】本発明は少なくともMOSトランジスタ及
び多結晶シリコン膜電極を有する容量が同一チップに形
成されている半導体装置で、MOSトランジスタの動作
速度を遅くしないことを目的とするものである。本発明
はまた、そのように多結晶シリコン膜の膜厚が設定され
た半導体装置を製造する方法を提供することを目的とす
るものである。
【0005】
【課題を解決するための手段】本発明では、MOSトラ
ンジスタのゲート電極と容量の下部電極に使用される多
結晶シリコン膜の膜厚をMOSトランジスタの動作速度
を満たす膜厚に設定する。本発明の製造方法は、以下の
工程(A)から(E)を含んでいる。(A)シリコン基
板にゲート酸化膜を形成した後、第1層目の多結晶シリ
コン膜をMOSトランジスタの動作速度で決まる膜厚よ
りも次の酸化工程(B)での膜厚減少分を少なくとも加
えた膜厚に堆積する工程、(B)容量部の誘電体膜を形
成するために前記多結晶シリコン膜を酸化する酸化工
程、(C)その上に第2層目の多結晶シリコン膜を堆積
する工程、(D)写真製版とエッチングにより前記第2
層目の多結晶シリコン膜と前記誘電体膜をパターン化し
て容量部の上部電極を形成する工程、(E)写真製版と
エッチングにより前記第1層目の多結晶シリコン膜をパ
ターン化して容量部の下部電極とMOSトランジスタの
ゲート電極を形成する工程。
【0006】
【作用】MOSトランジスタのゲート電極と容量の下部
電極を形成するための第1層目の多結晶シリコン膜の膜
厚を後の酸化工程で減少する膜厚分は少なくとも加算し
た膜厚に設定しておくことにより、容量の誘電体膜を形
成するために、多結晶シリコン膜を酸化してもなおMO
Sトランジスタの動作速度を確保するのに必要な多結晶
シリコン膜膜厚を確保することができる。
【0007】
【実施例】図1は一実施例を表わす。P型シリコン基板
2でチャネルカット層3と素子分離用の厚いシリコン酸
化膜4とで囲まれた領域に、ゲート酸化膜6が形成さ
れ、ゲート酸化膜6上に多結晶シリコン膜のゲート電極
8が形成されている。基板2にはゲート電極8とフィー
ルド酸化膜4をマスクにしてソースとドレインのための
N型不純物が導入されて拡散層16が形成されている。
ゲート電極8の下部で拡散層16,16で挾まれた領域
はチャネル領域となり、チャネル領域にはしきい値電圧
を制御するためにP型不純物が導入されている。
【0008】フィールド酸化膜4上には多結晶シリコン
電極の容量が形成されている。すなわち、フィールド酸
化膜4上に形成された多結晶シリコン下部電極10と、
その上にシリコン酸化膜の誘電体膜12を介して多結晶
シリコン上部電極14が形成されている。ゲート電極8
及び容量の下部電極10の膜厚は3000〜4000
Å、例えば3200〜3800Åである。誘電体膜12
の膜厚は300〜1200Å、例えば400〜800Å
である。図1では図示が省略されているが、さらに層間
絶縁膜が形成され、コンタクトホールを介して配線が接
続される。
【0009】次に、図2により本実施例の製造方法につ
いて説明する。(A)P型シリコン基板2にチャネルカ
ット層3を形成した後、LOCOS酸化して素子分離領
域に厚いフィールド酸化膜4を形成する。図ではNチャ
ネルMOSトランジスタを示しているが、PチャネルM
OSトランジスタが必要な場合はNウエルを形成してお
く。MOSトランジスタ形成領域にしきい値電圧制御用
のP型不純物をイオン注入した後、MOSトランジスタ
のゲート酸化膜6を形成する。
【0010】(B)続いてCVD法により第1の多結晶
シリコン膜20を堆積する。この多結晶シリコン膜20
がMOSトランジスタのゲート電極と容量の下部電極と
なるが、この多結晶シリコン膜堆積時に通常のデジタル
デバイスで用いられる多結晶シリコン膜の膜厚よりも次
の工程で行なわれる多結晶シリコン膜20の酸化による
膜厚減少分又はそれ以上を厚目に形成する。通常のデジ
タルデバイスでのゲート電極用多結晶シリコン膜の膜厚
は3000〜4000Å、例えば3200〜3800Å
であり、後の酸化工程での膜厚の減少分は150〜60
0Å、例えば200〜400Åであるので、この第1層
目の多結晶シリコン膜20の膜厚は通常のデジタルデバ
イスで用いる膜厚より酸化による減少分を少なくとも加
算した膜厚であり、その加算分は150〜900Å、例
えば200〜400Åであり、この多結晶シリコン膜2
0の膜厚として3150〜4900、例えば3400〜
4200Åとする。続いて多結晶シリコン膜20を酸化
することにより容量の誘電体膜となるシリコン酸化膜1
2aを形成する。さらに、CVD法により第2層目の多
結晶シリコン膜14aを堆積する。
【0011】(C)写真製版とエッチングにより多結晶
シリコン膜14aとシリコン酸化膜12aをパターン化
することにより、容量部の上部電極14と誘電体膜12
を形成する。さらに写真製版とエッチングにより今度は
1層目の多結晶シリコン膜20をパターン化することに
よりMOSトランジスタのゲート電極8と容量部の下部
電極10を形成する。その後、イオン注入法を用いてN
型不純物を基板に注入してソース・ドレイン16を形成
する。PチャネルMOSトランジスタを形成する場合
は、ソース・ドレイン用にNウエルにP型不純物を注入
する。ついで、層間絶縁膜としてBPSG膜を堆積し、
ソース・ドレイン領域16と容量の上部電極と下部電極
とにコンタクト用の電極形成用開口部(コンタクトホー
ル)を形成する。その後、全面にアルミニウムなどのメ
タル膜を形成した後、写真製版とエッチングによりパタ
ーン化を施してMOSトランジスタのソース・ドレイン
の配線と容量の配線とを形成する。
【0012】
【発明の効果】本発明ではMOSトランジスタのゲート
電極と容量部の下部電極用の多結晶シリコン膜を製膜す
る際に、通常のデジタルデバイスのゲート電極形成用の
多結晶シリコン膜よりも後の酸化工程での多結晶シリコ
ン膜の膜厚減少分又はそれ以上を厚目に製膜するように
したので、MOSトランジスタの電極抵抗が増加するこ
とによるスピードの低下を抑えることができる。その結
果、本発明により形成されるMOSトランジスタはデジ
タルデバイスと同等の抵抗やスピードなどのスペックを
有することにより、アナログ回路をデジタルデバイスに
容易にオンチップ化することができる。
【図面の簡単な説明】
【図1】一実施例を示す要部断面図である。
【図2】一実施例の製造方法を示す工程断面図である。
【符号の説明】
2 P型シリコン基板 4 素子分離用フィールド酸化膜 6 ゲート酸化膜 8 ゲート電極 10 容量の下部電極 12 誘電体膜 14 容量の上部電極 20 1層目の多結晶シリコン膜

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 少なくともMOSトランジスタ及び多結
    晶シリコン膜電極を有する容量が同一チップに形成され
    ており、前記MOSトランジスタのゲート電極と前記容
    量の下部電極が同じ膜厚の多結晶シリコン膜にてなり、
    かつ、その多結晶シリコン膜の膜厚は前記MOSトラン
    ジスタの動作速度を満たす膜厚に設定されている半導体
    装置。
  2. 【請求項2】 以下の工程(A)から(E)を含む半導
    体装置の製造方法。 (A)シリコン基板にゲート酸化膜を形成した後、第1
    層目の多結晶シリコン膜をMOSトランジスタの動作速
    度で決まる膜厚よりも次の酸化工程(B)での膜厚減少
    分を少なくとも加えた膜厚に堆積する工程、 (B)容量部の誘電体膜を形成するために前記多結晶シ
    リコン膜を酸化する酸化工程、 (C)その上に第2層目の多結晶シリコン膜を堆積する
    工程、 (D)写真製版とエッチングにより前記第2層目の多結
    晶シリコン膜と前記誘電体膜をパターン化して容量部の
    上部電極を形成する工程、 (E)写真製版とエッチングにより前記第1層目の多結
    晶シリコン膜をパターン化して容量部の下部電極とMO
    Sトランジスタのゲート電極を形成する工程。
JP3185440A 1991-06-28 1991-06-28 半導体装置とその製造方法 Pending JPH0513695A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5958356A (en) * 1997-11-05 1999-09-28 Air Products And Chemicals, Inc. Method for removal of moisture from gaseous HCl
US6221132B1 (en) 1999-10-14 2001-04-24 Air Products And Chemicals, Inc. Vacuum preparation of hydrogen halide drier
US7288201B2 (en) 1997-07-29 2007-10-30 Entegris, Inc. Methods for removing moisture from hydrogen halides

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* Cited by examiner, † Cited by third party
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US7288201B2 (en) 1997-07-29 2007-10-30 Entegris, Inc. Methods for removing moisture from hydrogen halides
US5958356A (en) * 1997-11-05 1999-09-28 Air Products And Chemicals, Inc. Method for removal of moisture from gaseous HCl
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