DE102012215988A1 - CET und GATE-Leckstromverringerung in Metall-GATE-Elektrodenstrukturen mit grossem ε durch Wärmebehandlung und nach Entfernung der Diffusionsschicht - Google Patents

CET und GATE-Leckstromverringerung in Metall-GATE-Elektrodenstrukturen mit grossem ε durch Wärmebehandlung und nach Entfernung der Diffusionsschicht Download PDF

Info

Publication number
DE102012215988A1
DE102012215988A1 DE102012215988A DE102012215988A DE102012215988A1 DE 102012215988 A1 DE102012215988 A1 DE 102012215988A1 DE 102012215988 A DE102012215988 A DE 102012215988A DE 102012215988 A DE102012215988 A DE 102012215988A DE 102012215988 A1 DE102012215988 A1 DE 102012215988A1
Authority
DE
Germany
Prior art keywords
gate dielectric
dielectric layer
heat treatment
layer
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102012215988A
Other languages
English (en)
Other versions
DE102012215988B4 (de
Inventor
Torben Kelwing
Martin Trentzsch
Boris Bayha
Carsten Grass
Richard Carter
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries Inc
Original Assignee
GlobalFoundries Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalFoundries Inc filed Critical GlobalFoundries Inc
Publication of DE102012215988A1 publication Critical patent/DE102012215988A1/de
Application granted granted Critical
Publication of DE102012215988B4 publication Critical patent/DE102012215988B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/3115—Doping the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Bei der Herstellung komplexer Metall-Gate-Elektrodenstrukturen mit großem ε durch Bereitstellung des Gate-Dielektrikumsmaterials in einer frühen Fertigungsphase werden die Wärmebehandlung oder der Ausheizprozess nach dem Einbau einer Austrittsarbeitsmetallsorte und vor dem Abdecken des Gate-Dielektrikumsmaterials mit einem metallenthaltenden Elektrodenmaterial angewendet. Auf diese Weise kann für die Gate-Dielektrikumsschicht die CET bei vorgegebener physikalischer Dicke deutlich verringert werden.

Description

  • HINTERGRUND DER ERFINDUNG
  • 1. Gebiet der Erfindung
  • Generell betrifft die vorliegende Erfindung komplexe integrierte Schaltungen mit modernen Transistorelementen, die komplexe Gate-Elektrodenstrukturen auf der Grundlage eines Gate-Dielektrikums mit großem ε aufweisen.
  • 2. Beschreibung des Stands der Technik
  • Die Herstellung moderner integrierter Schaltungen, etwa von CPUs, Speicherbauelementen, ASICs (anwendungsspezifischen integrierten Schaltungen) und dergleichen macht die Herstellung einer großen Anzahl an Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einem spezifizierten Schaltungsaufbau erforderlich. In vielen elektronischen Schaltungen repräsentieren Feldeffekttransistoren eine wichtige Art an Schaltungselementen, die das Leistungsverhalten der integrierten Schaltungen wesentlich bestimmen. Generell wird eine Vielzahl an Prozesstechnologien aktuell eingesetzt, um Feldeffekttransistoren herzustellen, wobei für viele Arten komplexer Schaltungen die MOS-Technik eine der viel versprechendsten Vorgehensweisen ist aufgrund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung von beispielsweise der MOS-Technik werden Millionen an Transistoren, beispielsweise N-Kanaltransistoren und/oder P-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein Feldeffekttransistor enthält, unabhängig davon, ob ein N-Kanaltransistor oder ein P-Kanaltransistor betrachtet wird, sogenannte PN-Übergänge, die durch eine Grenzfläche aus stark dotierten Gebieten, die als Drain- und Source-Gebiete bezeichnet werden, und einem leicht dotierten oder nicht dotierten Gebiet etwa einem Kanalgebiet, gebildet sind, das zwischen den stark dotierten Gebieten angeordnet ist. In einem Feldeffekttransistor ist die Leitfähigkeit des Kanalgebiets, d. h., der Durchlassstrom des leitenden Kanals, unter anderem durch eine Gate-Elektrode gesteuert, die benachbart zu dem Kanalgebiet ausgebildet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalsgebiets beim Aufbau eines leitenden Kanals aufgrund des Anlegens einer geeigneten Steuerspannung an die Gate-Elektrode hängt unter anderem von der Dotierstoffkonzentration, der Beweglichkeit der Ladungsträger und für eine gegebene Erstreckung des Kanalgebiets in der Transistorbreitenrichtung von dem Abstand zwischen dem Source-Gebiet und dem Drain-Gebiet ab, der auch als Kanallänge bezeichnet wird. Somit ist die Skalierung der Kanallänge und damit verknüpft die Verringerung des Kanalwiderstands ein wesentliches Entwurfskriterium, um eine Zunahme der Arbeitsgeschwindigkeit der integrierten Schaltungen zu erreichen.
  • Gegenwärtig beruht der Hauptteil an integrierten Schaltungen auf Silizium aufgrund dessen nahezu unbegrenzter Verfügbarkeit, aufgrund der gut verstandenen Eigenschaften des Siliziums und zugehöriger Materialien und Prozesse und aufgrund der Erfahrung, die über die letzten 50 Jahre gewonnen wurde. Daher bleibt Silizium mit hoher Wahrscheinlichkeit das Material der Wahl für künftige Schaltungsgenerationen, die durch Massenproduktionstechniken hergestellt werden. Ein Grund für die große Bedeutung des Siliziums bei der Herstellung von Halbleiterbauelementen sind die guten Eigenschaften einer Silizium/Siliziumdioxidgrenzfläche, die eine zuverlässige elektrische Isolierung unterschiedlicher Gebiete voneinander ermöglicht. Die Silizium/Siliziumdioxidgrenzfläche ist bei hohen Temperaturen stabil und ermöglicht somit das Ausführen nachfolgender Hochtemperaturprozesse, wie sie beispielsweise während der Ausheizprozesse erforderlich sind, um Dotierstoffe zu aktivieren und um Kristallschäden auszuheilen, ohne die elektrischen Eigenschaften der Grenzfläche zu beeinträchtigen.
  • Aus den zuvor dargelegten Gründen wird in Feldeffekttransistoren Siliziumdioxid vorzugsweise als ein Basismaterial für eine Gate-Isolationsschicht vorgesehen, die die Gate-Elektrode, die häufig aus Polysilizium und/oder Metall enthaltenden Materialen aufgebaut ist, von dem Siliziumkanalgebiet trennt. Beim ständigen Verbessern des Bauteilverhaltens von Feldeffekttransistoren wurde die Länge des Kanalgebiets stetig verringert, um die Schallgeschwindigkeit und den Durchlassstrom zu verbessern. Da das Transistorverhalten durch die Spannung gesteuert ist, die der Gate-Elektrode zugeführt wird, um die Oberfläche des Kanalgebiets in eine ausreichend hohe Ladungsträgerdichte zu invertieren, um damit den gewünschten Durchlassstrom bei einer vorgegebenen Versorgungsspannung bereitzustellen, muss ein gewisser Grad an kapazitiver Kopplung aufrechterhalten werden, die durch den Kondensator geschaffen wird, der durch die Gate-Elektrode, das Kanalgebiet und das dazwischen angeordnete Siliziumdioxid gebildet ist. Es zeigt sich, dass die Verringerung der Kanallänge eine Zunahme der kapazitiven Kopplung erfordert, um das sog. Kurzkanalverhalten während des Transistorbetriebs zu vermeiden. Das Kurzkanalverhalten kann zu einem erhöhten Leckstrom führen und kann die Schwellwertspannung stark beeinflussen. Aggressiv skalierte Transistorbauelemente mit einer relativ geringen Versorgungsspannung und damit mit einer reduzierten Schwellwertspannung zeigen eine exponentielle Zunahme des Leckstromes, da die größere kapazitive Kopplung der Gate-Elektrode an das Kanalgebiet erforderlich ist, die typischer Weise dadurch erreicht wird, dass die Dicke der Siliziumdioxidschicht verringert wird. Beispielsweise erfordert eine Kanallänge von ungefähr 80 nm ein Gate-Dielektrikum aus Siliziumdioxid mit einer Dicke von ungefähr 1,2 nm. Obwohl die Verwendung von Hochgeschwindigkeitstransistoren mit einem äußerst kurzen Kanal gegebenenfalls auf Hochgeschwindigkeitssignalwege beschränkt werden kann, wohingegen Transistoren mit einem längeren Kanal für weniger kritische Schaltungsbereiche verwendet werden können, etwa als Speichertransistoren, können die relativ hohen Leckströme, die durch das direkte Tunneln von Ladungsträgern durch eine sehr dünne Siliziumdioxid-Gate-Isolationsschicht hervorgerufen werden, Werte bei einer Oxiddicke im Bereich von 1–2 nm erreichen, die nicht mehr mit den Anforderungen für Schaltungen mit hohem Leistungsvermögen verträglich sind, selbst wenn nur Transistoren in geschwindigkeitskritischen Pfaden auf der Grundlage eines extrem dünnen Gate-Oxids hergestellt werden.
  • Es wurden daher diverse Maßnahmen vorgeschlagen, um die Isolationsfestigkeit und die wirksame Dielektrizitätskonstante des Siliziumdioxidmaterials zu erhöhen, etwa das Ausführen von Wärmebehandlungen auf der Grundlage von Stickstoff, um damit eine gewisse Menge an Stickstoff einzubauen. Obwohl diese Behandlungen des Oxidbasismaterials deutliche Verbesserungen schaffen, erfordert die weitere Skalierung der Transistorabmessungen gegebenenfalls weitere komplexe Vorgehensweisen. Dazu wurde das Ersetzen von Siliziumdioxid als Material für Gate-Isolationsschichten insbesondere für extrem dünne Gate-Schichten auf Siliziumdioxidbasis in Betracht gezogen. Mögliche alternative Materialien sind solche Materialien, die eine deutlich höhere Permittivität besitzen, so dass eine physikalisch größere Dicke einer entsprechend ausgebildeten Gate-Isolationsschicht eine kapazitive Kopplung ergibt, die durch eine äußerst dünne Schicht auf Siliziumdioxidbasis erreicht würde. Um somit eine gewünschte geringere Kapazitätsäquivalenzdicke (CET) des Gate-Dielektrikumsmaterials von beispielsweise 1,2 nm oder weniger zu erhalten in Bezug auf ein Siliziumdioxidmaterial, wurde daher vorgeschlagen, zumindest einen Teil des konventionellen Siliziumdioxids durch Materialien mit hoher Permittivität zu ersetzen, etwa Tantaloxid (Ta2O5) mit einem ε von ungefähr 25, Strontiumtitanoxid (SrTiO3) mit einem ε von ungefähr 150, Hafniumoxid (HfO2) mit einem ε von ungefähr 21, HfSiO, Zirkonoxid (ZrO2), TiO2 und dergleichen.
  • Ferner kann das Transistorverhalten verbessert werden, indem ein geeignetes leitendes Material für die Gate-Elektrode so vorgesehen wird, dass das üblicherweise verwendete Polysiliziummaterial ersetzt wird, da Polysilizium eine Ladungsträgerverarmung in der Nähe der Grenzfläche zu dem Gate-Dielektrikum aufweist, wodurch die wirksame Kapazität zwischen dem Kanalgebiet und der Gate-Elektrode verringert wird. Es wurde daher ein Gate-Stapel vorgeschlagen, in welchem ein dielektrisches Material mit großem ε eine vergrößerte Kapazität auf der Grundlage der gleichen oder einer größeren Dicke als eine Schicht auf Siliziumdioxidbasis hervorruft, während gleichzeitig Leckströme auf einem akzeptablen Niveau gehalten werden. Andererseits kann das nicht-Polysiliziummaterial, etwa in Form von Titannitrid und dergleichen, so hergestellt werden, dass es mit dem dielektrischen Material mit großem ε in Verbindung steht, so dass die Anwesenheit einer Verarmungszone im Wesentlichen vermieden wird.
  • Es wurde daher eine Reihe von Prozessstrategien entwickelt, um Metall-Gate-Elektrodenstrukturen mit großem ε mit geeigneter Austrittsarbeit für unterschiedliche Arten an Transistoren herzustellen, wobei eine reduzierte Kapazitätsäquivalenzdicke (CET) erreicht wird, die äußerst komplexen Gate-Dielektrikumsmaterialien auf Siliziumdioxidbasis entspricht, während andererseits die tatsächliche physikalische Dicke vergrößert werden kann, um die Gate-Leckströme zu reduzieren, die ansonsten in Verbindung mit den äußerst dünnen Gate-Dielektrika auf Siliziumdioxidbasis auftreten. Da typischerweise die dielektrischen Materialien mit großem ε sehr empfindlich sind im Hinblick auf die Einwirkung von gewissen Prozessatmosphären, wird in vielen Vorgehensweisen das dielektrische Material mit großem ε in Verbindung mit geeigneten metallenthaltenden Elektrodenmaterialien und Austrittsarbeitsmetallen in einer sehr späten Fertigungsphase bereitgestellt, in der die Gate-Elektrodenstrukturen mit den gewünschten lateralen Abmessungen als Platzhalter-Gate-Elektrodenstrukturen während des gesamten Fertigungsablaufes zur Fertigstellung der grundlegenden Transistorkonfiguration verwendet werden. Daraufhin werden Teile der Gate-Elektrodenstrukturen entfernt, um das Kanalgebiet der unterschiedlichen Transistorarten freizulegen, um dann darauf ein geeignetes Gate-Dielektrikumsmaterial zu bilden, das ein Material mit größerer Dielektrizitätskonstante enthält, woraufhin eine geeignete Metallsorte folgt, um eine gewünschte Austrittsarbeit und eine bessere Leitfähigkeit für die resultierenden Gate-Elektrodenstrukturen zu erreichen. Obwohl diese Vorgehensweise zu einer geringeren CET der Gate-Elektrodenstrukturen bei akzeptablen Gate-Leckströmen führen kann, sind äußerst komplexe und komplizierte Strukturierungs-, Abscheide- und Einebnungstechniken erforderlich, um unerwünschte Gate-Materialien zu entfernen und um die diversen Gate-Schichten mit einer genau definierten Dicke und Materialzusammensetzung in dem Gate-Elektrodenstrukturen bereitzustellen. Aus diesem Grunde wird in anderen viel versprechenden Vorgehensweisen das dielektrische Material mit großem ε in Verbindung mit geeigneten Metallsorten zur Festlegung der Austrittsarbeit der Gate-Elektrodenstrukturen für unterschiedliche Arten von Transistoren in einer frühen Fertigungsphase vorgesehen, wobei spezielle Behandlungen des dielektrischen Materials mit großem ε und/oder der darauf hergestellten Metallschicht vorgenommen werden, um die Eigenschaften der Gate-Elektrodenstrukturen einzustellen und nachfolgend zu stabilisieren. Zu diesem Zweck wird in einigen Vorgehensweisen das dielektrische Material mit großem ε auf einem dünnen dielektrischen Material auf Siliziumdioxidbasis hergestellt, um eine kombinierte Gate-Dielektrikumsschicht mit einer gewünschten reduzierten CET mit einer physikalischen Dicke bereitzustellen, die ausreichend ist, akzeptable Gate-Leckströme zu erreichen. Daraufhin wird die Einstellung der Austrittsarbeit für unterschiedliche Arten von Transistoren bewerkstelligt, indem unterschiedliche Arten von Diffusionsschichten über den aktiven Gebieten der unterschiedlichen Transistoren vorgesehen werden, um eine Diffusion Prozess auf der Grundlage einer nachfolgenden Wärmebehandlung bei Temperaturen von ungefähr 800°C und höher in Gang zu setzen, um damit eine entsprechende Metallsorte in die darunter liegende Gate-Dielektrikumsschicht zu treiben. Beispielsweise beschreibt die US-Patentoffenlegungsschrift 2010/0327373 mit dem Titel ”Gleichmäßige Metall-Gate-Stapel mit großem Epsilon durch Einstellung der Schwellwertspannung für komplexe Transistoren durch Diffusion einer Metallsorte vor der Gate-Strukturierung”, deren gesamte Offenbarung hierin durch Bezugnahme mit aufgenommen ist, eine Prozesssequenz, in der unterschiedliche Metallsorten, etwa Lanthan und Aluminium, in die Gate-Dielektrikumsschichten von N-Kanaltransistoren und P-Kanaltransistoren eingebaut werden, indem ein effizientes Abscheide-, Strukturierungs- und Maskierungsschema angewendet wird, um einen Diffusionsprozess bei erhöhten Temperaturen auszuführen. Danach werden jegliche Deckschichten und Diffusionsschichten entfernt und es wird ein gemeinsames metallenthaltendes Elektrodenmaterial, etwa Titannitrid, über den selektiv eingestellten Gate-Dielektrikumsschichten hergestellt, woran sich ein weiteres Elektrodenmaterial, etwa Silizium, anschließt. Während der weiteren Bearbeitung kann dass empfindliche dielektrische Material mit großem ε effizient eingeschlossen werden, indem beispielsweise geeignete Beschichtungen oder Seitenwandabstandshalter vorgesehen werden, wodurch eine unerwünschte Wechselwirkung mit reaktiven Prozessatmosphären, etwa nasschemischen Reinigungsprozessen, Ausheizatmosphären mit einem gewissen Anteil an Sauerstoff, und dergleichen, im Wesentlichen vermieden wird.
  • Generell kann dieses so genannte ”Gate-Zuerst-Verfahren” zu einem insgesamt äußerst effizienten Prozessablauf führen, da viele gut etablierte Konzepte, beispielsweise im Hinblick auf die Gate-Strukturierung auf der Grundlage komplexer Lithographie- und Ätztechniken, weiterhin angewendet werden können, unabhängig von der Anwesenheit der moderat dünnen Gate-Dielektrikumsschicht mit großem ε, während andererseits äußerst komplexe Prozessschritte im Hinblick auf das Austauschen von Gate-Materialien und die Herstellung des dielektrischen Materials mit großem ε in einer sehr späten Fertigungsphase vermieden werden können.
  • In dem Versuch, die CET der Gate-Elektrodenstrukturen weiter zu verringern, führen nahe liegende Strategien, etwa einfach das Verringern der Dicke des dielektrischen Materials mit großem ε, gegebenenfalls gleichzeitig zu einer Erhöhung der Gate-Leckströme, dass dies zu einer Verringerung der physikalischen Dicke und damit zu einer Verringerung der Blockierwirkung für Ladungsträger der resultierenden Gate-Dielektrikumsmaterialien führen kann. Andererseits ist das Transistorverhalten umgekehrt proportional zu der CET und daher ist eine Verringerung der CET für die weitere Verbesserung des gesamten Transistorverhaltens erforderlich. Diesbezüglich wurde erkannt, dass durch die Einwirkung höherer Temperaturen auf das dielektrische Material mit großem ε und beispielsweise ungefähr 800°C und deutlich höher die CET reduziert werden kann, ohne jedoch in unerwünschter Weise das Gate-Leckstromverhalten des Gate-Dielektrikumsmaterials zu beeinflussen. Diesbezüglich wurde vorgeschlagen, eine Wärmebehandlung oder einen Ausheizprozess unmittelbar nach dem Abscheiden des dielektrischen Materials mit großem ε vorzunehmen, um eine bessere Stabilität und eine geringere CET bereitzustellen. Beim Anwenden einer geeigneten Prozessstrategie, wie sie für Massenproduktionsverfahren erforderlich ist, stellt sich jedoch heraus, dass die resultierende Verbesserung in der CET wesentlich kleiner als erwartet ist.
  • Im Hinblick auf die zuvor beschriebene Situation betrifft die vorliegende Erfindung Prozesstechniken zur Bereitstellung komplexer Metall-Gate-Elektrodenstrukturen mit großem ε, wobei eines oder mehrere der zuvor erkannten Probleme vermieden oder zumindest in der Auswirkung reduziert werden.
  • ÜBERBLICK ÜBER DIE ERFINDUNG
  • Das Folgende bietet einen vereinfachten Überblick über die Erfindung, um ein grundlegendes Verständnis einiger Aspekte der Erfindung zu bieten. Dieser Überblick ist kein vollständiger Überblick über die Erfindung. Es ist nicht beabsichtigt, wesentliche Elemente oder kritische Faktoren der Erfindung anzugeben oder den Schutzbereich der Erfindung aufzuzeigen. Der einzige Zweck besteht darin, einige Konzepte in vereinfachter Form als Einleitung zu der detaillierten Beschreibung, die nachfolgend erläutert ist dar zustellen.
  • Generell stellt die vorliegende Erfindung Fertigungstechniken bereit, in denen eine gewünschte Verringerung der CET erreicht wird, während dennoch akzeptable Niveaus für die Gate-Leckströme sichergestellt werden, indem eine Wärmebehandlung oder ein Ausheizprozess an der Gate-Dielektrikumsschicht vorgenommen werden, nachdem darin eine Metallsorte eingebaut wurde, die für die Einstellung der Austrittsarbeit erforderlich ist. Gemäß den hierin offenbarten Prinzipien werden die Wärmebehandlung oder der Ausheizprozess, die auf der Grundlage einer geeigneten Gasumgebung eingerichtet werden, ausgeführt, wenn sich die Gate-Dielektrikumsschicht in einem im Wesentlichen freigelegten Zustand befindet, jedoch nach dem eine zuvor angewendete Wärmebehandlung ausgeführt ist, die zum in Gang setzen einer Diffusion der Metallsorte in das Gate-Dielektrikumsmaterial erforderlich ist. Es wurde herausgefunden, dass auf diese Weise eine deutliche Verringerung der CET erreicht wird, ohne dass die Gate-Leckströme nachteilig beeinflusst werden.
  • Ein anschauliches hierin offenbartes Verfahren umfasst das Bilden einer Gate-Dielektrikumsschicht auf einem Halbleitergebiet eines Halbleiterbauelements, wobei die Gate-Dielektrikumsschicht ein dielektrisches Material mit großem ε aufweist. Das Verfahren umfasst ferner das Bilden einer Diffusionsschicht über der Gate-Dielektrikumsschicht, wobei die Diffusionsschicht eine Metallsorte enthält. Ferner wird eine erste Wärmebehandlung so ausgeführt, dass ein Teil der Metallsorte durch Diffusion in die Gate-Dielektrikumsschicht verteilt wird. Ferner wird die Diffusionsschicht so entfernt, dass die Gate-Dielektrikumsschicht freigelegt wird. Das Verfahren umfasst ferner das Ausführen einer zweiten Wärmebehandlung an der freigelegten Gate-Dielektrikumsschicht und das Bilden eines Elektrodenmaterials über der Gate-Dielektrikumsschicht. Ferner umfasst das Verfahren das Bilden einer Gate-Elektrodenstruktur eines Transistors auf der Grundlage des Elektrodenmaterials und der Gate-Dielektrikumsschicht.
  • Ein weiteres anschauliches hierin offenbartes Verfahren umfasst das Bilden einer Gate-Dielektrikumsschicht auf einem ersten aktiven Gebiet und einem zweiten aktiven Gebiet eines Halbleiterbauelements. Das Verfahren umfasst ferner das Einführen einer ersten Metallsorte in einem ersten Bereich der Gate-Dielektrikumsschicht, der auf dem ersten aktiven Gebiet ausgebildet ist. Ferner wird eine zweite Metallsorte in einen zweiten Teil der Gate-Dielektrikumsschicht eingeführt, der auf dem zweiten aktiven Gebiet ausgebildet ist, wobei sich die zweite Metallsorte von der ersten Metallsorte unterscheidet. Das Verfahren umfasst ferner das einwirken auf die Gate-Dielektrikumsschicht mittels einer Gasumgebung durch Ausführen einer Wärmebehandlung und das Bilden eines Elektrodenmaterials auf der Wärme behandelten Gate-Dielektrikumsschicht.
  • Ein noch weiteres anschauliches hierin offenbartes Verfahren umfasst das Bilden einer Gate-Dielektrikumsschicht auf einem aktiven Gebiet eines Halbleiterbauelements derart, dass die Schicht ein dielektrisches Material mit großem ε enthält. Das Verfahren umfasst ferner das Ausführen einer ersten, der Abscheidung nachgeordneten Wärmebehandlung an der Gate-Dielektrikumsschicht. Ferner umfasst das Verfahren das Bilden einer Diffusionsschicht über der Gate-Dielektrikumsschicht nach dem Ausführen der der Abscheidung nachgeordneten Wärmebehandlung und das Hervorrufen einer Diffusion einer schwellwertspannungseinstellenden Sorte bzw. Substanz in die Gate-Dielektrikumsschicht. Ferner umfasst das Verfahren das Freilegen der Gate-Dielektrikumsschicht durch Entfernen zumindest der Diffusionsschicht und das Ausführen einer Wärmebehandlung an der freigelegten Gate-Dielektrikumsschicht. Es wird mindestens eine metallenthaltende Schicht über der Gate-Dielektrikumsschicht nach dem Ausführen der Wärmebehandlung hergestellt. Ferner umfasst das Verfahren das Ausführen einer zweiten, der Abscheidung nachgeordneten Wärmebehandlung an der mindestens einen metallenthaltenden Schicht.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die Erfindung kann durch Bezugnahme auf die folgende Beschreibung in Verbindung mit den begleitenden Zeichnungen verstanden werden, in denen gleiche Bezugszeichen gleiche Elemente bezeichnen und in denen:
  • 1a–1g schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen zeigen, wenn eine Metall-Gate-Elektrodenstruktur mit großem ε auf der Grundlage einer Wärmebehandlung oder eines Ausheizprozesses hergestellt wird, die bzw. der auf die freigelegte Gate-Dielektrikumsschicht nach dem Einbau einer Austrittsarbeitsmetallsorte gemäß anschaulichen Ausführungsformen angewendet werden;
  • 1h schematisch einen Graphen zeigt, der die CET und die Gate-Leckströme für einen konventionellen Transistor und einen Transistor, der auf der Grundlage der hierin offenbarten Prinzipien hergestellt ist, zeigt; und
  • 2a–2d schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen zeigen, wobei Metall-Gate-Elektrodenstrukturen mit großem ε auf der Grundlage unterschiedlicher Austrittsarbeitsmetallsorten in Verbindung mit einer Wärmebehandlung gemäß weiteren anschaulichen Ausführungsformen hergestellt werden.
  • Obwohl die hierin offenbarte Erfindung diversen Modifizierungen und alternativen Formen unterliegen kann, sind dennoch spezielle Ausführungsformen beispielhaft in den Zeichnungen gezeigt und hierin detailliert beschrieben. Es sollte jedoch beachtet werden, dass die Beschreibung spezieller Ausführungsformen nicht beabsichtigt, die Erfindung auf die hierin offenbarten speziellen Formen einzuschränken, sondern die Erfindung soll vielmehr alle Modifizierungen, Äquivalente und Alternativen abdecken, die innerhalb des Grundgedankens und des Schutzbereichs der Erfindung, wie sie durch die angefügten Patentansprüche definiert ist, liegen.
  • DETAILLIERTE BESCHREIBUNG
  • Im Folgenden werden diverse anschauliche Ausführungsformen der Erfindung beschrieben. Im Sinne der Klarheit werden nicht alle Merkmale einer tatsächlichen Implementierung in dieser Beschreibung beschrieben. Es sollte jedoch beachtet werden, dass bei der Entwicklung einer derartigen tatsächlichen Ausführungsform zahlreiche implementationsspezifische Entscheidungen getroffen werden, um die speziellen Ziele der Entwickler zu erreichen, etwa die Verträglichkeit mit systembezogenen und wirtschaftlichen Rahmenbedingungen, die sich von einer Implementierung zur anderen unterscheiden können. Des Weiteren ist zu beachten, dass ein derartiger Entwicklungsaufwand komplex und zeitaufwendig sein kann, jedoch dennoch eine Routinemaßnahme für den Fachmann auf diesem Gebiet darstellt, wenn er im Besitz der vorliegenden Offenbarung ist.
  • Die vorliegende Erfindung wird nunmehr mit Bezug zu den begleitenden Zeichnungen beschrieben. Diverse Strukturen, Systeme und Bauelemente sind in den Zeichnungen lediglich zum Zwecke der Erläuterung schematisch dargestellt, um damit nicht die vorliegende Offenbarung mit Details zu verdunkeln, die der Fachmann kennt. Dennoch sind die angefügten Zeichnungen enthalten, um anschauliche Beispiele der vorliegenden Erfindung zu beschreiben und zu erläutern. Die Ausdrücke und Phrasen, wie sie hierin verwendet sind, sollten so verstanden und interpretiert werden, dass sie eine Bedeutung besitzen, wie sie mit dem Verständnis dieser Ausdrücke und Phrasen des Fachmanns übereinstimmen. Es ist keine spezielle Definition eines Begriffes oder einer Phrase, d. h., eine Definition, die sich von der üblichen und gewöhnlichen Bedeutung unterscheidet, wie sie normalerweise der Fachmann versteht, beabsichtigt, wenn der Begriff oder die Phrase hierin konsistent verwendet werden. Wenn ein Begriff oder eine Phrase eine spezielle Bedeutung haben soll, d. h., eine Bedeutung, die sich von dem Verständnis des Fachmanns unterscheidet, wird eine derartige spezielle Definition explizit in der Beschreibung in definierender Weise angegeben, die direkt und unmittelbar die spezielle Definition für den Begriff oder die Phrase angibt.
  • Die vorliegende Erfindung stellt Fertigungstechniken für Halbleiterbauelemente bereit, in denen alternativ oder zusätzlich zu Wärmebehandlungen, die im Zusammenhang mit der Bereitstellung einer Metall-Gate-Elektrodenstruktur mit großem ε vorgesehen werden, mindestens eine Wärmebehandlung nach dem Einbau einer Sorte zur Einstellung einer Austrittsarbeit eingerichtet wird, wenn die Gate-Dielektrikumsschicht noch im Wesentlichen frei liegt, bevor darauf weitere Metallschichten erzeugt werden, etwa metallenthaltende Elektrodenmaterialien und dergleichen. Es wurde erkannt, dass die Einrichtung einer Wärmebehandlung zu diesem Zeitpunkt des gesamten Fertigungsablaufes zu einer reduzierten CET führen kann, ohne dass die Blockierwirkung für Leckströme der Gate-Dielektrikumsschicht wesentlich nachteilig beeinflusst wird. Auf der Grundlage der Wärmebehandlung, die in dieser späteren Phase des Fertigungsprozesses ausgeführt wird, werden ferner zusätzliche Freiheitsgrade im Hinblick auf das feine Einstellen der Austrittsarbeit der Gate-Elektrodenstrukturen bereitgestellt, indem beispielsweise eine geeignete Gasumgebung und andere Prozessparameter der Wärmebehandlung, etwa die Dauer, Prozesstemperatur und dergleichen, ausgewählt werden. Für diesen Zweck sind viele geeignete Ausheiztechniken verfügbar, die auf die Gate-Dielektrikumsschicht in einem im Wesentlichen freigelegten Zustand nach dem Einbau der Austrittsarbeitsmetallsorte angewendet werden können. Zum Beispiel können typische schnelle Ausheizverfahren (RTA) mit geeigneten Temperaturen beispielsweise im Bereich von 400–900°C und mehr für die Zeitdauer von ungefähr 15 s bis mehrere Minuten oder noch länger angewendet werden, wenn dies als geeignet erachtet wird, während in anderen Fällen komplexe lasergestützte oder blitzlichtgestützte Ausheiztechniken angewendet werden. Auf diese Weise können lokal unterschiedliche Ausheizparameter angewendet werden, indem beispielsweise die Belichtungszeit für eine spezielle Strahlung variiert wird, wodurch eine unterschiedliche Festlegung von Bauteilparametern in speziellen Bauteilbereichen möglich ist, etwa im Hinblick auf die Schwellwertspannung von Transistoren und dergleichen.
  • Insbesondere wenn die Wärmebehandlung, die nach dem Einbau der Metallsorte und vor dem Abscheiden jeglicher Elektrodenmaterialien ausgeführt wird, mit anderen Wärmebehandlungen kombiniert wird, etwa mit einem der Abscheidung nachgeordneten Ausheizprozess, der auf das Gate-Dielektrikumsmaterial nach dessen Abscheidung angewendet wird, und/oder mit einem der Abscheidung nachgeordneten Ausheizprozess, der nach der Abscheidung einer oder mehrerer Elektrodenmaterialschichten angewendet wird, wird ein hoher Grad an Flexibilität bei der Einstellung der endgültigen Bauteilparameter erreicht, während gleichzeitig eine hohe Stabilität der elektronischen Eigenschaften der Gate-Elektrodenstrukturen erreicht wird. Auf diese Weise kann für einen gegebenen Grad an Leckströmen eine reduzierte CET erreicht werden, wodurch das gesamte Transistorverhalten verbessert wird, während in anderen Fällen für eine vorgegebene CET die Gate-Leckströme deutlich verringert werden können.
  • 1a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 100 mit einem Substrat 101, über welchem eine Halbleiterschicht 102 gebildet ist. Das Substrat 101 kann ein beliebiges geeignetes Trägermaterial sein, um darauf die Halbleiterschicht 102 herzustellen, die wiederum ein geeignetes Halbleitermaterial aufweist, um darin und darüber Transistorbauelemente und dergleichen herzustellen. Es sollte beachtet werden, dass die Halbleiterschicht 102 in dieser Fertigungsphase viele Isolationsgebiete 102c aufweisen kann, die beispielsweise in Form von flachen Grabenisolationen und dergleichen vorgesehen sind. Ferner ist in einigen Ausführungsformen eine isolierende vergrabene Schicht (nicht gezeigt) zumindest in einigen Bereichen des Substrats 101 so vorgesehen, dass die Halbleiterschicht 102 ”vertikal” von darunterliegenden Substratmaterialien abgegrenzt ist. Somit bildet in derartigen Bereichen, die eine vergrabene isolierende Schicht enthalten, das Substrat 101 in Verbindung mit der Halbleiterschicht 102 eine SOI-(Silizium-auf-Isolator-)Konfiguration. In anderen Fällen steht die Halbleiterschicht 102 direkt mit einem Halbleitermaterial des Substrats 101 in Verbindung. Ferner können den Isolationsstrukturen 102c mehrere Halbleitergebiete oder aktive Gebiete lateral abgrenzen, wobei der Einfachheit halber ein einzelnes aktives Gebiet 102a in 1a gezeigt ist. Generell ist ein aktives Gebiet als ein Halbleitergebiet zu verstehen, in welchem PN-Übergänge mindestens eines Transistors herzustellen sind. Beispielsweise enthält das aktive Gebiet 102a eine geeignete Art an Halbleitermaterial, etwa Silizium, Silizium/Germanium und dergleichen, um damit die grundlegenden elektronischen Eigenschaften bereitzustellen, die für den betrachteten Transistor erforderlich sind. Wie durch eine Schicht 103 angegeben ist, können geeignete Materialien so vorgesehen sein, dass die gewünschten Transistoreigenschaften erreicht werden. Beispielsweise wird die Schicht 103 in Form einer Halbleiterlegierung, etwa einer Silizium/Germaniumlegierung vorgesehen, um geeignete elektronische Eigenschaften eines Kanalgebiets eines noch herzustellenden Transistors zu erhalten. Ferner sollte beachtet werden, dass eine ebene Transistorarchitektur angegeben ist, in der ein im Wesentlichen 2-dimensionales Kanalgebiet durch eine benachbarte Gate-Elektrodenstruktur gesteuert wird. Die hierin offenbarten Prinzipien gelten jedoch auch für eine andere Transistorarchitektur, etwa für 3-dimensionale Transistoren in Form von FinFETs und dergleichen.
  • In der gezeigten Fertigungsphase umfasst das Bauteil 100 eine Gate-Dielektrikumsschicht 161, die ein dielektrisches Material mit großem ε 163 aufweist, etwa eines oder mehrere der Materialien, die zuvor erläutert sind. In der gezeigten Ausführungsform kann das dielektrische Material mit großem ε 163 in Form einer Teilschicht der Gate-Dielektrikumsschicht 161 vorgesehen sein, die auf einer dielektrischen Basisschicht 162 hergestellt ist, die in Form eines konventionellen dielektrischen Materials, etwa als ein Siliziumdioxid-Basismaterial vorgesehen ist. Es sollte beachtet werden, dass das Material 162 andere Komponenten, etwa Stickstoff und dergleichen, enthalten kann, um die erforderlichen Grenzflächeneigenschaften und Materialstabilität während der weiteren Bearbeitung bereitzustellen. Ferner wird in der in 1a gezeigten Ausführungsform angenommen, dass die dielektrische Basisschicht 162 auf dem aktiven Gebiet 102a hergestellt ist, ohne sich lateral in die Isolationsgebiete 102c zu erstrecken. In anderen Fallen (nicht gezeigt) erstreckt sich die Basisschicht 162 auch zumindest über einen Bereich der Isolationsstruktur 102c.
  • Das in 1a gezeigte Halbleiterbauelement 100 kann auf der Grundlage der folgenden Prozesse hergestellt werden. Das aktive Gebiet 102a und die Isolationsstrukturen 102c können auf der Grundlage einer beliebigen geeigneten Prozessstrategie hergestellt werden, beispielsweise in den Gräben in der Halbleiterschicht 102 erzeugt und die Gräben mit einem geeigneten dielektrischen Material gefüllt werden, etwa mit Siliziumdioxid, Siliziumnitrid und dergleichen. Vor oder nach der Herstellung der Isolationsstrukturen 102c können geeignete Dotierstoffsorten in die Halbleiterschicht 102 möglicherweise in Verbindung mit geeigneten Materialien, etwa der Schicht 103, eingebaut werden, um die grundlegenden elektronischen Eigenschaften des aktiven Gebiets 102a bereitzustellen. Daraufhin wird die Unterschicht bzw. Teilschicht 162 der Gate-Dielektrikumsschicht 161 hergestellt, beispielsweise durch komplexe Oxidationstechniken in Verbindung mit anderen Oberflächenbehandlungen und dergleichen, um ein dielektrisches Basismaterial mit geeigneter Dicke und geeigneten Eigenschaften zu erzeugen. Beispielsweise wird in komplexen Anwendungen die Schicht 162 mit einer Dicke von 10 Angstrom oder weniger bereitgestellt, um eine CET von 12 Angstrom oder weniger einzurichten, wohingegen die physikalische Dicke der Gate-Dielektrikumsschicht 161 deutlich größer ist, um die Leckströme auf einem akzeptablen Pegel zu halten. Danach wird die Unterschicht 163 mit dem dielektrischen Material mit großem ε abgeschieden, indem gut etablierte Abscheidetechniken 114, etwa eine Atomlagenabscheidung (ALD) und dergleichen angewendet werden, um ein geeignetes dielektrisches Material mit großem ε, etwa Hafniumoxid und dergleichen, mit einer Dicke bereitzustellen, die in Verbindung mit den Eigenschaften der Schicht 162 geeignet ist, um die anfängliche CET und die physikalische Dicke festzulegen, wobei, wie zuvor erläutert ist, eine deutliche Verringerung der CET in einer späteren Fertigungsphase weiterhin erreicht werden kann, ohne jedoch in unerwünschter Weise die physikalische Dicke zu ändern. In einigen anschaulichen Ausführungsformen wird ein der Abscheidung nachgeordneter Ausheizprozess 115 nach dem Abscheideprozess 114 und vor dem Abscheiden anderer Materialien ausgeführt. Beispielsweise wird der optionale Ausheizprozess 115 in Anwesenheit einer geeigneten Prozessumgebung bei einer Prozesstemperatur von 600°C und mehr ausgeführt. Beispielsweise wird eine Prozessatmosphäre eingerichtet unter Anwendung von Argon, Stickstoff, Sauerstoff, Ammoniak, einer Mischung aus Stickstoff und Wasserstoff, reinem Wasserstoff und dergleichen. Es sollte beachtet werden, dass die Einrichtung einer Gasumgebung unter Anwendung oder auf der Grundlage von einem oder mehreren der zuvor angegebenen Prozessgase hierin so zu verstehen ist, dass eine Gasumgebung, die auf der Grundlage einer einzelnen Gaskomponente eingerichtet ist, nur sehr geringe Mengen anderer Gase enthält. Beispielsweise wird eine Sauerstoff Gasumgebung als eine Prozessatmosphäre verstanden, in der mindestens 95% des Gases ein Sauerstoffgas ist. Wenn in ähnlicher Weise eine Kombination aus Gaskomponenten, etwa aus Stickstoff und Wasserstoff, verwendet wird, um eine Gasumgebung gemäß der hierin offenbarten Lehre einzurichten, enthalten mindestens 95% des gesamten Gasvolumen eine Wasserstoff/Stickstoff Mischung, wobei jede Gassorte mit mindestens 10% vorhanden ist.
  • Es sollte beachtet werden, dass der optionale Ausheizprozess 115 auf der Grundlage geeigneter Prozessparameter und auf der Grundlage einer Gasumgebung, wie sie zuvor erläutert ist, ausgeführt werden kann, wobei die entsprechenden Prozessparameter und die Zusammensetzung der zugehörigen Gasumgebung in Übereinstimmung mit den gesamten Bauteilerfordernissen ausgewählt werden können, und derartige Prozessparameter können effizient auf der Grundlage von Experimenten ermittelt werden.
  • 1b zeigt schematisch das Bauteil 100 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist eine Diffusionsschicht 104 über der Gate-Dielektrikumsschicht 161 ausgebildet, möglicherweise in Verbindung mit einer dazwischen liegenden Deckschicht 116, die aus einem geeigneten Material, etwa Titannitrid und dergleichen aufgebaut ist. Andererseits kann die Diffusionsschicht 104 eine geeignete Metallsorte 163m enthalten, die mit einer gewünschten Konzentration in die Gate-Dielektrikumsschicht 161 beispielsweise zumindest in die Schicht 163 so eingebaut wird, dass die Austrittsarbeit der Gate-Elektrodenstruktur, die noch herzustellen ist, geeignet eingestellt wird. Beispielsweise ist Lanthan eine Metallsorte, die effizient für die Einstellung der Austrittsarbeit für Gate-Elektrodenstrukturen von N-Kanaltransistoren verwendet werden kann, während Aluminium effizient als eine Austrittsarbeitsmetallsorte für P-Kanaltransistoren verwendbar ist. Ferner ist eine optionale Deckschicht 105, etwa eine Titannitridschicht und dergleichen, über der Diffusionsschicht 104 ausgebildet, woran sich eine weitere Deckschicht 106, etwa eine Siliziumschicht und dergleichen, anschließt. Es sollte beachtet werden, dass die Schicht 104 und die optionalen Schichten 116 und 105 mit einer geeigneten Dicke so vorgesehen werden können, dass ein gewünschtes Diffusionsverhalten während einer weiteren Wärmebehandlung oder eines Ausheizprozesses 107 eingestellt werden. Beispielsweise wird die optionale Deckschicht 116 mit einer Dicke von 0–10 Angstrom oder deutlich größer bereitgestellt, während die Diffusionsschicht 104 mit einer Dicke von einem bis mehreren Angstrom vorgesehen wird. In ähnlicher Weise kann eine geeignete Dicke für die Deckschicht 105, falls diese vorgesehen ist, verwendet werden. Während des Ausheizprozesses 107, der bei einer Temperatur von ungefähr 900°C und höher ausgeführt werden kann, wird eine Diffusion der Sorte 163m hervorgerufen, so dass zumindest die Schicht 163 damit bevölkert wird.
  • 1c zeigt schematisch das Bauteil 100, wenn es der Einwirkung einer Ätzumgebung 117 beispielsweise auf der Grundlage von Ammoniumhydroxid unterliegt, um die Deckschicht 106 (1b) zu entfernen. Somit werden während des Prozesses 117 metallenthaltende Materialschichten, etwa die optionale Deckschicht 105, freigelegt.
  • 1d zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase, in der ein weiterer Ätzprozess 118 so angewendet wird, dass Metallmaterialien, etwa die Schichten 116, 104 und 105 (1c) entfernt werden, wodurch eine Oberfläche 161s der Gate-Dielektrikumsschicht 161 freigelegt wird. Dazu kann eine beliebige geeignete Ätzchemie, etwa eine Ammoniumhydroxid-Peroxid-Mischung (APM) angewendet werden, die effizient die metallenthaltenden Materialien abträgt, ohne das dielektrische Material mit großem ε 163 unnötig zu beeinflussen. Daraufhin wird eine weitere Wärmebehandlung oder ein Ausheizprozess 119 an die Gate-Dielektrikumsschicht 161 angewendet, ohne dass andere Materialien darauf ausgebildet sind. Auf diese Weise kann die zuvor ausgeheizt der Schicht 161 der Einwirkung einer geeigneten Gasumgebung, etwa einer Argonumgebung, einer Stickstoffumgebung, einer Sauerstoffumgebung, einer Wasserstoffumgebung, einer Wasserstoff/Stickstoff Umgebung, einer sauerstoffreichen Umgebung und dergleichen auf der Grundlage einer geeigneten erhöhten Temperatur von 400°C für eine Sauerstoffumgebung und sauerstoffreiche Umgebung, bis ungefähr 900°C und höher und verworfen werden, wodurch eine deutliche Verringerung der CET erreicht wird, was als eine Zunahme der wirksamen Dielektrizitätskonstante verstanden werden kann, ohne dass eine wesentliche Änderung der physikalischen Dicke der Gate-Dielektrikumsschicht 161 erfolgt. Im Hinblick auf die Auswahl einer geeigneten Prozessatmosphäre und von Prozessparametern der Wärmebehandlung 119 gelten die gleichen Kriterien, wie sie zuvor mit Bezug zu der Wärmebehandlung 107 (1b) erläutert sind. D. h., die jeweiligen Prozessparameter können so ausgewählt werden, dass eine gewünschte Verbesserung des kapazitiven Verhaltens der Gate-Dielektrikumsschicht 161 erreicht wird, was auf der Grundlage entsprechende Experimente verifiziert werden kann. In ähnlicher Weise können geeignete Prozessgase auf der Grundlage von Experimenten ausgewählt werden. Wie ferner zuvor erläutert ist, können unterschiedliche Ausheiztechniken, etwa Laser gestützte Ausheiztechniken, RTA-Techniken und dergleichen angewendet werden, wodurch ein hohes Maß an Flexibilität bei der geeigneten Einstellung der elektronischen Eigenschaften der Schicht 161 und bei der Erfüllung spezieller Anforderungen im Hinblick auf den gesamten Prozessablauf erreicht wird. Ferner können bei Bedarf lokal unterschiedliche Prozessparameter während der Wärmebehandlung 119 angewendet werden, wenn dies für das Einrichten unterschiedlicher Austrittsarbeit- und Schwellwertspannungseigenschaften in unterschiedlichen Bauteilbereichen als geeignet erachtet wird.
  • 1e zeigt schematisch das Bauteil 100 in einer weiter fortgeschrittenen Phase in der mindestens eine Schicht aus einem metallenthaltenden Elektrodenmaterial 165 auf der Gate-Dielektrikumsschicht 161 ausgebildet ist. Beispielsweise ist Titannitrid ein gut etabliertes Elektrodenmaterial, das in Verbindung mit Metall-Gate-Elektrodenstrukturen mit großem ε effizient eingesetzt werden kann. Dazu können gut etablierte Abscheidetechniken so angewendet werden, dass die Schicht 165 mit geeigneter Materialzusammensetzung und Dicke erzeugt wird. Es sollte beachtet werden, dass ein oder mehrere zusätzliche metallenthaltende Elektrodenmaterialien vorgesehen werden können, wie dies beispielsweise durch 164 angegeben ist, falls dies für den gesamten Aufbau der noch herzustellenden Gate-Elektrodenstruktur als geeignet erachtet wird. Somit wird eine beliebige geeignete Abscheideprozesstechnik 120 so angewendet, dass ein oder mehrere metallenthaltende Elektrodenmaterialien, beispielsweise die Schicht 165 und die Schicht 164, erzeugt werden.
  • In einigen anschaulichen Ausführungsformen wird eine optionale der Abscheidung nachgeordnete Wärmebehandlung oder ein Ausheizprozess 121 nach dem Abscheideprozess 120 angewendet, um die gesamten Eigenschaften der schließlich erhaltenen Gate-Elektrodenstruktur weiter einzustellen. Der Ausheizprozess 121 kann auf der Grundlage von Prozesstemperaturen im Bereich von 600°C und höher ausgeführt werden, wobei bei Bedarf auch eine geeignete Prozessatmosphäre eingerichtet wird. Es sollte beachtet werden, dass zumindest die Schicht 165 die Gate-Dielektrikumsschicht 161 insbesondere das dielektrische Material mit großem ε 163, in welchem eine Austrittsarbeitsmetallsorte eingebaut ist, wie dies zuvor erläutert ist, und die zuvor die Wärmebehandlung 119 (1d) durchlaufen hat, abdeckt. In diesem Falle beeinflusst die Wirkung der Wärmebehandlung 121 das dielektrische Material mit großem ε 163 insgesamt nicht auf unerwünschte Weise, da beispielsweise eine direkte Einwirkung einer Gasumgebung durch die Schicht 165 und die eine oder mehreren optionalen Schichten 164 verhindert wird.
  • 1f zeigt schematisch das Bauteil 100 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist ein weiteres Elektrodenmaterial 166, etwa ein Siliziummaterial, ein Silizium/Germaniummaterial und dergleichen, auf oder über dem metallenthaltenden Elektrodenmaterial 165 gebildet, woran sich weitere Opferschichten 167 anschließen, die zur Strukturierung des resultierenden Schichtstapels und zur Fortsetzung des Fertigungsprozesses erforderlich sein können. Beispielsweise ist die Opferschicht 167 aus Siliziumdioxid, Siliziumnitrid und dergleichen aufgebaut. Die Schichten 166 und 167 können auf der Grundlage einer entsprechenden Abscheidetechnik hergestellt werden.
  • 1g zeigt schematisch das Bauteil 100 in einer noch weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist ein Transistor 150 in und über dem aktiven Gebiet 102a aufgebaut und enthält ein Draingebiet und ein Sourcegebiet 151 mit geeigneten lateralen und vertikalen Dotierstoffprofil, wobei ein Kanalgebiet 152 zwischen dem Draingebiet und dem Sourcegebiet 151 ausgebildet ist. Wie zuvor erläutert ist, stellt der Transistor 150 eine ebene Transistorarchitektur dar, während in anderen Fällen eine 3-dimensionales Bauteil unter Anwendung der hierin offenbarten Prinzipien hergestellt wird. Ferner umfasst der Transistor 150 eine Gate-Elektrodenstruktur 160, die die Gate-Dielektrikumsschicht 161 in Form eines dielektrischen Basismaterials 162 und in Form des dielektrischen Materials mit großem ε 163 enthält, woran sich das metallenthaltende Elektrodenmaterial 165 und das weitere Elektrodenmaterial 166 anschließen. Insbesondere die empfindlichen Materialschicht 161 kann lateral von einem Abstandshalter oder einer Beschichtung 168, die beispielsweise aus Siliziumnitrid aufgebaut ist, eingeschlossen sein, wobei auch eine weitere Abstandshalterstruktur 169 für eine bessere Integrität von empfindlichen Gate-Materialien sorgt.
  • Der Transistor 150 kann auf der Grundlage einer beliebigen geeigneten Prozesstechnik hergestellt werden, die die Strukturierung der Gate-Elektrodenstruktur 160 beginnend mit dem Schichtstapel enthält, der in 1f gezeigt ist. Dazu werden aufwändige Lithographie- und Strukturierungstechniken angewendet, um den Schichtstapel in geeignete laterale Abmessungen zu gestalten, wie dies durch die gesamten Entwurfsregeln vorgegeben ist. Es sollte beachtet werden, dass eine typische Gate-Länge, d. h. in 1g die horizontale Erstreckung des Elektrodenmaterials 165, 40 nm und weniger in einer ebenen Transistorarchitektur betragen kann. Nach der Strukturierung der Gate-Elektrodenstruktur zur Festlegung der gewünschten Gate-Länge wird die Beschichtung bzw. der Abstandshalter 168 etwa durch geeignete Abscheidetechniken hergestellt, um eine bessere Integrität der Materialien 161 und 163 während der weiteren Bearbeitung zu gewährleisten. Daraufhin können weitere Prozesse angewendet werden, um leistungssteigernde Mechanismen in dem aktiven Gebiet 102a einzurichten, die der Einfachheit halber in 1g nicht gezeigt sind. Beispielsweise kann eine verformungsinduzierende Halbleiterlegierung in einem Bereich des aktiven Gebiets 102a vorgesehen werden, um eine gewünschte Art und Größe einer Verformung in dem Kanalgebiet 152 hervorzurufen. Als nächstes wird in das Draingebiet und das Sourcegebiet 151 möglicherweise in Verbindung mit der Abstandshalterstruktur 169 erzeugt, indem epitaktische Aufwachstechniken und/oder Implantationsprozesse in Verbindung mit Ausheizprozessen und dergleichen angewendet werden. Die weitere Bearbeitung geht dann möglicherweise weiter, indem die Leitfähigkeit freiliegender Halbleitermaterialien, etwa das Draingebiet und das Sourcegebiet 151 und das Elektrodenmaterial 166, falls erforderlich, erhöht wird, indem darin eine Metall/Halbleiterverbindung erzeugt wird. Daraufhin wird ein dielektrisches Zwischenschichtmaterial (nicht gezeigt) so vorgesehen, dass der Transistor 150 eingeschlossen wird, um damit dessen Integrität bei der Herstellung eines Metallisierungssystems zu bewahren.
  • Es sollte beachtet werden, dass in einigen anschaulichen Ausführungsformen das Material 166 entfernt und durch Elektrodenmaterial mit höherer Leitfähigkeit, etwa Aluminium, einer Aluminiumlegierung und dergleichen, ersetzt werden kann, wenn dies für die weitere Bearbeitung als geeignet erachtet wird. Auch in diesem Falle sind die grundlegenden elektronischen Eigenschaften durch das Gate-Dielektrikumsmaterial 161 und das Elektrodenmaterial 165 festgelegt.
  • 1h zeigt schematisch einen Graphen, der das Gate-Leckstromverhalten in Abhängigkeit zu der CET zeigt, die in komplexen Transistorbauelementen eingerichtet ist. Die Kurve B repräsentiert das Verhalten eines konventionellen Metall-Gate-Transistors mit großem ε, beispielsweise eines Transistors, wie er in 1g gezeigt ist, ohne dass jedoch die Wärmebehandlung 119 ausgeführt wurde, wie dies in 1d gezeigt und erläutert ist. Beispielsweise wurden drei unterschiedliche Werte für die physikalische Dicke T1, T2, T3 den entsprechenden Transistorbauteilen eingerichtet, wobei die Zunahme der physikalischen Dicke durch entsprechende Vergrößerung der Dicke des dielektrischen Materials mit großem ε erreicht wurde. Es wurde somit für eine physikalische Dicke T1 eine gewisse CET erhalten, wodurch ein gewisses Transistorverhalten bereitgestellt wird, wie dies zuvor erläutert ist. Gleichzeitig ist die physikalische Dicke T1 mit einem speziellen Pegel an Gate-Leckstrom verknüpft, der die statische Leistungsaufnahme eines entsprechenden Transistors direkt beeinflusst. Wie zuvor erläutert ist, kann durch vorsehen einer größeren physikalischen Dicke T2 der Leckstrom verringert werden, jedoch zu Lasten einer größeren CET, wodurch sich das Leistungsvermögen des Transistors zu Gunsten einer besseren Zuverlässigkeit verringert. Durch eine weitere Vergrößerung der physikalischen Dicke auf einen Wert T3 kann der Leckstrom weiter verringert werden, jedoch zu Lasten einer noch weiter vergrößerten CET und damit eines reduzierten Leistungsvermögens. Die Kurve A repräsentiert das entsprechende Verhalten von Transistorbauteilen, die entsprechend der Fertigungssequenz hergestellt wurden, die in den 1a bis 1g gezeigt ist, d. h., in dem zumindest die Wärmebehandlung 119 der 1d angewendet wurde. In diesem Falle wird für die physikalische Dicke T1, die zu im Wesentlichen dem gleichen Gate-Leckstrompegel wie bei dem konventionellen Transistor der Kurve B, eine deutlich geringere CET erhalten, woraus sich eine Leistungssteigerung ergibt, wie in 1h angegeben ist. Das Beibehalten einer gewünschten physikalischen Dicke, etwa von T2, T3 und dergleichen, und das Anwenden der Wärmebehandlung 119 aus 1d kann zu einer entsprechenden Leistungssteigerung durch Verringerung der CET, die der speziellen physikalischen Dicke entspricht, führen, während der Gate-Leckstrom im Wesentlichen auf dem gleichen Pegel bleibt. Wenn andererseits ein gewisses Leistungsvermögen eines konventionellen Bauteils in einem Transistor gemäß der vorliegenden Erfindung einzurichten ist, beispielsweise eine CET, die mit T1 der Kurve B verknüpft ist, ist eine entsprechende Zunahme der physikalischen Dicke zulässig, da in Kurve A eine entsprechende physikalische Dicke zwischen T2 und T3 liegt. Aufgrund der Möglichkeit, die physikalische Dicke zu vergrößern bei gleichzeitiger Gewährleistung der gleichen CET kann eine deutliche Verringerung der Gate-Leckströme erreicht werden. Wenn in ähnlicher Weise nur eine moderate Zunahme der physikalischen Dicke im Vergleich zu einem konventionellen Bauteil akzeptabel ist, können gleichzeitig eine Leistungssteigerung und eine Verbesserung des Leckstromverhaltens erreicht werden.
  • Folglich können durch Ausführen der Wärmebehandlung 119, beispielsweise zusätzlich oder alternativ zu den Wärmebehandlungen 107 und/oder 121, eine Leistungssteigerung und/oder eine Verbesserung des Leckstromverhaltens im Vergleich zu konventionellen Strategien erreicht werden, während zusätzlich eine höhere Flexibilität bei der Einstellung der gesamten Transistoreigenschaften ohne unnötige Verkomplizierung des gesamten Fertigungsablaufes erreicht wird.
  • Mit Bezug zu den 2a–2d werden nunmehr weitere anschauliche Ausführungsformen beschrieben, in denen die Einstellung der Austrittsarbeit unterschiedlicher Arten von Transistoren bewerkstelligt wird.
  • 2a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 200 mit einem Substrat 201 und einer Halbleiterschicht 202, auf der aktive Gebiete 202a, 202b ausgebildet sind, die lateral durch eine Isolationsstruktur 202c abgegrenzt sind. Ferner kann eines oder beide aktiven Gebiete 202a, 202b geeignete Halbleitermaterialien aufweisen, um die gesamten elektronischen Eigenschaften etwa im Hinblick auf die Schwellwertspannung und dergleichen weiter einzustellen. Beispielsweise kann eine Halbleiterlegierung 203, etwa eine Silizium/Germaniumlegierung, in dem aktiven Gebiet 202b vorgesehen sein. In diesem Falle ist das aktive Gebiet 202b zur Herstellung darin und darüber eines P-Kanaltransistors geeignet. Andererseits kann das aktive Gebiet 202a geeignet gestaltet sein, um darin einen N-Kanaltransistor oder einen P-Kanaltransistors von anderer Art im Vergleich zu dem aktiven Gebiet 202b, beispielsweise im Hinblick auf die Schwellwertspannung und dergleichen, herzustellen. Ferner kann eine Gate-Dielektrikumsschicht 261 auf den aktiven Gebieten 202a, 202b ausgebildet sein und ein dielektrisches Basismaterial 262 in Verbindung mit einem dielektrischen Material mit großem ε 263 aufweisen.
  • Im Hinblick auf die bislang beschriebenen Komponenten gelten die gleichen Kriterien, wie sie zuvor mit Bezug zu dem Halbleiterbauelement 100 erläutert sind.
  • Ferner ist eine Diffusionsschicht 204b über einem Teil der Gate-Dielektrikumsschicht 261, der über dem aktiven Gebiet 202b angeordnet ist, ausgebildet, während eine Diffusionsschicht 204a über einem Teil der Gate-Dielektrikumsschicht 261 ausgebildet ist, der über dem aktiven Gebiet 202a angeordnet ist. Es sollte beachtet werden, dass die Diffusionsschicht 204a auch über dem aktiven Gebiet 202b, jedoch mit einem deutlich größeren vertikalen Versatz im Vergleich zu der Diffusionsschicht 204b, ausgebildet sein kann. Ferner kann eine optionale Deckschicht zwischen der Diffusionsschicht 204a und der Gate-Dielektrikumsschicht 261 ausgebildet sein, die der Einfachheit halber in 2a nicht gezeigt ist. In ähnlicher Weise kann die Diffusionsschicht 204b zwischen einer Deckschicht 210 und einer Deckschicht 211 angeordnet sein, wenn dies im Hinblick auf die Einstellung des Diffusionsverhaltens der entsprechenden in der Schicht 204b enthaltenden Metallsorte als geeignet erachtet wird. Ferner kann eine weitere Deckschicht 205, etwa eine Titannitridschicht, über der Diffusionsschicht 204a ausgebildet sein, woran sich eine weitere Deckschicht 206, etwa eine Siliziumschicht und dergleichen, anschließt.
  • Die Schichten 210, 204b und 211 können auf der Grundlage einer geeigneten Abscheidetechnik hergestellt werden, wie dies auch zuvor mit Bezug zu 1c erläutert ist, wenn auf das Halbleiterbauelement 100 und die Schichten 116, 104 und 105 Bezug genommen wird. Beispielsweise wird die Diffusionsschicht 204b in Form einer Aluminiumschicht oder einer Aluminium enthaltenden Schicht bereitgestellt, während die Schichten 210, 211 als Titannitridschichten mit einer geeigneten Dicke ausgebildet werden, um damit in Verbindung mit den Prozessparametern eines Ausheizprozesses 207 das Diffusionsverhalten die Aluminiumsorte in die Gate-Dielektrikumsschicht 261 zu bestimmen. Daraufhin wird der resultierende Schichtstapel unter Anwendung von Lithographietechniken und entsprechenden Ätzchemien strukturiert, wobei die Gate-Dielektrikumsschicht 261, das heißt, dass dielektrische Material mit großem ε 263, als ein effizientes Ätzstoppmaterial verwendet werden kann. Daraufhin werden jegliche optionale Deckschichten (nicht gezeigt) und die Diffusionsschicht 204a abgeschieden, beispielsweise in Form einer Lanthanschicht und dergleichen, woran sich die Abschaltung der Deckschichten 205 und 206 unter Anwendung gut etablierter Prozesstechniken anschließt. Somit kann während des nachfolgenden Ausheizprozesses 207 eine Metallsorte, etwa Lanthan, zu der Gate-Dielektrikumsschicht 261, die auf dem aktiven Gebiet 202a angeordnet ist, wandern, während die Metallsorte in der Diffusionsschicht 204b, etwa Aluminium, in die Gate-Dielektrikumsschicht 261 diffundiert, die auf dem aktiven Gebiet 202b ausgebildet ist.
  • 2b zeigt schematisch das Bauteil 200 in einer weiter fortgeschrittenen Fertigungsphase, in der die Deckschichten 206, 205 und die Schichten 211, 204b, 204a, 210 (2a) auf der Grundlage geeigneter Ätzprozesse entfernt worden sind, wie sie auch zuvor mit Bezug zu dem Bauteil 100 erläutert sind. Folglich liegt eine Oberfläche 261s der Gate-Dielektrikumsschicht 261 frei, die darin eingebaut eine Metallsorte 263m über dem aktiven Gebiet 202a und eine Metallsorte 263n über dem aktiven Gebiet 202b aufweist. Als nächstes wird eine Wärmebehandlung oder ein Ausheizprozess 219 auf der Grundlage von Prozesstechniken und einer Gasumgebung ausgeführt, wie dies bereits mit Bezug zu dem Halbleiterbauelement 100 zuvor erläutert ist. Somit kann während des Prozesses 219 die CET verringert werden, ohne dass die gesamte physikalische Dicke der Gate-Dielektrikumsschicht 261 unerwünscht beeinflusst wird, wie dies zuvor erläutert ist.
  • 2c zeigt schematisch das Bauteil 200 in einer weiter fortgeschrittenen Fertigungsphase, in der mindestens ein metallenthaltendes Elektrodenmaterial 265 auf der Gate-Dielektrikumsschicht 261 gebildet wird. Dazu wird ein gut etabliertes Material, etwa Titannitrid und dergleichen, verwendet. Es sollte beachtet werden, dass ein oder mehrere weitere metallenthaltende Elektrodenmaterialien über der Gate-Dielektrikumsschicht 261 hergestellt werden können, wenn dies für die gesamten Bauteilerfordernissen erforderlich ist.
  • 2d zeigt schematisch das Bauteil 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist ein erster Transistor 250a in und über dem aktiven Gebiet 202a ausgebildet und weist ein Draingebiet und ein Sourcegebiet 251 und ein Kanalgebiet 252a auf. In ähnlicher Weise ist ein zweiter Transistor 250b in und über dem aktiven Gebiet 202b ausgebildet und umfasst ein Draingebiet und einem Sourcegebiet 251 und ein entsprechendes Kanalgebiet 252b, die darin eingebaut zusätzliche Schwellwert einstellende Mechanismen aufweisen können, etwa die Halbleiterlegierung 203 und dergleichen. Ferner können einer oder beide der Transistoren 250a, 250b darin ausgebildet einen verformungsinduzierenden Mechanismus, etwa in Form einer verformungsinduzierenden Halbleiterlegierung, aufweisen, wie dies beispielsweise für den Transistor 250b in Form einer verformungsinduzierenden Halbleiterlegierung 253 gezeigt ist. Ferner kann der Transistor 250a eine Gate-Elektrodenstruktur 260a umfassen, die eine Gate-Dielektrikumsschicht 261a enthält, die einen entsprechenden Teil der Gate-Dielektrikumsschicht 261 aus 2c repräsentiert und ein Basismaterial 262a und ein dielektrisches Material mit großem ε 263a aufweist, das darin eingebaut eine geeignete Metallsorte enthält, wie dies zuvor erläutert ist. Ferner sind das metallenthaltende Elektrodenmaterial 265 und ein weiteres Elektrodenmaterial 266, etwa ein Halbleitermaterial, über der Gate-Dielektrikumsschicht 261a vorgesehen. Ferner sind eine Beschichtung 268 und eine Seitenwandabstandshalterstruktur 269 an Seitenwänden der Gate-Elektrodenstruktur 260a ausgebildet. In ähnlicher Weise umfasst eine Gate-Elektrodenstruktur 260b des Transistors 250b eine Gate-Dielektrikumsschicht 261b, die einen entsprechenden Teil der Schicht 261 aus 2c darstellt, die ein dielektrisches Basismaterial 262b und ein dielektrisches Material mit großem ε 263b enthält, in welchem eine geeignete Metallsorte eingebaut ist, wie dies zuvor erläutert ist. Ferner umfasst die Gate-Elektrodenstruktur 260b die Komponenten 265, 266, 268 und 269.
  • Die Gate-Elektrodenstrukturen 260a, 260b und die Transistoren 250a, 250b können auf der Grundlage von Prozesstechniken hergestellt werden, wie sie bereits mit Bezug zu dem Halbleiterbauelement 100 erläutert sind. Somit können die Transistoren 250a, 250b in einem sehr effizienten Fertigungsablauf erzeugt werden, wobei dennoch eine unterschiedliche Einstellung der Austrittsarbeit für unterschiedliche Arten von Transistoren möglich ist, während jede Transistorart ein besseres Transistorleistungsverhalten und/oder ein besseres Gate-Leckstromverhalten aufgrund der Wärmebehandlung 219 der 2b besitzt, wie dies auch zuvor mit Bezug zu dem Bauelement 100 und 1h erläutert ist.
  • Es gilt also: die vorliegende Erfindung stellt Fertigungstechniken zur Verbesserung des Gate-Leckstromverhaltens und/oder Transistorleistungsverhaltens in Bauteilen bereit, die eine Metall-Gate-Elektrodenstruktur mit großem ε aufweisen, wobei zumindest die empfindlichen Gate-Dielektrikumsmaterialien in einer frühen Fertigungsphase bereitgestellt werden, d. h. vor der Strukturierung der Gate-Elektrodenstrukturen. Zu diesem Zweck wird eine effiziente Wärmebehandlung bei erhöhten Temperaturen, beispielsweise bei Temperaturen von 400°C und höher, ausgeführt, nachdem die Austrittsarbeitsmetallsorte eingebaut und bevor weitere Gate-Materialien abgeschieden werden. Somit kann eine verbesserte Skalierbarkeit von Metall-Gate-Elektrodenstrukturen mit großem ε erreicht werden, ohne dass der gesamte Fertigungsprozess unnötig verkompliziert wird.
  • Die speziellen hierin offenbarten Ausführungsformen sind lediglich anschaulicher Natur, da die Erfindung auf unterschiedliche aber äquivalente Weisen modifiziert und praktiziert werden kann, die sich für den Fachmann im Angesicht der vorliegenden technischen Lehre ergeben. Beispielsweise können die zuvor angegebenen Prozessschritte in einer anderen Reihenfolge ausgeführt werden. Ferner sind keine Beschränkungen im Hinblick auf die Details des Aufbaus oder der Gestaltung, wie sie hierin gezeigt sind, beabsichtigt, sofern dies nicht in den folgenden Ansprüchen festgelegt ist. Es sollte daher klar sein, dass die speziellen offenbarten Ausführungsformen geändert und modifiziert werden können und dass alle derartigen Variationen als innerhalb des Schutzbereichs und des Grundgedankens der Erfindung liegend erachtet werden. Folglich ist der angestrebte Schutzbereich durch die nachfolgenden Patentansprüche festgelegt.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 2010/0327373 [0007]

Claims (20)

  1. Verfahren mit: Bilden einer Gate-Dielektrikumsschicht auf einem Halbleitergebiet eines Halbleiterbauelements, wobei die Gate-Dielektrikumsschicht ein dielektrisches Material mit großem ε enthält; Bilden einer Diffusionsschicht über der Gate-Dielektrikumsschicht, wobei die Diffusionsschicht eine Metallsorte enthält; Ausführen einer ersten Wärmebehandlung derart, dass ein Teil der Metallsorte durch Diffusion in die Gate-Dielektrikumsschicht verteilt wird; Entfernen der Diffusionsschicht derart, dass die Gate-Dielektrikumsschicht freigelegt ist; Ausführen einer zweiten Wärmebehandlung an der freigelegten Gate-Dielektrikumsschicht; Bilden eines Elektrodenmaterials über der Gate-Dielektrikumsschicht; und Bilden einer Gate-Elektrodenstruktur eines Transistors auf der Grundlage des Elektrodenmaterials und der Gate-Dielektrikumsschicht.
  2. Verfahren nach Anspruch 1, wobei Ausführen einer zweiten Wärmebehandlung an der freigelegten Gate-Dielektrikumsschicht umfasst: Ausheizen der Gate-Dielektrikumsschicht bei einer Temperatur von 400°C oder höher.
  3. Verfahren nach Anspruch 2, wobei Ausführen der zweiten Wärmebehandlung an der freigelegten Gate-Dielektrikumsschicht umfasst: Einrichten einer Gasumgebung unter Anwendung von Argon und/oder Stickstoff und/oder Sauerstoff und/oder Wasserstoff und/oder Ammoniak und/oder einer Wasserstoff/Stickstoffmischung.
  4. Verfahren nach Anspruch 1, das ferner umfasst: Bilden einer Deckschicht über der Diffusionsschicht und Ausführen der ersten Wärmebehandlung in Anwesenheit der Deckschicht.
  5. Verfahren nach Anspruch 4, wobei die Deckschicht so gebildet wird, dass sie Silizium und/oder ein metallenthaltendes Material aufweist.
  6. Verfahren nach Anspruch 1, wobei die Metallsorte in der Diffusionsschicht Lanthan oder Aluminium enthält.
  7. Verfahren nach Anspruch 1, das ferner umfasst: Ausführen einer der Abscheidung nachgeordneten Wärmebehandlung nach dem Bilden der Gate-Dielektrikumsschicht und vor dem Bilden der Diffusionsschicht.
  8. Verfahren nach Anspruch 7, wobei Ausführen der der Abscheidung nachgeordneten Wärmebehandlung umfasst: Einrichten einer Gasumgebung unter Anwendung von Argon und/oder Stickstoff und/oder Sauerstoff und/oder Wasserstoff und/oder Ammoniak und/oder einer Wasserstoff/Stickstoffmischung.
  9. Verfahren nach Anspruch 1, das ferner umfasst: Ausführen einer dritten Wärmebehandlung nach der Bildung mindestens eines Teils des Elektrodenmaterials und vor der Bildung der Gate-Elektrodenstruktur.
  10. Verfahren nach Anspruch 9, wobei Bilden mindestens eines Teils des Elektrodenmaterials umfasst: Bilden einer oder mehrerer metallenthaltender Materialschichten.
  11. Verfahren mit: Bilden einer Gate-Dielektrikumsschicht auf einem ersten aktiven Gebiet und einem zweiten aktiven Gebiet eines Halbleiterbauelements; Einführen einer ersten Metallsorte in einem ersten Teil der Gate-Dielektrikumsschicht, der auf dem ersten aktiven Gebiet ausgebildet ist; Einführen einer zweiten Metallsorte in einem zweiten Teil der Gate-Dielektrikumsschicht, der auf dem zweiten aktiven Gebiet ausgebildet ist, wobei sich die zweite Metallsorte von der ersten Metallsorte unterscheidet; Einwirken auf die Gate-Dielektrikumsschicht mit einer Gasumgebung durch Ausführen einer Wärmebehandlung; und Bilden eines Elektrodenmaterials auf der wärmebehandelten Gate-Dielektrikumsschicht.
  12. Verfahren nach Anspruch 11, wobei Einführen der ersten und zweiten Metallsorte in den ersten und zweiten Teil der Gate-Dielektrikumsschicht umfasst: Bilden einer Diffusionsschicht über dem ersten aktiven Gebiet und einer zweiten Diffusionsschicht über dem zweiten aktiven Gebiet und Ausführen einer eine Diffusion hervorrufenden Wärmebehandlung.
  13. Verfahren nach Anspruch 12, wobei die erste Metallsorte Lanthan und die zweite Metallsorte Aluminium umfasst.
  14. Verfahren nach Anspruch 11, wobei Bilden des Elektrodenmaterials umfasst: bilden einer Schicht aus einem metallenthaltenden Material auf der Gate-Dielektrikumsschicht.
  15. Verfahren nach Anspruch 14, das ferner umfasst: Ausführen einer zweiten Wärmebehandlung an der Schicht aus metallenthaltendem Material und Bilden mindestens einer weiteren Schicht des Elektrodenmaterials nach dem Ausführen der zweiten Wärmebehandlung.
  16. Verfahren nach Anspruch 11, wobei Bilden der Gate-Dielektrikumsschicht umfasst: bilden eines dielektrischen Materials mit großem ε über dem ersten und dem zweiten aktiven Gebiet.
  17. Verfahren nach Anspruch 16, das ferner umfasst: Ausführen einer der Abscheidung nachgeordneten Wärmebehandlung an dem dielektrischen Material mit großem ε vor dem Einführen der ersten und der zweiten Metallsorte.
  18. Verfahren nach Anspruch 11, wobei die Wärmebehandlung bei einer Temperatur von 400°C oder höher ausgeführt wird, wenn auf die Gate-Dielektrikumsschicht mit der Gasumgebung nach dem Einführen der ersten und der zweiten Metallsorte eingewirkt wird.
  19. Verfahren mit: Bilden einer Gate-Dielektrikumsschicht auf einem aktiven Gebiet eines Halbleiterbauelements derart, dass die Gate-Dielektrikumsschicht ein dielektrisches Material mit großem ε aufweist; Ausführen einer ersten einer Abscheidung nachgeordneten Wärmebehandlung an der Gate-Dielektrikumsschicht; Bilden einer Diffusionsschicht über der Gate-Dielektrikumsschicht nach dem Ausführen der der Abscheidung nachgeordneten Wärmebehandlung und hervorrufen einer Diffusion einer schwellwertspannungseinstellenden Sorte in die Gate-Dielektrikumsschicht; Freilegen der Gate-Dielektrikumsschicht durch Entfernen zumindest der Diffusionsschicht; Ausführen einer Wärmebehandlung an der freigelegten Gate-Dielektrikumsschicht; Bilden mindestens einer metallenthaltenden Schicht über der Gate-Dielektrikumsschicht nach dem Ausführen der Wärmebehandlung; und Ausführen einer zweiten einer Abscheidung nachgeordneten Wärmebehandlung an der mindestens einen metallenthaltendem Schicht.
  20. Verfahren nach Anspruch 19, wobei die Wärmebehandlung bei einer Temperatur von 400°C oder höher in einer Gasumgebung ausgeführt wird, die Argon und/oder Stickstoff und/oder Sauerstoff und/oder Wasserstoff und/oder Ammoniak und/oder eine Wasserstoff/Stickstoffmischung enthält.
DE102012215988.6A 2012-04-25 2012-09-10 CET und GATE-Leckstromverringerung in Metall-GATE-Elektrodenstrukturen mit grossem ε Expired - Fee Related DE102012215988B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/455,489 2012-04-25
US13/455,489 US8735240B2 (en) 2012-04-25 2012-04-25 CET and gate current leakage reduction in high-k metal gate electrode structures by heat treatment after diffusion layer removal

Publications (2)

Publication Number Publication Date
DE102012215988A1 true DE102012215988A1 (de) 2013-10-31
DE102012215988B4 DE102012215988B4 (de) 2014-05-22

Family

ID=49323311

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102012215988.6A Expired - Fee Related DE102012215988B4 (de) 2012-04-25 2012-09-10 CET und GATE-Leckstromverringerung in Metall-GATE-Elektrodenstrukturen mit grossem ε

Country Status (2)

Country Link
US (1) US8735240B2 (de)
DE (1) DE102012215988B4 (de)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102212267B1 (ko) * 2014-03-19 2021-02-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9431395B2 (en) 2014-07-01 2016-08-30 International Business Machines Corporation Protection of semiconductor-oxide-containing gate dielectric during replacement gate formation
TWI650817B (zh) * 2015-08-28 2019-02-11 聯華電子股份有限公司 半導體元件及其製作方法
US10269293B2 (en) * 2015-10-23 2019-04-23 Ricoh Company, Ltd. Field-effect transistor (FET) having gate oxide insulating layer including SI and alkaline earth elements, and display element, image display and system including FET
US10312373B2 (en) * 2015-11-17 2019-06-04 Ricoh Company, Ltd. Field-effect transistor (FET) having oxide insulating layer disposed on gate insulating film and between source and drain electrodes, and display element, display and system including said FET, and method of manufacturing said FET
US10608085B2 (en) 2016-12-23 2020-03-31 Imec Vzw Two dimensional field effect transistors
US10522358B2 (en) * 2017-08-31 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and methods of forming same
KR20190034822A (ko) * 2017-09-25 2019-04-03 삼성전자주식회사 반도체 장치
US10522344B2 (en) * 2017-11-06 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuits with doped gate dielectrics
US20220223421A1 (en) * 2021-01-14 2022-07-14 Changxin Memory Technologies, Inc. Manufacturing method for semiconductor structure, and semiconductor structure

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009021486A1 (de) * 2009-05-15 2010-11-18 Globalfoundries Dresden Module One Llc & Co. Kg Einstellen der Schwellwertspannung für komplexe Transistoren durch Diffusion in einem dielektrischen Gatedeckschichtmaterial vor der Stabilisierung des Gatedielektrikumsstapels
US20100327373A1 (en) 2009-06-30 2010-12-30 Richard Carter Uniform high-k metal gate stacks by adjusting threshold voltage for sophisticated transistors by diffusing a metal species prior to gate patterning

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7588988B2 (en) * 2004-08-31 2009-09-15 Micron Technology, Inc. Method of forming apparatus having oxide films formed using atomic layer deposition
KR100780661B1 (ko) * 2005-06-29 2007-11-29 주식회사 하이닉스반도체 비휘발성 메모리 소자의 유전체막 및 그 형성방법
KR101737490B1 (ko) * 2010-11-11 2017-05-18 삼성전자주식회사 반도체 소자 및 그 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009021486A1 (de) * 2009-05-15 2010-11-18 Globalfoundries Dresden Module One Llc & Co. Kg Einstellen der Schwellwertspannung für komplexe Transistoren durch Diffusion in einem dielektrischen Gatedeckschichtmaterial vor der Stabilisierung des Gatedielektrikumsstapels
US20100327373A1 (en) 2009-06-30 2010-12-30 Richard Carter Uniform high-k metal gate stacks by adjusting threshold voltage for sophisticated transistors by diffusing a metal species prior to gate patterning

Also Published As

Publication number Publication date
DE102012215988B4 (de) 2014-05-22
US8735240B2 (en) 2014-05-27
US20130288435A1 (en) 2013-10-31

Similar Documents

Publication Publication Date Title
DE102012215988B4 (de) CET und GATE-Leckstromverringerung in Metall-GATE-Elektrodenstrukturen mit grossem ε
DE102009055392B4 (de) Halbleiterbauelement und Verfahren zur Herstellung des Halbleiterbauelements
DE102009047310B4 (de) Austrittsarbeitseinstellung in Gate-Stapeln mit großem ε für Bauelemente mit unterschiedlichen Schwellwertspannungen
DE102009021486B4 (de) Verfahren zur Feldeffekttransistor-Herstellung
DE102009031155B4 (de) Einstellen einer Schwellwertspannung für komplexe Transistoren durch Diffundieren einer Metallsorte in das Gatedielektrikum vor der Gatestrukturierung
DE102009015747B4 (de) Verfahren zur Herstellung von Transistoren mit Metallgateelektrodenstrukturen und Gatedielektrikum mit großem ε und einer Zwischenätzstoppschicht
DE102009010883B4 (de) Einstellen eines nicht-Siliziumanteils in einer Halbleiterlegierung während der FET-Transistorherstellung mittels eines Zwischenoxidationsprozesses
DE102009015715B4 (de) Verfahren zur Herstellung eines Transistorbauelements mit Bewahren der Integrität eines Gatestapel mit großem ε durch einen Versatzabstandshalter, der zum Bestimmen eines Abstands einer verformungsinduzierenden Halbleiterlegierung verwendet wird, und Transistorbauelement
DE102007063270B4 (de) Verfahren zur Verringerung zur Erzeugung von Ladungseinfangstellen in Gatedielektrika in MOS-Transistoren durch Ausführen einer Wasserstoffbehandlung
DE102009039521B4 (de) Verbesserte Füllbedingungen in einem Austauschgateverfahren unter Anwendung einer zugverspannten Deckschicht
DE102009006801B4 (de) Verfahren zur Herstellung eines Feldeffekt-Kurzkanaltransistors mit geringerer Längenfluktuation durch Verwenden eines amorphen Elektrodenmaterials während der Implantation
DE102012209512A1 (de) Metall-Gate-Stapelbildung in Austausch-Gate-Technologie
DE102007004862B4 (de) Verfahren zur Herstellung von Si-Ge enthaltenden Drain/Source-Gebieten in Transistoren mit geringerem Si/Ge-Verlust
DE102008009086B3 (de) Verfahren zum Herstellen eines integrierten Schaltkreises
DE102008063432B4 (de) Verfahren zum Einstellen der Verformung, die in einem Transistorkanal eines FET hervorgerufen wird, durch für die Schwellwerteinstellung vorgesehenes Halbleitermaterial
DE102008063402B4 (de) Verringerung der Schwellwertspannungsfluktuation in Transistoren mit einer Kanalhalbleiterlegierung durch Verringern der Abscheideungleichmäßigkeiten
DE102010064291B4 (de) Verfahren zur Herstellung von Transistoren mit Metallgateelektrodenstrukturen mit großem ε mit einem polykristallinen Halbleitermaterial und eingebetteten verformungsinduzierenden Halbleiterlegierungen
DE102010002450A1 (de) Transistoren mit Metallgateelektrodenstrukturen mit großem ε und angepassten Kanalhalbleitermaterialien
DE102009035418A1 (de) Herstellung einer Kanalhalbleiterlegierung durch Abscheiden einer Hartmaske für das selektive epitaktische Aufwachsen
DE102008011813B4 (de) Halbleiterbauelement mit einem Metallgatestapel mit reduzierter Höhe und Verfahren zur Herstellung des Bauelements
DE102011005718B4 (de) Verfahren zum Verringern der Äquivalenzdicke von Dielektriika mit großem ε in Feldeffekttranistoren durch Ausführen eines Ausheizprozesses bei geringer Temperatur
DE102011080438B3 (de) Herstellverfahren für einen N-Kanaltransistor mit einer Metallgateelektrodenstruktur mit großem ε und einem reduzierten Reihenwiderstand durch epitaktisch hergestelltes Halbleitermaterial in den Drain- und Sourcebereichen und N-Kanaltransistor
DE102009055395B4 (de) Vordotiertes Halbleitermaterial für eine Metallgateelektrodenstruktur mit großem ε von p-und n-Kanaltransistoren
DE102012206405B4 (de) Verfahren zur Erzielung erhöhter Bauteilzuverlässigkeit eines Halbleiterbauelements durch Bereitstellen günstigerer Prozessbedingungen beim Aufwachsen einer Schicht mit großem ε
DE102009047311B4 (de) Verfahren zur Herstellung von Gatestrukturen mit verbesserten Grenzflächeneigenschaften zwischen einer Kanalhalbleiterlegierung und einem Gatedielektrikum mittels eines Oxidationsprozesses

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R020 Patent grant now final

Effective date: 20150224

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee