KR100682191B1 - 반도체 소자의 저장전극 형성 방법 - Google Patents

반도체 소자의 저장전극 형성 방법 Download PDF

Info

Publication number
KR100682191B1
KR100682191B1 KR1020040041805A KR20040041805A KR100682191B1 KR 100682191 B1 KR100682191 B1 KR 100682191B1 KR 1020040041805 A KR1020040041805 A KR 1020040041805A KR 20040041805 A KR20040041805 A KR 20040041805A KR 100682191 B1 KR100682191 B1 KR 100682191B1
Authority
KR
South Korea
Prior art keywords
storage electrode
forming
semiconductor device
hard mask
polysilicon layer
Prior art date
Application number
KR1020040041805A
Other languages
English (en)
Other versions
KR20050116666A (ko
Inventor
남기원
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040041805A priority Critical patent/KR100682191B1/ko
Priority to JP2005164177A priority patent/JP4680685B2/ja
Priority to US11/147,249 priority patent/US7220641B2/en
Publication of KR20050116666A publication Critical patent/KR20050116666A/ko
Application granted granted Critical
Publication of KR100682191B1 publication Critical patent/KR100682191B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B99/00Subject matter not provided for in other groups of this subclass
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/60Electrodes
    • H01L28/82Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/92Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by patterning layers, e.g. by etching conductive layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자의 저장 전극 형성 방법에 관한 것으로써, 특히 반도체 소자의 저장전극 영역 형성시 저장전극용 희생산화막 상부에 발생하는 손상을 방지하기 위하여, 하드 마스크 폴리실리콘층 상부의 소정 영역을 열처리하여 배리어층을 형성하는 반도체 소자의 저장전극 형성 방법에 관한 것이다.

Description

반도체 소자의 저장전극 형성 방법{METHOD FOR FABRICATING STORAGE NODE OF SEMICONDUCTOR DEVICE}
도 1은 종래 기술에 따른 반도체 소자의 저장전극 형성 방법을 도시한 단면도.
도 2a 및 도 2b는 본 발명에 따른 반도체 소자의 저장전극 형성 방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
10, 100 : 반도체 기판 20, 120 : 저장전극용 희생산화막
30, 130 : 하드 마스크 폴리실리콘층 140 : 배리어층
본 발명은 반도체 소자의 저장전극 형성 방법에 관한 것으로써, 특히 반도체 소자의 저장전극 영역 형성시 저장전극용 희생산화막의 상부에 발생하는 손상을 방지하기 위하여, 하드 마스크 폴리실리콘층 상부의 소정영역을 열처리하여 배리어를 형성하는 반도체 소자의 저장전극 형성 방법에 관한 것이다.
도 1은 종래 기술에 따른 반도체 소자의 저장전극 형성 방법을 도시한 단면 도이다.
도 1을 참조하면, 스토리지 노드 콘택(미도시)을 구비한 반도체 기판(10) 상에 저장전극용 희생산화막(20) 및 하드 마스크용 폴리실리콘층(30)을 순차적으로 형성한다. 다음에는, 하드 마스크 폴리실리콘층(30) 및 저장전극용 희생산화막(20)을 패터닝하여 저장전극 영역을 형성하고 저장전극(미도시)을 형성한다. 이때, 저장전극용 희생산화막(20)의 두께는 15000Å 이상 형성되어야 한다. 이에 따른 식각 시간의 증가에 비례하여 하드 마스크 폴리실리콘층(30)의 두께도 증가 시켜야 한다. 그러나, 공정 마진을 고려할 때 하드 마스크용 폴리실리콘층(30)의 두께는 일정 두께 이상 형성하지 못한다. 이로 인해, 저장전극용 희생산화막(20) 식각시 과도식각에 의한 하드 마스크 폴리실리콘층(30)이 손상되고 저장전극 영역간에 브릿지되는 현상이 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은 저장전극 영역 형성시 하드 마스크 폴리실리콘층 상에 배리어층을 더 형성하여 과도 식각에 의한 하드 마스크 폴리실리콘층의 손상을 방지함으로써, 저장전극용 희생산화막 상부의 손상을 감소시키고 저장전극 영역간에 브릿지되는 현상을 방지하는 반도체 소자의 저장전극 형성 방법을 제공함에 있다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 스토리지 노드 콘택을 구비한 반도체 기판 상에 저장전극용 희생산화막을 형성하는 단계와, 상기 저장전극용 희생산화막 상에 하드 마스크용 폴리실리콘층을 형성하는 단계와, 질소를 포함하는 가스 분위기 열처리 공정을 수행하여 상기 하드 마스크용 폴리실리콘층 상부에 배리어층을 형성하는 단계와, 상기 배리어층 및 상기 하드마스크용 폴리실리콘층을 패터닝하는 단계 및 패터닝된 상기 배리어층 및 상기 하드마스크용 폴리실리콘층으로 상기 저장전극용 희생산화막을 패터닝하여 저장전극 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 저장전극 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 2a 및 도 2b는 본 발명에 따른 반도체 소자의 저장전극 형성 방법을 도시한 단면도들이다.
도 2a를 참조하면, 스토리지 노드 콘택(미도시)을 구비한 반도체 기판(100) 상에 저장전극용 희생산화막(120)을 형성한다. 다음에는, 저장전극용 희생산화막(120) 상에 하드 마스크용 폴리실리콘층(130)을 형성한다. 그 다음에는 하드 마스크용 폴리실리콘층(130) 상부를 열처리하여 배리어층(140)을 형성한다. 이때, 배리어층(140)은 NH3, N2O 또는 NH3+O2 혼합가스를 이용하여 600 내지 850℃의 온도 하에서 100 내지 300Å의 두께로 형성하는 것이 바람직하다.
일반적으로 폴리실리콘층은 Si-Si 격자 결합을 하고 있다. 여기에 배리어층은 NH3, N2O 또는 NH3+O2 혼합가스를 이용하여 열처리를 수행하면 하드 마스크 폴리실리콘층(130)의 상부 조직이 Si-O-N, Si-N 또는 Si-O 격자 결합으로 변화하게 된다. 이는 질화막과 동일한 필름 특성을 갖게 되므로 저장전극용 희생산화막(120)을 식각하는 공정에서 하드 마스크 폴리실리콘층(130)을 보호해주는 역할을 수행한다.
도 2b를 참조하면, 배리어층(140), 하드 마스크 폴리실리콘층(130) 및 저장전극용 희생산화막(120)을 패터닝하여 저장전극 영역을 형성한다. 이 과정에서 배리어층(140)은 과도식각에 의하여 하드 마스크 폴리층이 손상 받는 것을 방지한다. 다음에는 상기 저장전극 영역에 저장전극을 형성한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 저장전극 형성시 저장전극용 희생산화막이 유실되는 것을 방지하기 위하여 하드 마스크 폴리실리콘층 상부의 소정영역을 열처리하여 배리어층으로 변형시킴으로써, 과도식각에 의한 하드 마스크 폴리실리콘층의 손상을 방지할 수 있다. 따라서 반도체 소자의 저장전극용 희생산화막이 유실될 위험이 없어져 서로 인접한 저장전극간에 브릿지되는 현상을 방지하는 효과가 있다.

Claims (3)

  1. 스토리지 노드 콘택을 구비한 반도체 기판 상에 저장전극용 희생산화막을 형성하는 단계;
    상기 저장전극용 희생산화막 상에 하드 마스크용 폴리실리콘층을 형성하는 단계;
    질소를 포함하는 가스 분위기 열처리 공정을 수행하여 상기 하드 마스크용 폴리실리콘층 상부에 배리어층을 형성하는 단계;
    상기 배리어층 및 상기 하드마스크용 폴리실리콘층을 패터닝하는 단계; 및
    패터닝된 상기 배리어층 및 상기 하드마스크용 폴리실리콘층으로 상기 저장전극용 희생산화막을 패터닝하여 저장전극 영역을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 저장전극 형성 방법.
  2. 제 1항에 있어서,
    상기 배리어층은 NH3, N2O 또는 NH3+O2 혼합가스를 이용하여 600 내지 850℃의 온도 하에서 100 내지 300Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 저장전극 형성 방법.
  3. 제 1항에 있어서,
    상기 배리어층은 Si-O-N, Si-N 또는 Si-O 화합물의 격자결합으로 구성된 것을 특징으로 하는 반도체 소자의 저장전극 형성 방법.
KR1020040041805A 2004-06-08 2004-06-08 반도체 소자의 저장전극 형성 방법 KR100682191B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020040041805A KR100682191B1 (ko) 2004-06-08 2004-06-08 반도체 소자의 저장전극 형성 방법
JP2005164177A JP4680685B2 (ja) 2004-06-08 2005-06-03 半導体素子の格納電極形成方法
US11/147,249 US7220641B2 (en) 2004-06-08 2005-06-08 Method for fabricating storage electrode of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040041805A KR100682191B1 (ko) 2004-06-08 2004-06-08 반도체 소자의 저장전극 형성 방법

Publications (2)

Publication Number Publication Date
KR20050116666A KR20050116666A (ko) 2005-12-13
KR100682191B1 true KR100682191B1 (ko) 2007-02-12

Family

ID=35449533

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040041805A KR100682191B1 (ko) 2004-06-08 2004-06-08 반도체 소자의 저장전극 형성 방법

Country Status (3)

Country Link
US (1) US7220641B2 (ko)
JP (1) JP4680685B2 (ko)
KR (1) KR100682191B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101944479B1 (ko) 2012-11-01 2019-01-31 삼성전자주식회사 반도체 장치의 캐패시터 및 캐패시터의 제조 방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2786071B2 (ja) * 1993-02-17 1998-08-13 日本電気株式会社 半導体装置の製造方法
JP3600326B2 (ja) * 1994-09-29 2004-12-15 旺宏電子股▲ふん▼有限公司 不揮発性半導体メモリ装置およびその製造方法
US5747357A (en) * 1995-09-27 1998-05-05 Mosel Vitelic, Inc. Modified poly-buffered isolation
US5877073A (en) * 1996-05-07 1999-03-02 Mosel Vitelic, Inc. Modified poly-buffered locos forming technology avoiding the positive charge trapping at the beak of field oxide
KR100276389B1 (ko) 1998-07-03 2000-12-15 윤종용 커패시터 및 그 제조방법
KR100326269B1 (ko) * 1998-12-24 2002-05-09 박종섭 반도체소자의고유전체캐패시터제조방법
JP2001257327A (ja) * 2000-03-10 2001-09-21 Nec Corp 半導体装置およびその製造方法
KR100465865B1 (ko) * 2000-06-30 2005-01-13 주식회사 하이닉스반도체 반도체메모리장치의 스토리지노드 전극 제조방법
KR100338826B1 (ko) * 2000-08-28 2002-05-31 박종섭 커패시터의 전하저장전극 형성방법
KR100393222B1 (ko) * 2001-04-26 2003-07-31 삼성전자주식회사 커패시터의 스토리지 전극을 포함하는 반도체 장치 및 그제조 방법
KR100402427B1 (ko) 2001-12-17 2003-10-17 주식회사 하이닉스반도체 전하저장 전극 형성 방법
JP3585039B2 (ja) * 2002-03-25 2004-11-04 株式会社半導体先端テクノロジーズ ホール形成方法

Also Published As

Publication number Publication date
US20050272234A1 (en) 2005-12-08
JP4680685B2 (ja) 2011-05-11
KR20050116666A (ko) 2005-12-13
US7220641B2 (en) 2007-05-22
JP2005354055A (ja) 2005-12-22

Similar Documents

Publication Publication Date Title
US6764949B2 (en) Method for reducing pattern deformation and photoresist poisoning in semiconductor device fabrication
KR100441681B1 (ko) 금속 게이트 형성 방법
JP2005167207A (ja) 薄膜トランジスタ
US7253114B2 (en) Self-aligned method for defining a semiconductor gate oxide in high voltage device area
KR100682191B1 (ko) 반도체 소자의 저장전극 형성 방법
JP2000004009A (ja) 半導体装置の製造方法
KR100291513B1 (ko) 반도체 소자의 제조방법
JP4989817B2 (ja) 半導体装置およびその製造方法
KR100548542B1 (ko) 반도체 소자의 게이트 형성방법
JP4933792B2 (ja) 半導体装置及びその製造方法
KR100356807B1 (ko) 반도체소자의 게이트 형성방법
KR100244272B1 (ko) 반도체소자의 격리막 형성방법
KR100193892B1 (ko) 반도체 소자의 제조방법
KR100792403B1 (ko) 반도체 소자의 리세스 게이트 제조 방법
JP2001274260A (ja) 半導体装置及びその製造方法
KR100895434B1 (ko) 반도체 소자의 제조방법
US20040031772A1 (en) Preventing gate oxice thinning effect in a recess LOCOS process
KR20080029565A (ko) 반도체 소자의 콘택 플러그 형성방법
KR100318268B1 (ko) 반도체 소자의 게이트 전극 형성방법
KR100726092B1 (ko) 반도체소자 및 그 제조방법
KR100279503B1 (ko) 접합형 바이폴라 반도체 소자 제조방법
KR100975975B1 (ko) Eeprom 셀 제조 방법
KR0158943B1 (ko) 반도체 소자의 소자분리 절연막 형성방법
KR20090070965A (ko) 반도체 소자의 제조방법
JP2007273526A (ja) 半導体集積回路装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120126

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee