KR100193892B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법을 제공하는 것으로, 실리콘기판상에 폴리실리콘층 및 유전체층을 형성하고, 그 위에 희생 폴리실리콘층을 형성하여 후속공정시 상기 유전체층을 보호하므로써 소자의 수율을 향상시킬 수 있는 효과가 있다.

Description

반도체 소자의 제조방법
제1a도 내지 제1e도는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : 필드산화막
3 : 터널산화막 4 : 폴리실리콘층
5 : 유전체막 6 : 희생 폴리실리콘층
7 : 고전압 게이트산화막 8 : 저전압 게이트산화막
9 : 콘트롤게이트
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 실리콘기판상에 폴리실리콘층 및 유전체층을 형성하고 후속공정시 상기 유전체층을 보호할 수 있는 반도체 소자의 제조방법에 관한 것이다.
일반적으로 스택(stack) 게이트형 플래쉬 메모리 소자의 형성에 있어서,플로팅게이트 및 플로팅게이트 상부에 유전체막으로써 캐패시터 질화막을 형성시킨 다음 ONO3공정, 즉 캐패시터 질화막의 밀도 및 캐패시터 질화막의 산화공정은 고전압게이트 및 저전압게이트 형성과 같은 공정으로 형성시킨다. 그런데 고전압게이트 및 저전압게이트 형성시 게이트 세정공정을 위하여 산화막 케미컬(Oxide Chemical)에 많은 시간동안 디핑(Dipping)이 이루어진다. 그런데 일반적으로 질화막은 100 : 1 BOE, 50 : 1HF와 같은 케미컬에서 대략 0.1Å/sec 식각비율을 가진다. 따라서 게이트산화 세정공정시 플로팅게이트 폴리실리콘층 상부에 형성된 캐패시터 질화막이 식각되는 심각한 문제가 대두된다.
즉, 첫째는 유전체막의 두께 제어가 아주 어렵다는 것이며, 둘째는 습식식각 케미컬액에서의 질화막의 식각은 웨이퍼에 있어서, 매우 나쁜 불균일성 특성으로 유전효과 및 소자의 특성저하로 수율이 저하하고, 세번째는 질화막이 습식산화 케미컬에서 식각되므로 질화막의 표면이 매우 나빠 그 상부를 산화시켜도 크게 개선되지 않을 뿐만 아니라 지역적인 두께현상에 의해 유전 브레이크다운 특성의 저하로 소자의 신뢰성이 크게 감소되는 문제점이 있다.
따라서 본 발명은 실리콘기판상에 폴리실리콘층 및 유전체층을 형성하고, 그 위에 희생 폴리실리콘층을 형성하여 후속공정시 상기 유전체층을 보호하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 제조방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 필드산화막이 형성된 실리콘 기판상에 터널산화막 및 폴리실리콘층을 형성하는 단계와, 상기 단계로부터 상기 터널산화막 및 폴리실리콘층을 패턴공정으로 패터닝하는 단계와, 상기 단계로부터 상기 실리콘 기판상에 하부산화막을 형성한 후 그 위에 질화막을 형성하고, 그 위에 제 1상부산화막을 형성하는 단계와, 상기 단계로부터 상기 유전체막상에 희생 폴리실리콘층을 형성하는 단계와, 상기 단계로부터 고전압 트랜지스터영역을 오픈한 후 상기 희생 폴리실리콘층 및 유전체막을 제거하는 단계와, 상기 단계로부터 상기 실리콘기판의 전체 상부면에 고전압 게이트 산화막을 형성한 후 고전압 트랜지스터 영역상에 감광막을 형성하는 단계와, 상기 단계로부터 상기 감광막을 마스크로 이용하여 상기 희생 폴리실리콘층 및 고전압 게이트 산화막을 프리 세정공정으로 제거한 후 상기 감광막을 제거하는 단계와, 상기 단계로부터 상기 실리콘기판의 전체 상부면에 저전압 게이트산화막 및 제2상부산화막을 형성한 후 콘트롤게이트를 형성하는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제1a도 내지 제1e도는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 소자의 단면도이다.
먼저, 실리콘기판(1)은 필드산화막(2)을 경계로 하여 캐패시터영역(A), 저전압 트랜지스터영역(B) 및 고전압 트랜지스터영역(C)으로 분리된다.
제1a도는 필드산화막(2)이 형성된 실리콘기판(1)상에 터널산화막(3)을 형성하고, 그 위에 폴리실리콘층(4)을 형성한 후 플로팅게이트 패턴 공정을 실시한 상태의 단면도이다. 상기 폴리실리콘층(4)은 언도프 폴리실리콘으로 형성한 후 POC13를 이용하여 도핑시키거나, 또는 인시튜(In-Situ)인 (P) 도프 폴리실리콘을 이용하여도 좋다.
제1b도는 상기 실리콘기판(1)상에 ONO1인 하부산화막(5A)을 형성한 후 그 위에 ONO2인 질화막(5B)을 형성하고, 그 위에 제1상부산화막(5C)을 형성한 후 희생 폴리실리콘층(6)을 형성한 상태의 단면도이다. 상기 하부산화막(5A)은 750 내지 850℃의 온도로 상기 폴리실피콘층(4)을 산화시켜서 형성하고, 상기 제1상부산화막(5C)은 상기 질화막(5B)을 산화시켜서 형성한다. 그리고 상기 희생 폴리실리콘층(6)은 균일하게 되도록 450 내지 550℃의 온도에서 형성되며, 이때 소스가스(Source Gas)로 SiH4및 Si2H6를 사용한다.
제1c도는 고전압 트랜지스터 영역(C)의 고전압게이트를 형성하기 위하여 상기 고전압 트랜지스터영역(C)을 오픈한 후 상기 희생 폴리실리콘층(6)및 유전체막(5)을 패터닝한 상태의 단면도이다. 이때 상기 캐패시터영역(A)상에 형성된 유전체막(5)의 ONO2층인 상기 질화막(5B)은 상기 희생폴리실리콘층(6)에 의해 보호된다.
제1d도는 상기 실리콘기판의 전체 상부면에 고전압 게이트산화막(7)을 형성한 후 고전압 트랜지스터영역(C)상에 감광막(10)을 형성한 상태의 단면도이다. 상기 고전압 게이트산화막(7)은 노출된 상기 실리콘기판(1)의 표면을 산화하여 형성하는데, 이때 상기 캐패시터영역(A)상에 형성된 상기 희생폴리실리콘층(6)도 산화되므로 상기 유전체막(5)의 ONO2층인 상기 질화막(5B)은 산화되지 않는다.
제 1e도는 상기 감광막(10)을 마스크로 이용하여 상기 희생 폴리실리콘층(6)및 고전압 게이트산화막(7)을 프리 세정공정으로 제거한 후 상기 감광막(10)을 제거하고, 상기 전체 상부면에 저전압 게이트산화막(8) 및 제2상부산화막(5D)을 형성한 후 콘트롤게이트(9)를 형성한 상태의 단면도이다. 상기 프리 세정공정에 의해 상기 저전압 트랜지스터영역(B)상의 저전압 게이트산화막(7)이 제거될때 상기 캐패시터영역(A)상의상기 산화된 희생폴리실리콘층(6)도 함께 제거된다. 그리고 상기 저전압 게이트산화막(8)을 형성할 때 상기 유전체막(5)의 ONO2층인 질화막(5B)도 산화되어 제2상부산화막(5D)이 형성된다. 그러므로 상기 하부산화막(5A), 질화막(5B)및 상부산화막(5D)은 ONO구조의 유전체막(5)이 된다.
상술한 바와 같이 본 발명에 의하면 실리콘기판상에 폴리실리콘층 및 유전체층을 형성하고, 그 위에 희생 폴리실리콘층을 형성하여 후속공정시 상기 유전체층을 보호하므로써 소자의 수율을 향상시킬 수 있는 탁월한 효과가 있다.

Claims (7)

  1. 반도체 소자의 제조방법에 있어서, 필드산화막이 형성된 실리콘기판상에 터널산화막 및 폴리실리콘층을 형성하는 단계와, 상기 단계로부터 상기 터널산화막 및 폴리실리콘층을 패턴공정으로 패터닝하는 단계와, 상기 단계로부터 상기 실리콘기판상에 하부산화막을 형성한 후 그 위에 질화막을 형성하고, 그 위에 제 1상부산호막을 형성하는 단계와, 상기 단계로부터 상기 유전체막상에 희생 폴리실리콘층을 형성하는 단계와, 상기 단계로부터 고전압 트랜지스터영역을 오픈한 후 상기 희생 폴리실리콘층 및 유전체막을 제거하는 단계와, 상기 단계로부터 상기 실리콘기판의 전체 상부면에 고전압 게이트 산화막을 형성한 후 고전압 트랜지스터 영역상에 감광막을 형성하는 단계와, 상기 단계로부터 상기 감광막을 마스크로 이용하여 상기 희생 폴리실리콘층 및 고전압 게이트산화막을 프리 세정공정으로 제거한 후 상기 감광막을 제거하는 단계와, 상기 단계로부터 상기 실리콘기판의 전체 상부면에 저전압 게이트 산화막 및 제2상부산화막을 형성한 후 콘트롤게이트를 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 하부산화막은 750 내지 850℃의 온도로 상기 폴리실리콘층을 산화시켜서 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1항에 있어서, 상기 제1상부산화막은 상기 질화막을 산화시켜서 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제1항에 있어서, 상기 희생 폴리실리콘층은 SiH4및 Si2H6가스의 분위기하에서 450 내지 550℃의 온도로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제1항 또는 제4항에 있어서, 상기 희생 폴리실리콘층은 고전압 게이트산화막의 두께의 1/2로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제1항에 있어서, 상기 제2상부산화막은 저전압 게이트산화막 형성시 질화막을 산화하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제1항에 있어서, 상기 프리 세정공정은 저전압 트랜지스터영역상의 저전압 게이트산화막이 제거될때 캐패시터영역상의 산화된 희생폴리실리콘층도 함께 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
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