KR100724629B1 - 반도체 소자 제조 방법 - Google Patents

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Abstract

본 발명은 랜딩 플러그 콘택의 자기 정렬 콘택 페일을 방지하는데 적합한 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자 제조 방법은 반도체 기판을 소정 깊이 식각하여 리세스를 형성하는 단계; 상기 리세스를 포함하는 상기 반도체 기판 상에 게이트 절연막을 형성하는 단계; 상기 리세스 상부에 게이트 라인을 형성하는 단계; 상기 반도체 기판 및 게이트 라인의 프로파일을 따라 캡핑막을 형성하는 단계; 상기 캡핑막을 산화시키는 단계; 및 상기 산화된 캡핑막 상에 스페이서용 질화막을 형성하는 단계를 포함하며, 이에 따라 본 발명은, 라디컬 산화를 진행하기 전에, 리세스 게이트 라인을 따라 질화막을 증착하고, 저온 라디컬 산화(500∼700℃)를 통한 산화막 형성으로, 종래의 텅스텐실리사이드에 존재하는 실리콘 시드(Si seed)들이 산소와 반응하는 산화를 방지하도록 하면서, 산화막을 형성시킴으로써, 텅스텐실리사이드의 이상 산화 현상은 억제하면서, 소자분리막과 텅스텐실리사이드 간의 스트레스를 방지하는 효과가 있다.
LPC(랜딩 플러그 콘택), SAC(자기 정렬 콘택), 라디컬 산화(Radical Oxidation)

Description

반도체 소자 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자 제조 방법을 도시한 단면도,
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자 제조 방법을 도시한 단면도.
도 3은 도 2b에서 라디컬 산화공정을 통해 캡핑막(29)이 산화된 결과를 도시한 TEM(Transmission Electron Microscope) 사진.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 소자분리막
23 : 리세스 24 : 게이트 절연막
25 : 폴리실리콘막 26 : 텅스텐실리사이드
27 : 게이트 하드마스크 28 : 반사방지막
29 : 캡핑막 29a : 산화된 캡핑막
30 : 스페이서용 질화막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 랜딩 플러그 콘택의 자기 정렬 콘택 페일을 방지하기 위한 반도체 소자 제조 방법에 관한 것이다.
80㎚ 이하의 DRAM 소자의 랜딩 플러그 콘택(Landing Plug Contact; 이하 'LPC') 모듈 공정에서 가장 큰 문제점은 소자의 축소(Shirink)화에 따라 게이트 스페이서 두께의 감소가 일어나지 않기 때문에 LPC 오픈 및 갭필(Gap Fill) 공정에 큰 부담을 준다는 점이다.
특히, DRAM 소자의 경우 리프레시(refresh) 개선을 위한 리세스 게이트(Recess Gate)를 적용시 액티브 영역(Active area)과 필드 영역(Field area)의 단차로 인하여 게이트 패턴을 이루는 실리사이드(Silicide)막의 스트레스 차이가 발생하고, 이로 인해 실리사이드막 측면의 과도 산화가 주로 발생하여 SAC 페일(Self Align Contact fail)을 유발하는 경우가 많다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자 제조 방법을 도시한 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(10)의 소정 영역에 STI 공정을 이용하여 소자분리막(11)을 형성한다. 이어서, 반도체 기판(10)의 소정 영역에 리세스(12)를 형성한다.
다음으로, 반도체 기판(10) 전면에 게이트 절연막(13)을 형성한 후, 리세스(12)의 게이트 절연막(13) 상에 다수의 리세스 게이트 라인(G)을 형성한다. 여기서 리세스 게이트 라인(G)은 게이트 절연막(13), 폴리실리콘막(14), 텅스텐실리사이드 (15), 게이트 하드마스크(16) 및 반사방지막(17)의 순서로 적층한 것이다. 이 때, 반사방지막(17)은 게이트 하드마스크(16) 상부에 포토레지스트(도시하지 않음)를 도포하고 노광 및 현상으로 게이트 하드마스크(16)를 패터닝할 때, 용이한 노광을 위해 형성하는 것으로, 실리콘옥시나이트라이드(SiON)를 사용한다.
게이트 라인(G)을 형성한 후 700∼900℃의 온도 분위기에서 라이트 산화 공정(Light oxidation)을 진행한다. 이러한 라이트 산화 공정을 통해 폴리실리콘막(14)과 텅스텐실리사이드막(15)의 노출된 식각면에는 산화막(18)이 형성된다.
한편, 라이트 산화 공정시 텅스텐실리사이드막(15)의 비정상 산화로 게이트 라인의 양측면으로 산화막(18)이 과도 성장(A 부위 참조)된 것을 볼 수 있다.
도 1b에 도시된 바와 같이, 텅스텐실리사이드막(15)의 비정상 산화로 인한 산화막(18)이 과도 성장된 결과물의 전면에 이온 주입 공정을 진행하고, 질화막 스트레스를 방지하기 위한 버퍼산화막(19) 및 스페이서 질화막(20)을 차례로 증착한다. 이때, 도 1a의 'A'에 도시된 바와 같이 과도 성장된 부위에 기인한 프로파일(profile)을 따라 버퍼산화막(19) 및 스페이서 질화막(20)이 증착되게 되어 스페이서 질화막(20) 증착 후에도 'B'에 도시된 바와 같이 여전히 과도 성장된 부위가 존재하게 된다.
도 1b의 'B'에 도시된 바와 같이, 과도 성장된 부위는 후속 LPC 공정시 실시되는 식각공정에 의해 과도 노출되고, 이에 따라 과도 성장된 부위에 증착된 스페이서 질화막(20)이 식각되어 버퍼산화막(19)이 노출되어 식각되는 문제가 발생된다. 버퍼산화막(19)이 식각되는 경우 랜딩 플러그와 게이트 간에 단락이 발생되게 된다.
이를 구체적으로 설명하면 다음과 같다.
우선, 스페이서 질화막(20)을 증착한 후 산화막 계열의 물질로 층간절연막(미도시)을 증착한다. 그런 다음, LPC를 형성하기 위하여 식각공정을 실시하는데, 이때 실시되는 식각공정시 측벽으로 돌출되는 과도 성장된 부위의 스페이서 질화막(20)이 식각되고, 결국 이 부위의 버퍼산화막(19)이 식각공정에 노출되어 식각되는 문제가 발생된다. 이런 상태에서 랜딩 플러그용 폴리실리콘막을 증착하면 식각되는 버퍼산화막(19)을 통해 랜딩 플러그와 게이트가 서로 단락되는 문제가 발생되어 SAC 페일을 유발하게 된다.
상술한 바와 같이, 리세스 게이트와 소자분리막의 단차로 인한 텅스텐실리사이드 응력(stress) 차이로 라이트 산화 및 버퍼 산화막 증착 후, 텅스텐실리사이드의 이상 산화 현상이 발생하고, 이후 LPC 식각시 텅스텐실리사이드의 측면부가 손실되어 오픈됨으로써, SAC 페일을 유발하는 문제가 있다.
현재, 산화 공정은 텅스텐실리사이드에 존재하는 실리콘(Si) 씨드와 산화 반응을 유도하기 위한 산소 가스가 반응하는 과정에서 비정상 스트레스에 의한 산화로 판단하고 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 랜딩 플러그 콘택의 자기 정렬 콘택 페일을 방지하는데 적합한 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은 게이트 라인이 형성된 기판을 제공하는 단계와, 상기 게이트 라인을 포함하는 전체 구조 상부면의 단차를 따라 캡핑막을 형성하는 단계와, 상기 캡핑막을 산화시키는 단계와, 상기 산화된 캡핑막을 포함하는 전체 구조 상부면의 단차를 따라 스페이서용 절연막을 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은 리세스 게이트가 형성된 기판을 제공하는 단계와, 상기 리세스 게이트를 포함하는 전체 구조 상부면의 단차를 따라 캡핑용 질화막을 증착하는 단계와, 상기 캡핑용 질화막을 산화시키는 단계와, 상기 산화된 캡핑용 질화막을 포함하는 전체 구조 상부면의 단차를 따라 스페이서용 절연막을 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 도시한 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(21)의 소정 영역에 STI 공정을 이용하여 소자분리막(22)을 형성한다. 이어서, 반도체 기판(21)의 소정 영역에 리세스(23)를 형성한다.
다음으로, 반도체 기판(21) 전면에 게이트 절연막(24)을 형성한 후, 리세스(23)의 게이트 절연막(24) 상에 다수의 리세스 게이트 라인(G)을 형성한다. 여기서 리세스 게이트 라인(G)은 게이트 절연막(24), 폴리실리콘막(25), 텅스텐실리사이드(26), 게이트 하드마스크(27) 및 반사방지막(28)의 순서로 적층한 것이다. 이 때, 반사방지막(28)은 게이트 하드마스크(27) 상부에 포토레지스트(도시하지 않음)를 도포하고 노광 및 현상으로 게이트 하드마스크(27)를 패터닝할 때, 용이한 노광을 위해 형성하는 것으로, 실리콘옥시나이트라이드(SiON)를 사용한다.
계속해서, 리세스 게이트 라인(G)을 포함하는 반도체 기판(21)의 프로파일을 따라 캡핑막(29)을 증착한다. 캡핑막(29)은 30∼80Å의 두께로 형성한다. 이 때, 캡핑막(29)은 종래 기술의 라이트 산화에 의해 형성된 산화막과 동일한 두께를 갖 는다.
캡핑막(29)은 질화막 계열의 물질 예컨대, SixNy(여기서, x, y는 1 이상의 자연수)로 형성한다. 예컨대, 캡핑막(29)은 SiH4, NH3, N2를 혼합한 가스를 이용하여 400∼600℃ 이하의 온도 범위에서 증착하여 형성한다. 종래기술과 달리 질화막 증착공정을 통해 캡핑막(29)을 형성함에 따라 텅스텐실리사이드(26)에 함유한 실리콘들이 반응하지 않아 텅스텐실리사이드(26)의 측벽에 안정적으로 증착하는 것이 가능하다.
도 2b에 도시된 바와 같이, 캡핑막(29)을 포함하는 반도체 기판(21) 전면에 대해 라디컬 산화(Radical Oxidation)를 진행하여 캡핑막(29)을 산화시켜 산화막(29a)을 형성한다.
캡핑막(29)의 산화를 위하여 저압력 범위에서 산소 이온(Oxygen)과 수소 이온(Hydrogen)을 이용하여 질화막을 산화막(29a)으로 변형시키는데, 구체적으로는 0.3∼1.5Torr의 압력과 400∼700℃의 온도에서, O2에 H2 또는 H2O(O2/H2, O2/H2O)를 혼합 반응 시킴으로써, 산소 이온(Oxygen)과 질화막 내의 실리콘(Si)만 반응하여 실리콘산화막(SiO2)을 형성하도록 하여 질화막 만을 산화막으로 형성되도록 한다. 이 때, 텅스텐실리사이드(26)는 라디컬 산화 진행시 질화막 계열의 캡핑막으로 캡핑되어 있는 상태이므로 산화 반응에 노출되어 있지 않아서 종래의 텅스텐실리사이드 이상 산화 현상이 방지된다.
한편, 도 3은 라디컬 산화공정을 통해 캡핑막(29)이 산화되는 것을 도시한 TEM 사진으로서, (a)는 라디컬 산화공정 전을 도시한 TEM 사진이고, (b)는 라디컬 산화공정 후를 도시한 TEM 사진이다. 도 3의 (a)에 도시된 질화막(①)이 라디컬 산화공정을 통해 (b)에 도시된 산화막(②)으로 변형되는 것을 알 수 있다.
즉, 종래의 700℃ 이상의 고온 공정이 아닌 저온 산화 공정으로 진행하여 실리사이드의 이상 산화를 방지할 수 있다.
도 2c에 도시된 바와 같이, 산화막(29a)의 표면을 따라 스페이서용 질화막(30)을 증착한다.
이어서, 도면에 도시하지는 않지만, 리세스 게이트 라인(G)을 포함하는 전면에 층간산화막을 증착하고 LPC 공정을 진행하여 랜딩 플러그 콘택을 형성한다.
상술한 바와 같이, 리세스 게이트 라인을 형성한 후, 캡핑막으로 질화막을 증착하고 저온 분위기(400∼700℃)에서 라디컬 산화를 실시하여 캡핑막으로 사용하는 질화막을 산화시켜, 텅스텐실리사이드의 이상 산화를 방지하면서, LPC 공정에서 가해지는 기판에 대한 스트레스 및 이온 주입 데미지 방지를 위한 산화막을 안정적으로 형성시킬 수 있으므로, 소자의 특성 및 LPC SAC 페일을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다
상술한 본 발명은 라디컬 산화를 진행하기 전에, 리세스 게이트 라인을 따라 질화막을 증착하고, 저온 라디컬 산화(500∼700℃)를 통한 산화막 형성으로, 종래의 실리사이드막에 존재하는 실리콘 시드(Si seed)들이 산소와 반응하는 산화를 방지하도록 하면서, 산화막을 형성시킴으로써, 텅스텐실리사이드의 이상 산화 현상은 억제하면서, 소자분리막과 텅스텐실리사이드막 간의 스트레스를 방지하는 효과가 있다.

Claims (14)

  1. 게이트 라인이 형성된 기판을 제공하는 단계;
    상기 게이트 라인을 포함하는 전체 구조 상부면의 단차를 따라 캡핑막을 형성하는 단계;
    상기 캡핑막을 산화시키는 단계; 및
    상기 산화된 캡핑막을 포함하는 전체 구조 상부면의 단차를 따라 스페이서용 절연막을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 제1항에 있어서,
    상기 캡핑막은 질화막 계열의 물질로 형성하는 반도체 소자 제조방법.
  3. 제1항 또는 제2항에 있어서,
    상기 스페이서용 절연막은 상기 캡핑막과 동일한 물질로 형성하는 반도체 소자의 제조방법.
  4. 제3항에 있어서,
    상기 캡핑막은 SiH4, NH3, N2의 혼합 가스를 400∼600℃의 온도 범위에서 형성하는 반도체 소자 제조 방법.
  5. 제3항에 있어서,
    상기 캡핑막을 산화시키는 단계는 라디컬 산화공정을 이용하는 반도체 소자 제조 방법.
  6. 제5항에 잇어서,
    상기 라디컬 산화공정은 0.3∼1.5Torr의 압력과 400∼700℃의 온도 범위에서 진행하는 반도체 소자 제조 방법.
  7. 제6항에 있어서,
    상기 라디컬 산화공정은 O2를 H2O 또는 H2와 혼합 반응(O2/H2O 또는 H2/O2)시킴으로써, 상기 O2와 상기 캡핑막 내의 실리콘을 반응시켜 실리콘 산화막(SiO2)을 형성하는 반도체 소자 제조 방법.
  8. 제1항에 있어서,
    상기 게이트 라인은 적어도 텅스텐실리사이드를 포함하는 반도체 소자 제조 방법.
  9. 리세스 게이트가 형성된 기판을 제공하는 단계;
    상기 리세스 게이트를 포함하는 전체 구조 상부면의 단차를 따라 캡핑용 질화막을 증착하는 단계;
    상기 캡핑용 질화막을 산화시키는 단계; 및
    상기 산화된 캡핑용 질화막을 포함하는 전체 구조 상부면의 단차를 따라 스페이서용 절연막을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  10. 제9항에 있어서,
    상기 캡핑용 질화막은 SiH4, NH3, N2의 혼합 가스를 400∼600℃의 온도 범위에서 형성하는 반도체 소자 제조 방법.
  11. 제9항에 있어서,
    상기 캡핑용 질화막을 산화시키는 단계는 라디컬 산화공정을 이용하는 반도체 소자 제조 방법.
  12. 제11항에 잇어서,
    상기 라디컬 산화공정은 0.3∼1.5Torr의 압력과 400∼700℃의 온도 범위에서 진행하는 반도체 소자 제조 방법.
  13. 제12항에 있어서,
    상기 라디컬 산화공정은 O2를 H2O 또는 H2와 혼합 반응(O2/H2O 또는 H2/O2)시킴으로써, 상기 O2와 상기 캡핑막 내의 실리콘을 반응시켜 실리콘 산화막(SiO2)을 형성하는 반도체 소자 제조 방법.
  14. 제9항 내지 제13항 중 어느 하나의 항에 있어서,
    상기 리세스 게이트는 폴리실리콘막과 텅스텐실리사이드로 이루어진 반도체 소자 제조 방법.
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