KR20070099833A - 반도체 소자 및 그 제조방법 - Google Patents

반도체 소자 및 그 제조방법 Download PDF

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Abstract

반도체 소자 및 그 제조 방법이 제공된다. 상기 반도체 소자는 반도체 기판 상에 배치된 하부 도전 패턴을 구비한다. 상기 하부 도전 패턴 상에 질화물로 이루어진 제1 산화 방지막 패턴과 상기 제1 산화 방지막 패턴 상에 배치되며 산질화물로 이루어진 제2 산화 방지막 패턴을 구비하는 산화 방지막 패턴이 배치된다. 상기 산화 방지막 패턴 상에 산화물을 포함하는 유전막 패턴이 배치되며, 상기 유전막 패턴 상에 상부 도전 패턴이 배치된다. 또한, 상기 반도체 소자의 제조방법이 제공된다.

Description

반도체 소자 및 그 제조방법{Semiconductor device and method of fabricating the same}
도 1a 내지 도 5는 본 발명의 실시예에 따른 반도체 소자의 제조 방법 및 이 방법에 의해 제조된 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 산화 방지막 패턴을 갖는 반도체 소자 및 그의 제조방법에 관한 것이다.
반도체 소자는 데이터의 입,출력이 빠르나 시간이 지남에 따라 데이터를 잃어버리는 DRAM(Dynamic Ramdom Access Memory) 및 SRAM(Static Random Access Memory)등의 휘발성 메모리 소자와 한 번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입,출력이 느린 EEPROM(Electrically Erasable and Programmable Read Only Memory) 또는 플래쉬 메모리 등의 비휘발성 메모리 소자 등으로 구분된다.
이러한 비휘발성 메모리 소자는 반도체 기판에 배치된 소스/드레인 영역과 채널 영역, 반도체 기판 상에 배치된 터널 산화막, 플로팅 게이트, 유전막 및 컨트롤 게이트의 구조로 구현된다. 여기서 유전막은 주로 질화막(nirtride)의 상, 하부에 산화막(oxide)이 형성된 ONO(Oxide/Nitride/Oxide)막 또는 산화물을 포함하고 고유전율을 갖는 물질들의 단/복층막으로 이루어진다.
비휘발성 메모리 소자의 제조 공정은 반도체 기판 상에 형성된 터널 산화막 상에 플로팅 게이트막, 산화물을 포함하는 유전막 및 컨트롤 게이트막을 차례로 증착하여 소정의 패턴으로 패턴닝하는 과정으로 진행된다. 이때, 유전막으로 ONO막을 사용하는 경우, 상, 하부 산화막의 증착 후, 상, 하부 산화막에서 프로그래밍시 전하의 손실을 방지하기 위하여 열처리한다. 그리고, 플로팅 게이트막이 폴리실리콘 등으로 이루어지는 경우 상기 열처리과정에서 플로팅 게이트막 상부에 불필요한 산화막이 형성되므로 이러한 산화막의 형성을 방지하기 위해 플로팅 게이트막 상에 질화막을 형성시키는 공정을 행한다. 그러나, 이러한 질화막이 있음에도 열처리시에 플로팅 게이트막 상부에 불필요한 산화막이 형성된다.
이러한 산화막은 비휘발성 메모리 소자의 유전막의 커패시턴스를 저하시키고, 누설 전류의 특성도 저하시켜 반도체 소자의 신뢰성을 저하시키는 요인으로 작용한다.
본 발명이 이루고자 하는 기술적 과제는 하부 도전 패턴 상부에 불필요한 산화막의 형성을 방지하여 유전막 패턴의 커패시턴스를 향상시키고, 누설 전류의 특성을 향상시키는 반도체 소자 및 그의 제조방법을 제공함에 있다.
상기 기술적 과제를 이루기 위한 본 발명의 일 양태에 따르면, 반도체 소자 및 그 제조 방법이 제공된다. 상기 반도체 소자는 상기 반도체 소자는 반도체 기판 상에 배치된 하부 도전 패턴을 구비한다. 상기 하부 도전 패턴 상에 질화물로 이루어진 제1 산화 방지막 패턴과 상기 제1 산화 방지막 패턴 상에 배치되며 산질화물로 이루어진 제2 산화 방지막 패턴을 구비하는 산화 방지막 패턴이 배치된다. 상기 산화 방지막 패턴 상에 산화물을 포함하는 유전막 패턴이 배치되며, 상기 유전막 패턴 상에 상부 도전 패턴이 배치된다. 또한, 상기 반도체 소자의 제조방법이 제공된다.
상기 하부 도전 패턴은 폴리실리콘 또는 도프된 폴리실리콘로 이루어질 수 있다. 상기 제 2 산화 방지막 패턴은 실리콘 산질화막(SiON)으로 이루어질 수 있다.
상기 유전막 패턴은 상기 산화 방지막 패턴 상에 차례로 적층된 하부 산화막 패턴, 질화막 패턴 및 상부 산화막 패턴을 포함할 수 있다.
상기 기술적 과제를 이루기 위한 본 발명의 다른 양태에 따르면 반도체 소자의 제조 방법이 제공된다. 상기 반도체 소자의 제조 방법은 반도체 기판 상에 하부 도전막을 형성하고, 상기 하부 도전막 상에 질화물로 이루어진 제 1 산화 방지막을 형성한다. 상기 제 1 산화 방지막의 상부(upper portion)에 산질화물로 이루어진 제 2 산화 방지막을 형성한다. 상기 제 2 산화 방지막 상에 산화물을 포함하는 유전막을 형성하고, 상기 유전막 상에 상부 도전막을 형성하는 것을 포함한다.
상기 제 2 산화 방지막을 형성하는 것은 O2 또는 NO2 분위기에서 상기 제 1 산화 방지막을 열처리하는 것을 포함한다. 상기 제 1 산화 방지막을 열처리하는 것은 N2 또는 NO2를 100~ 2000sccm으로 공급하여 600~900℃의 온도에서 30~120초 동안 진행되는 것을 포함한다.
상기 제 2 산화 방지막을 형성하는 것은 상기 제 1 산화 방지막을 O2 또는 NO2 플라즈마 처리하는 것을 포함한다.
상기 유전막을 형성하는 것은 상기 제 2 산화 방지막 상에 하부 산화막을 적층한 후, N2, N2O 또는 NH3 분위기에서 상기 하부 산화막을 열처리하고, 상기 하부 산화막 상에 질화막을 적층한다. 상기 질화막 상에 상부 산화막을 적층한 후, N2, N2O 또는 NH3 분위기에서 상기 상부 산화막을 열처리하는 것을 더 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. 또한, 소자(element) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바 로 위 뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
도 1a 내지 도 5는 본 발명의 실시예에 따른 반도체 소자의 제조 방법 및 이 방법에 의해 제조된 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다. 먼저 도 5를 참조하여, 본 발명의 실시예에 따른 반도체 소자에 대하여 서술한다. 또한, 본 발명의 실시예에서는 비휘발성 메모리 소자를 중심으로 설명한다.
반도체 기판(110) 내 활성 영역(미도시)을 정의하는 소자 분리막(미도시)이 형성될 수 있고, 상기 반도체 기판(110) 상에 게이트 절연막(120)이 형성된다. 여기서, 상기 게이트 절연막(120)은 메모리 트랜지스터의 일부로 구성되는 경우에 터널 산화막으로 될 수 있으며, 실리콘 산화막 또는 도핑된 실리콘 산화막 등으로 이루어질 수 있다.
상기 활성 영역(미도시) 상부의 상기 게이트 절연막(120) 상에 하부 도전 패턴이 형성된다. 여기서, 상기 하부 도전 패턴은 메모리 트랜지스터의 일부로 구성되는 경우에 플로팅 게이트(130a)로 될 수 있으며, 이하 설명의 편의상 플로팅 게이트(130a)로 서술한다. 상기 플로팅 게이트(130a)는 폴리실리콘 또는 도핑된 폴리실리콘으로 이루어질 수 있다. 그리고, 플로팅 게이트(130a)의 양측의 반도체 기판(110) 내에 소스/드레인 영역(미도시)이 위치될 수 있다.
상기 플로팅 게이트(130a) 상에는 두 층으로 구성되는 산화 방지막 패턴(140a)이 형성된다. 상기 산화 방지막 패턴(140a)은 후술하는 하부 산화막(도 3의 152 참고)에 대하여 열처리하는 경우에 폴리실리콘 등으로 이루어진 상기 플로 팅 게이트(130a) 상부가 산화되는 것을 방지한다. 상기 산화 방지막 패턴(140a)은 상기 플로팅 게이트(130a)상에 차례로 형성된 제 1 산화 방지막 패턴(142a)과 제 2 산화 방지막 패턴(144a)을 포함한다. 상기 제 1 산화 방지막 패턴(142a)은 상기 플로팅 게이트(130a) 상에 얇게 형성된 하부 산화막(도 3의 152 참고)을 형성하는 과정 및/또는 하부 산화막(도 3의 152 참고)을 열처리하는 과정에서 플로팅 게이트막(도 3의 130 참고)과 상기 하부 산화막(도 3의 152 참고)의 접촉을 차단한다. 상기 제 1 산화 방지막 패턴(142a)은 질화물로 이루어지며, 예를 들어, Si3N4로 이루어질 수 있다.
그리고, 상기 제 2 산화 방지막 패턴(144a)은 제 1 산화 방지막 (도 3의 142 참고) 상에 형성된 하부 산화막(도 3의 152 참고)을 형성하는 과정 및/또는 하부 산화막(도 3의 152 참고)에 대하여 열처리하는 과정에서 상기 제 1 산화 방지막(도 3의 142 참고)이 과도하게 산화되어 상기 플로팅 게이트막(도 3의 130 참고) 상부가 산화되는 것을 방지한다. 상기 제 2 산화 방지막 패턴(144a)은 산질화물로 이루어지며, 예를 들어, SiON로 이루어질 수 있다. 이에 대한 자세한 설명은 제조 방법에서 후술하도록 한다.
한편, 상기 산화 방지막 패턴(140a) 상에는 단층 또는 복층 구조로 이루어지고, 산화물을 포함하는 유전막 패턴(150a)이 형성된다. 여기서, 상기 유전막 패턴(150a)은 순차적으로 형성된 하부 산화막 패턴(152a), 질화막 패턴(154a) 및 상부 산화막 패턴(156a)을 포함한다. 상기 하부 및 상부 산화막 패턴(152a, 156a)은 상기 질화막 패턴(154a)의 누설 전류 특성을 보상하고, 상기 질화막 패턴(154a)의 스트레스(stress)를 감소하는 역할을 한다. 본 발명의 실시예에서는 유전막 패턴을 산화막/질화막/산화막의 구조롤 예를 들고 있으나, 이에 한정하지 않고, 고유전율을 가지는 산화물로 이루어질 수 있으며, 예를 들어, HfO2, ZrO2, Nb2O5, BaTiO3, 또는 SrTIO3 등이 사용될 수 있다.
그리고, 상기 유전막 패턴(150a) 상에는 상기 플로팅 게이트(130a)와 대응되는 상부 도전 패턴이 형성된다. 여기서, 상부 도전 패턴이 메모리 트랜지스터의 일부로 구성되는 경우, 컨트롤 게이트(160a)로 될 수 있으며, 설명의 편의상 이하 컨트롤 게이트(160a)로 서술한다. 상기 컨트롤 게이트(160a)는 상기 플로팅 게이트(130a)와 동일한 물질로 이루어질 수 있다.
이하, 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 대하여 설명한다.
도 1a를 참조하면, 반도체 기판(110) 상에 실리콘 산화물 또는 도핑된 실리콘 산화물로 이루어진 게이트 절연막(120)을 증착한다. 여기서, 상기 게이트 절연막(120)은 PECVD(Plasma Enhanced Chemical Vapor Deposition),HDP-CVD(High Density Plasma-Chemical Vapor Deposition), APCVD(Atomosphere Pressure Chemical Vapor Deposition) 등과 공정에 의해 형성될 수 있다. 이어서, 상기 게이트 절연막(120) 상에 폴리실리콘 또는 도핑된 폴리실리콘으로 이루어진 하부 도전막인 플로팅 게이트막(130)을 형성한다. 상기 플로팅 게이트막(130)이 도핑된 폴리 실리콘으로 되는 경우, LPCVD(Low Pressure Chemical Vapor Deposition) 공정 등을 통해 폴리실리콘층 형성하는 동안 인-시투(In-Situ) 방법으로 불순물 도핑 공정을 동시에 진행함으로써 상기 플로팅 게이트막(130)은 도핑된 폴리실리콘으로 이루어질 수 있다.
계속해서, 상기 플로팅 게이트막(130) 상부(upper portion)에 제 1 산화 방지막(142)을 얇게 형성한다. 상기 제 1 산화 방지막(142)은 N2 또는 NH3 분위기에서 플로팅 게이트막(130)을 열처리하여 실리콘 질화물, 예를 들어, Si3N4로 형성될 수 있다. 이때, 열처리는 N2 또는 NH3를 100~ 2000sccm(standard cubic centimeter per minute)으로 공급하여 600~900℃의 온도에서 60~180초 동안 진행되도록 급속 열처리일 수 있다. 한편, 도 1b에 도시된 바와 같이, 상기 플로팅 게이트막(130)을 N2 또는 NH3 플라즈마 처리하여 상기 플로팅 게이트막(130) 표면의 실리콘과 반응시켜 Si3N4로 이루어진 상기 제 1 산화 방지막(142)을 형성할 수 있다. 또한, 도 1a 및 도 1b에서 도시된 방법은 상기 플로팅 게이트막(130)이 형성된 후, 인-시투 방법으로 진행될 수 있다.
이어서, 도 2a를 참조하면, 상기 제 1 산화 방지막(142) 상부에 제 2 산화 방지막(144)을 얇게 형성한다. 제 2 산화 방지막(144)은 O2 또는 NO2 분위기에서 상기 제 1 산화 방지막(142)을 열처리함으로써 상기 제 1 산화 방지막(142)의 실리콘 질화물을 산화시켜 실리콘 산질화물, 예를 들어, SiON로 형성될 수 있다. 이때, 열 처리는 O2 또는 NO2를 100~ 2000sccm으로 공급하여 600~900℃의 온도에서 30~120초 동안 진행되는 급속 열처리일 수 있다. 이렇게 하여 상기 제 1 산화 방지막(142) 및 상기 제 2 산화 방지막(144)이 차례로 형성되어 산화 방지막(140)이 형성된다.
본 발명의 다른 실시예에서는 도 2b에 도시된 바와 같이, 상기 제 1 산화 방지막(142)에 O2 또는 NO2 플라즈마 처리하여 상기 제 1 산화 방지막(144) 표면의 실리콘 질화물을 산화시켜 SiON로 이루어진 상기 제 2 산화 방지막(142)을 형성할 수 있다. 본 발명의 다른 실시예에 의할 경우, 열처리의 경우보다 낮은 온도에서 공정을 진행할 수 있다는 장점이 있다. 또한, 도 2a 및 도 2b에서 도시된 방법은 상기 제 1 산화 방지막(144)이 형성된 후, 인-시투 방법으로 진행될 수 있다.
계속해서, 도 3을 참조하면, 상기 제 2 산화 방지막(144) 상에 LPCVD 공정 등을 이용하여 하부 산화막(152)을 형성한다. 다음으로 상기 유전막의 커패시턴스를 증가시키며 누설 전류를 감소시켜 프로그래밍시 전하의 누설을 방지하기 위하여 N2, N2O 또는 NH3 분위기에서 상기 하부 산화막(152)을 열처리한다. 이러한 열처리 과정에서 상기 플로팅 게이트막(130) 상부에 불필요한 산화막이 형성될 수 있는데 상기 산화 방지막(140)을 구성하는 상기 제 1 산화 방지막(142) 및 상기 제 2 산화 방지막(144)은 상기 플로팅 게이트막(130) 상부에서 불필요한 산화막의 형성을 방지한다. 자세히 설명하면, 상기 제1 산화 방지막(142)은 상기 하부 산화막(152)을 형성하는 과정 및/또는 상기 하부 산화막(152)을 열처리하는 과정 중에 상기 플로팅 게이트막(130)의 상부 영역이 산화되는 것을 방지한다. 그러나, 상기 산화 방 지막(140)이 상기 제1 산화 방지막(142)만으로 이루어지는 경우에, 상기 플로팅 게이트막(130)의 산화방지 효과는 충분치 않을 수 있다. 즉, 상기 제2 산화 방지막(144)이 없는 경우에 상기 제1 산화 방지막(142)은 상기 하부 산화막(152)을 형성하는 과정 및/또는 상기 하부 산화막(152)을 열처리하는 과정 중에 산화될 수 있다. 상기 제1 산화 방지막(142)이 과도하게 산화되면, 상기 제1 산화 방지막(142)에 함유된 산소가 상기 플로팅 게이트막(130)과 반응하게 되어 상기 플로팅 게이트막(130)의 상부 영역 또한 산화될 수 있다.
본 발명에 의하면 상기 하부 산화막(152)을 형성하기 전에, 상기 제1 산화 방지막(142)을 미리 산화시켜, 상기 제1 산화 방지막(142)의 상부영역에 상기 제2 산화 방지막(144)을 형성함으로써, 상기 제1 산화 방지막(142)이 과도하게 산화되는 것을 방지할 수 있다. 상술한 바와 같이, 상기 제1 산화 방지막(142)이 실리콘 질화물로 이루어진 경우에, 상기 제2 산화 방지막(144)은 실리콘 산질화물로 이루어질 수 있다. 그 결과, 상기 플로팅 게이트막(130)이 상기 하부 산화막(152)을 형성하는 과정 및/또는 상기 하부 산화막(152)을 열처리하는 과정 중에 산화되어, 그 상부영역에 불필요한 산화막이 형성되는 것을 방지할 수 있다. 따라서, 반도체 소자의 유전막의 커패시턴스 저하가 방지되고, 누설전류 특성도 향상된다.
이어서, 도 4를 참조하면, 상기 하부 산화막(152) 상에 질화막(154), 상부 산화막(156)을 연속적으로 LPCVD 공정 등을 이용하여 형성한다. 다음으로, 상기 상부 산화막(156)에 대하여 상기 하부 산화막(152)에서 열처리를 진행하는 이유와 동일한 이유로 도 3에서 설명한 방법과 같은 열처리를 진행한다. 상기 상부 산화 막(156)을 열처리하는 과정에서 상기 산화 방지막(140)은 상기 플로팅 게이트막(130) 상부에 불필요한 산화막의 형성을 방지한다. 이렇게 하여 상기 하부 산화막(152), 상기 질화막(154) 및 상기 상부 산화막(156)을 포함하는 유전막(150)을 완성한다.
본 발명의 실시예에서는 유전막을 산화막/질화막/산화막의 적층된 구조로 설명하고 있으나, 이에 제한되지 않고, 유전막이 고유전율을 가지는 산화물로 이루어질 수 있으며, 예를 들어, HfO2, ZrO2, Nb2O5, BaTiO3, 또는 SrTIO3 등이 사용될 수 있다. 이러한 고유전율을 가지는 산화물로 이루어진 유전막은 LPCVD, PVD(Plasma Vapor Deposition) 또는 ALD(Atomic Layer Deposition) 공정 등을 통해 형성될 수 있다.
이어서, 도 5를 참조하면, 유전막(도 4의 150 참고) 상에 LPCVD 등에 의해 폴리실리콘, 도핑된 폴리실리콘 또는 폴리사이드로 이루어진 상부 도전막인 컨트롤 게이트막(미도시)을 형성한다. 계속해서, 컨트롤 게이트막(미도시) 상에 소정의 하드 마스크 패턴(미도시)을 형성한 후에 식각하여 컨트롤 게이트(160a), 유전막 패턴(150a). 산화 방지막 패턴(140a) 및 플로팅 게이트(130a)를 형성한다. 아울러, 상기 게이트 절연막(120)도 함께 식각할 수 있다. 이후, 컨트롤 게이트(160a)을 이온 주입 마스크로 하여 n형 불순물의 이온 주입 공정으로 플로팅 게이트(130a) 양측의 반도체 기판(110)에 소스/드레인 영역(미도시)을 형성할 수 있다.
본 발명의 실시예에서는 비휘발성 메모리 소자를 예로 들어 설명하나, 하부 도전 패턴, 산화 방지막 패턴, 유전막 패턴 및 상부 도전 패턴을 포함하는 커패시터에도 적용될 수 있음은 물론이다.
이상 첨부된 도면을 참고하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이 이루어진 본 발명에 따르면, 플로팅 게이트막 상의 질화물로 이루어진 제 1 산화 방지막 상부에 산질화물로 이루어진 제 2 산화 방지막을 추가로 형성시켜 산화물을 포함하는 유전막에 대하여 열처리를 하는 경우, 플로팅 게이트막 상부에 불필요한 산화막의 형성을 방지한다. 따라서, 반도체 소자에서 유전막 패턴의 커패시턴스가 저하되지 않고, 유전막 패턴의 누설 전류 특성도 향상된다.

Claims (12)

  1. 반도체 기판 상에 배치된 하부 도전 패턴;
    상기 하부 도전 패턴 상에 배치되며 질화물로 이루어진 제 1 산화 방지막 패턴과 상기 제 1 산화 방지막 패턴 상에 배치되며 산질화물로 이루어진 제 2 산화 방지막 패턴을 구비하는 산화 방지막 패턴;
    상기 산화 방지막 패턴 상에 배치되고, 산화물을 포함하는 유전막 패턴; 및
    상기 유전막 패턴 상에 배치되는 상부 도전 패턴을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 하부 도전 패턴은 폴리실리콘 또는 도핑된 폴리실리콘으로 이루어지는 것을 특징으로 하는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 제 2 산화 방지막 패턴은 실리콘 산질화막(SiON)으로 이루어지는 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 유전막 패턴은 상기 산화 방지막 패턴상에 차례로 적층된 하부 산화막 패턴, 질화막 패턴 및 상부 산화막 패턴을 포함하는 것을 특징으로 하는 반도체 소 자.
  5. 반도체 기판 상에 하부 도전막을 형성하고,
    상기 하부 도전막 상에 질화물로 이루어진 제 1 산화 방지막을 형성하고,
    상기 제 1 산화 방지막의 상부(upper portion)에 산질화물로 이루어진 제 2 산화 방지막을 형성하고,
    상기 제 2 산화 방지막 상에 산화물을 포함하는 유전막을 형성하고,
    상기 유전막 상에 상부 도전막을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  6. 제 5 항에 있어서,
    상기 제 2 산화 방지막을 형성하는 것은 O2 또는 NO2 분위기에서 상기 제 1 산화 방지막을 열처리하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 제 1 산화 방지막을 열처리하는 것은 O2 또는 NO2를 100~ 2000sccm으로 공급하여 600~900℃의 온도에서 30~120초 동안 진행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 5 항에 있어서,
    상기 제 2 산화 방지막을 형성하는 것은 상기 제 1 산화 방지막을 O2 또는 NO2 플라즈마 처리하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제5 항에 있어서,
    상기 하부 도전막은 폴리실리콘 또는 도핑된 폴리실리콘으로 형성된 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 9 항에 있어서,
    상기 제 2 산화 방지막은 실리콘 산질화막(SiON)으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제 5 항에 있어서,
    상기 유전막을 형성하는 것은 상기 제 2 산화 방지막 상에 하부 산화막을 적층한 후, N2, N2O 또는 NH3 분위기에서 상기 하부 산화막을 열처리하고,
    상기 하부 산화막 상에 질화막을 적층하고,
    상기 질화막 상에 상부 산화막을 적층한 후, N2, N2O 또는 NH3 분위기에서 상기 상부 산화막을 열처리하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제 5 항에 있어서,
    상기 상부 도전막을 형성한 후에 상기 상부 도전막, 상기 유전막, 상기 제 1 및 제 2 산화 방지막 및 상기 하부 도전막을 패턴닝하여 상부 도전 패턴, 유전막 패턴, 산화 방지막 패턴 및 하부 도전 패턴을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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