KR20090106879A - 불휘발성 메모리소자의 제조방법 - Google Patents

불휘발성 메모리소자의 제조방법 Download PDF

Info

Publication number
KR20090106879A
KR20090106879A KR1020080032272A KR20080032272A KR20090106879A KR 20090106879 A KR20090106879 A KR 20090106879A KR 1020080032272 A KR1020080032272 A KR 1020080032272A KR 20080032272 A KR20080032272 A KR 20080032272A KR 20090106879 A KR20090106879 A KR 20090106879A
Authority
KR
South Korea
Prior art keywords
film
rich
hafnium
forming
silicon
Prior art date
Application number
KR1020080032272A
Other languages
English (en)
Other versions
KR100945935B1 (ko
Inventor
주문식
조흥재
김용수
최원준
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080032272A priority Critical patent/KR100945935B1/ko
Priority to US12/345,785 priority patent/US7824992B2/en
Publication of KR20090106879A publication Critical patent/KR20090106879A/ko
Application granted granted Critical
Publication of KR100945935B1 publication Critical patent/KR100945935B1/ko
Priority to US12/894,021 priority patent/US8105909B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02181—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/3143—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers
    • H01L21/3145—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers formed by deposition from a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31645—Deposition of Hafnium oxides, e.g. HfO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

본 발명의 불휘발성 메모리소자의 제조방법은, 반도체기판 위에 터널절연막패턴 및 플로팅게이트전극막패턴을 형성하는 단계와, 터널절연막패턴 및 플로팅게이트전극막패턴에 정렬되도록 반도체기판의 노출부분을 식각하여 소자분리용 트랜치를 형성하는 단계와, 소자분리용 트랜치를 매립절연막으로 채워 트랜치 소자분리막을 형성하는 단계와, 트랜치 소자분리막 및 플로팅게이트전극막패턴 위에 하프늄-리치 하프늄실리콘옥사이드막을 형성하는 단계와, 하프늄-리치 하프늄실리콘옥사이드막에 대한 1차 질화공정으로 하프늄-리치 하프늄실리콘옥시나이트라이드막을 형성하는 단계와, 하프늄-리치 하프늄실리콘옥시나이트라이드막 위에 실리콘-리치 하프늄실리콘옥사이드막을 형성하는 단계와, 실리콘-리치 하프늄실리콘옥사이드막에 대한 2차 질화공정으로 실리콘-리치 하프늄실리콘옥시나이트라이드막을 형성하는 단계와, 그리고 실리콘-리치 하프늄실리콘옥시나이트라이드막 위에 컨트롤게이트전극막을 형성하는 단계를 포함한다.
불휘발성 메모리(NVM)소자, 게이트간절연(inter-gate dielectric)막, 하이-케이 유전체막, 유효 산화막 두께, 플래너 셀 구조

Description

불휘발성 메모리소자의 제조방법{Method of fabricating non-volatile memory device}
본 발명은 불휘발성 메모리소자의 제조방법에 관한 것으로서, 보다 상세하게는 게이트간절연막으로서 하이-케이(high-k) 유전체막을 채용한 불휘발성 메모리소자의 제조방법에 관한 것이다.
데이터 저장에 이용되는 메모리소자들은 전원공급여부에 따른 데이터 유지능력에 따라 휘발성(volatile) 메모리소자와 불휘발성(non-volatile) 메모리소자로 구별될 수 있다. 휘발성 메모리소자는 전원공급이 중단됨에 따라 저장된 데이터를 소실하는 반면에, 불휘발성 메모리소자는 전원공급이 중단되더라도 저장되어 있던 데이터를 유지한다. 따라서 이동전화시스템, 음악/영상 데이터를 저장하기 위한 메모리카드, 및 그 밖의 다른 응용장치에서와 같이, 전원을 항상 사용할 수 없거나, 종종 중단되거나, 또는 낮은 전력 사용이 요구되는 상황에서는 불휘발성 메모리소자 폭넓게 사용되고 있다.
도 1은 플로팅 게이트스택 구조를 갖는 일반적인 불휘발성 메모리소자를 나타내 보인 단면도이다. 도 1을 참조하면, 소자분리막(102)에 의해 한정되는 활성영 역(104)을 갖는 반도체기판(100) 위에 터널절연막패턴(110)이 배치되고, 그 위에 복수개의 플로팅게이트전극막패턴(120)들이 상호 이격되도록 배치된다. 소자분리막(102)의 노출표면과 플로팅게이트전극막(120)들 위에는 게이트간절연막(130)이 배치되고, 그 위에는 컨트롤게이트전극막(140)이 배치된다. 터널절연막(110)은 옥사이드막으로 이루어지고, 게이트간절연막(130)은 옥사이드막/나이트라이드막/옥사이드막(ONO) 구조로 이루어진다. 그리고 플로팅게이트전극막(120)과 컨트롤게이트전극막(140)은 폴리실리콘막으로 이루어진다.
그런데 최근 불휘발성 메모리소자의 집적도가 점점 증가함에 따라, 플로팅게이트전극막패턴(120)들 사이의 간격도 점점 줄어들고 있다. 이에 따라 플로팅게이트전극막패턴(120)들 사이에서 컨트롤게이트전극막(140)이 들아갈 공간이 부족해지고 있으며, 또한 플로팅게이트전극막패턴(120)들 사이의 기생 커패시터(150)에 의한 간섭현상(interference)의 발생도 점점 심화되고 있다. 따라서 최근에는 이를 억제하기 위하여 게이트간절연막(130)을 플로팅 게이트전극막패턴(120)들의 측면에는 배제되도록 하는 플래너 형태의 구조의 채용과 함께, 게이트간절연막(130)의 두께를 감소시키고자 하는 시도가 이루어지고 있다. 그러나 현재 사용하고 있는 옥사이드막/나이트라이드막/옥사이드막(ONO) 구조의 게이트간절연막(130)으로는 일정 두께 이하로 유효산화막 두께를 줄이는 것이 용이하지 않은 것으로 알려져 있다. 예컨대 플래너 형태의 구조를 채용하면서 커플링 비(coupling ratio)를 대략 0.5 이상으로 유지하기 위해서는 게이트간절연막(130)의 유효 산화막 두께를 80Å 이하로 유지시켜야 한다. 그러나 옥사이드막/나이트라이드막/옥사이드막(ONO) 구조의 게이트간절연막(130)을 80Å 이하의 유효 산화막 두께를 갖도록 하게 되면, 누설전류가 급격하게 증가하여 실제 적용하기가 어렵다.
이에 따라 옥사이드막/나이트라이드막/옥사이드막(ONO) 구조 대신에 고유전율을 갖는 하이-케이(high-k) 유전체막을 사용하여 게이트간절연막(130)을 형성하는 방법에 대한 연구가 최근 진행되고 있다. 그러나 하이-케이 유전체막을 게이트간절연막(130)으로 사용하는 경우 다음과 같은 문제점들이 발생될 수 있다. 첫째로, 하이-케이 유전체막 증착시나, 또는 후속 열공정시 하이-케이 유전체막과 플로팅게이트전극막패턴(120)이 반응하여 실리콘옥사이드(SiO2)막이 만들어진다. 이 실리콘옥사이드막(SiO2)은 게이트간절연막(130)의 유효 산화막 두께를 오히려 증가시킬 수 있다. 둘째로, 후속 열공정에 의한 하이-케이 유전체막의 막질 자체의 결정화가 일어나서 누설전류특성을 열화시킬 수 있다. 셋째로, 후속 열공정에 의해 하이-케이 유전체막의 상분리가 발생되어 컨트롤게이트전극막(140) 형성시 불순물들이 하이-케이 유전체막 내로 확산되고, 이로 인해 누설전류특성이 열화될 수 있다.
본 발명이 해결하고자 하는 과제는, 게이트간절연막을 충분히 얇은 유효 산화막 두께를 갖는 하이-케이 유전체막으로 형성하면서 후속공정에 의한 누설전류특성의 열화를 방지할 수 있도록 하는 불휘발성 메모리소자의 제조방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 불휘발성 메모리소자의 제조방법은, 반도체기판 위에 터널절연막패턴 및 플로팅게이트전극막패턴을 형성하는 단계와, 터널절연막패턴 및 플로팅게이트전극막패턴에 정렬되도록 반도체기판의 노출부분을 식각하여 소자분리용 트랜치를 형성하는 단계와, 소자분리용 트랜치를 매립절연막으로 채워 트랜치 소자분리막을 형성하는 단계와, 트랜치 소자분리막 및 플로팅게이트전극막패턴 위에 하프늄-리치 하프늄실리콘옥사이드막을 형성하는 단계와, 하프늄-리치 하프늄실리콘옥사이드막에 대한 1차 질화공정으로 하프늄-리치 하프늄실리콘옥시나이트라이드막을 형성하는 단계와, 하프늄-리치 하프늄실리콘옥시나이트라이드막 위에 실리콘-리치 하프늄실리콘옥사이드막을 형성하는 단계와, 실리콘-리치 하프늄실리콘옥사이드막에 대한 2차 질화공정으로 실리콘-리치 하프늄실리콘옥시나이트라이드막을 형성하는 단계와, 그리고 실리콘-리치 하프늄실리콘옥시나이트라이드막 위에 컨트롤게이트전극막을 형성하는 단계를 포함한다.
하프늄-리치 하프늄실리콘옥사이드막을 형성하기 전에 플로팅게이트전극막패 턴 상부의 자연산화막 제거를 위한 프리-클리닝을 수행하는 단계를 더 포함할 수 있다.
하프늄-리치 하프늄실리콘옥사이드막은 50Å 내지 200Å의 두께로 형성할 수 있다.
제1 질화공정은, 하프늄-리치 하프늄실리콘옥사이드막 내에 결합되는 나이트로전의 원자비율이 5% 내지 40%가 되도록 수행할 수 있다.
제1 질화공정은, 플라즈마 질화방법, N2 분위기 또는 NH3 분위기에서의 급속열처리(RTP)방법, 또는 퍼니스에 N2 가스 또는 NH3 가스를 공급하는 방법을 사용하여 수행할 수 있다.
실리콘-리치 하프늄실리콘옥사이드막은 50Å 내지 200Å의 두께로 형성할 수 있다.
제2 질화공정은, 실리콘-리치 하프늄실리콘옥사이드막 내에 결합되는 나이트로전의 원자비율이 5% 내지 40%가 되도록 수행할 수 있다.
제2 질화공정은, 플라즈마 질화방법, N2 분위기 또는 NH3 분위기에서의 급속열처리(RTP)방법, 또는 퍼니스에 N2 가스 또는 NH3 가스를 공급하는 방법을 사용하여 수행할 수 있다.
본 발명의 다른 실시예에 따른 불휘발성 메모리소자의 제조방법은, 반도체기판 위에 터널절연막패턴 및 플로팅게이트전극막패턴을 형성하는 단계와, 터널절연막패턴 및 플로팅게이트전극막패턴에 정렬되도록 반도체기판의 노출부분을 식각하 여 소자분리용 트랜치를 형성하는 단계와, 소자분리용 트랜치를 매립절연막으로 채워 트랜치 소자분리막을 형성하는 단계와, 트랜치 소자분리막 및 플로팅게이트전극막패턴 위에 제1 하프늄-리치 하프늄실리콘옥사이드막을 형성하는 단계와, 제1 하프늄-리치 하프늄실리콘옥사이드막에 대한 1차 질화공정으로 제1 하프늄-리치 하프늄실리콘옥시나이트라이드막을 형성하는 단계와, 제1 하프늄-리치 하프늄실리콘옥시나이트라이드막 위에 실리콘-리치 하프늄실리콘옥사이드막을 형성하는 단계와, 실리콘-리치 하프늄실리콘옥사이드막에 대한 2차 질화공정으로 실리콘-리치 하프늄실리콘옥시나이트라이드막을 형성하는 단계와, 실리콘-리치 하프늄실리콘옥시나이트라이드막 위에 제2 하프늄-리치 하프늄실리콘옥사이드막을 형성하는 단계와, 제2 하프늄-리치 하프늄실리콘옥사이드막에 대한 3차 질화공정으로 제2 하프늄-리치 하프늄실리콘옥시나이트라이드막을 형성하는 단계와, 그리고 제2 하프늄-리치 하프늄실리콘옥시나이트라이드막 위에 컨트롤게이트전극막을 형성하는 단계를 포함한다.
본 발명의 또 다른 실시예에 따른 불휘발성 메모리소자의 제조방법은, 반도체기판 위에 터널절연막패턴 및 플로팅게이트전극막패턴을 형성하는 단계와, 터널절연막패턴 및 플로팅게이트전극막패턴에 정렬되도록 반도체기판의 노출부분을 식각하여 소자분리용 트랜치를 형성하는 단계와, 소자분리용 트랜치를 매립절연막으로 채워 트랜치 소자분리막을 형성하는 단계와, 트랜치 소자분리막 및 플로팅게이트전극막패턴 위에 지르코늄-리치 지르코늄실리콘옥사이드막을 형성하는 단계와, 지르코늄-리치 지르코늄실리콘옥사이드막에 대한 1차 질화공정으로 지르코늄-리치 지르코늄실리콘옥시나이트라이드막을 형성하는 단계와, 지르코늄-리치 지르코늄실 리콘옥시나이트라이드막 위에 실리콘-리치 지르코늄실리콘옥사이드막을 형성하는 단계와, 실리콘-리치 지르코늄실리콘옥사이드막에 대한 2차 질화공정으로 실리콘-리치 지르코늄실리콘옥시나이트라이드막을 형성하는 단계와, 그리고 실리콘-리치 지르코늄실리콘옥시나이트라이드막 위에 컨트롤게이트전극막을 형성하는 단계를 포함한다.
본 발명의 또 다른 실시예에 따른 불휘발성 메모리소자의 제조방법은, 반도체기판 위에 터널절연막패턴 및 플로팅게이트전극막패턴을 형성하는 단계와, 터널절연막패턴 및 플로팅게이트전극막패턴에 정렬되도록 반도체기판의 노출부분을 식각하여 소자분리용 트랜치를 형성하는 단계와, 소자분리용 트랜치를 매립절연막으로 채워 트랜치 소자분리막을 형성하는 단계와, 트랜치 소자분리막 및 플로팅게이트전극막패턴 위에 제1 지르코늄-리치 지르코늄실리콘옥사이드막을 형성하는 단계와, 제1 지르코늄-리치 지르코늄실리콘옥사이드막에 대한 1차 질화공정으로 제1 지르코늄-리치 지르코늄실리콘옥시나이트라이드막을 형성하는 단계와, 제1 지르코늄-리치 지르코늄실리콘옥시나이트라이드막 위에 실리콘-리치 지르코늄실리콘옥사이드막을 형성하는 단계와, 실리콘-리치 지르코늄실리콘옥사이드막에 대한 2차 질화공정으로 실리콘-리치 지르코늄실리콘옥시나이트라이드막을 형성하는 단계와, 실리콘-리치 지르코늄실리콘옥시나이트라이드막 위에 제2 지르코늄-리치 지르코늄실리콘옥사이드막을 형성하는 단계와, 제2 지르코늄-리치 지르코늄실리콘옥사이드막에 대한 3차 질화공정으로 제2 지르코늄-리치 지르코늄실리콘옥시나이트라이드막을 형성하는 단계와, 그리고 제2 지르코늄-리치 지르코늄실리콘옥시나이트라이드막 위에 컨트롤게이트전극막을 형성하는 단계를 포함한다.
본 발명에 따르면, 게이트간절연막을 충분히 얇은 유효 산화막 두께를 갖는 하이-케이 유전체막으로 형성하면서 후속공정에 의한 누설전류특성의 열화를 방지할 수 있다는 이점이 제공된다.
도 2 내지 도 7은 본 발명의 일 실시예에 따른 불휘발성 메모리소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다. 먼저 도 2를 참조하면, 반도체기판(200) 위에 터널절연막(212)을 형성한다. 터널절연막(212)는 옥사이드막으로 형성할 수 있다. 다음에 터널절연막(212) 위에 플로팅게이트전극막(222)을 형성한다. 플로팅게이트전극막(222)은 폴리실리콘막으로 형성할 수 있지만, 이에 한정되는 것은 아니다. 플로팅게이트전극막(222)을 폴리실리콘막으로 형성하는 경우, 폴리실리콘막에는 대략 5×1019~ 3×1020/㎤의 도핑농도로 포스포러스(phosphorous)가 도핑되어 있을 수 있다.
다음에 도 3을 참조하면, 소정의 마스크막패턴(미도시)을 이용하여 플로팅게이트전극막(도 2의 222) 및 터널절연막(도 2의 212)에 대한 패터닝을 수행한다. 그러면 반도체기판(200)의 소자분리영역을 노출시키는 터널절연막패턴(210) 및 플로팅게이트전극막패턴(220)이 만들어진다. 계속해서 반도체기판(200)의 노출부분을 식각하여 터널절연막패턴(210) 및 플로팅게이트전극막패턴(220)에 정렬되는 소자분 리용 트랜치(202)를 형성한다. 그리고 이 소자분리용 트랜치(202) 내부를 매립절연막으로 채워 트랜치 소자분리막(204)을 형성한다.
다음에 트랜치 소자분리막(204) 및 플로팅게이트전극막패턴(220) 위에 하프늄-리치(Hf-rich) 하프늄실리콘옥사이드(HfSiO)막(231)을 형성한다. 하프늄-리치(Hf-rich) 하프늄실리콘옥사이드(HfSiO)막(231)은 하프늄(Hf)과 실리콘(Si)의 원자비(atomic ratio)가 1:1보다 큰 경우를 의미한다. 하프늄(Hf)과 실리콘(Si)의 원자비가 1:1보다 작은 실리콘-리치(Si-rich) 하프늄실리콘옥사이드(HfSiO)막의 경우 증착시 내부에 존재하는 산소원자가 하부의 플로팅게이트전극막패턴(220)에 있는 실리콘(Si) 원자와 반응하여 유전상수가 상대적으로 작은 실리콘옥사이드(SiO2)막이 만들어져 유효 산화막 두께가 증가된다. 반면에 하프늄-리치(Hf-rich) 하프늄실리콘옥사이드(HfSiO)막(231)의 경우 산소원자가 실리콘(Si)에 비하여 전기음성도가 작은 하프늄(Hf) 원자에 강하게 결합되어 상대적으로 실리콘옥사이드(SiO2)막 형성율이 낮아진다. 하프늄-리치(Hf-rich) 하프늄실리콘옥사이드(HfSiO)막(231)은 원자층증착(ALD; Atomic Layer Deposition)방법 또는 금속유기물화학기상증착(MOCVD; Metal Organic Chemical Vapor Deposition)방법을 사용하여 대략 50Å 내지 200Å의 두께로 형성한다. 일 예에서 하프늄-리치(Hf-rich) 하프늄실리콘옥사이드(HfSiO)막(231)을 형성하기 전에, 플로팅게이트전극막패턴(220) 표면에 있을 수 있는 자연산화막을 제거하기 위한 프리-클리닝(pre-cleaning)을 수행할 수도 있다.
다음에 도 4를 참조하면, 도면에서 화살표로 나타낸 바와 같이, 하프늄-리 치(Hf-rich) 하프늄실리콘옥사이드(HfSiO)막(도 3의 231)에 대한 1차 질화공정(Nitridation)을 수행하여 하프늄-리치(Hf-rich) 하프늄실리콘옥시나이트라이드(HfSiON)막(232)을 형성한다. 이는 후속 열공정에 의해 추가적으로 옥사이드막이 형성되고, 결정화가 이루어지는 현상을 억제하기 위한 것이다. 일 예에서, 1차 질화공정은 플라즈마 질화방법을 사용하여 수행한다. 다른 예에서, 1차 질화공정은 N2 분위기 또는 NH3 분위기에서의 급속열처리(RTP; Rapid Thermal Process)방법을 사용하여 수행한다. 이 경우 온도는 대략 700℃ 내지 1000℃로 설정한다. 또 다른 예에서, 1차 질화공정은 퍼니스(furnace)에 N2 가스 또는 NH3 가스를 공급하는 방법을 사용하여 수행한다. 이 경우 온도는 대략 700℃ 내지 900℃로 설정한다. 어느 예에서던지, 하프늄-리치(Hf-rich) 하프늄실리콘옥사이드(HfSiO)막(도 3의 231) 내에 결합되는 나이트로전(nitrogen)의 원자비율은 대략 5% 내지 40%가 되도록 한다.
다음에 도 5를 참조하면, 하프늄-리치(Hf-rich) 하프늄실리콘옥시나이트라이드(HfSiON)막(232) 위에 실리콘-리치(Si-rich) 하프늄실리콘옥사이드(HfSiO)막(233)을 형성한다. 실리콘-리치(Si-rich) 하프늄실리콘옥사이드(HfSiO)막(233)은 하프늄(Hf)과 실리콘(Si)의 원자비(atomic ratio)가 1:1보다 작은 경우를 의미한다. 비록 하프늄-리치(Hf-rich) 하프늄실리콘옥사이드(HfSiO)막(231)에 대한 1차 질화공정을 하프늄-리치(Hf-rich) 하프늄실리콘옥시나이트라이드(HfSiON)막(233)을 형성함으로써 후속 열공정에 의한 결정화를 다소 억제시킬 수는 있지만, 여전히 후속 열공정에 의해 결정화될 가능성이 있다. 실리콘-리치(Si-rich) 하프늄실리콘옥 사이드(HfSiO)막(233)은 결정화온도가 상대적으로 높기 때문에 증착후에도 비정질 상태로 남아 있어 게이트간절연막 전체가 결정화되는 것을 충분히 억제시킬 수 있다. 실리콘-리치(Si-rich) 하프늄실리콘옥사이드(HfSiO)막(233)은 원자층증착(ALD)방법 또는 금속유기물화학기상증착(MOCVD)방법을 사용하여 대략 50Å 내지 200Å의 두께로 형성한다.
다음에 도 6을 참조하면, 도면에서 화살표로 나타낸 바와 같이, 실리콘-리치(Si-rich) 하프늄실리콘옥사이드(HfSiO)막(도 5의 233)에 대한 2차 질화공정(Nitridation)을 수행하여 실리콘-리치(Si-rich) 하프늄실리콘옥시나이트라이드(HfSiON)막(234)을 형성한다. 실리콘-리치(Si-rich) 하프늄실리콘옥사이드(HfSiO)막(도 5의 233)은 후속 열공정에 의해 상분리(phase separation)이 일어나서 하프늄옥사이드(HfO2)막과 실리콘옥사이드(SiO2)막으로 분리될 수 있으며, 상부에 형성될 컨트롤게이트전극막과 반응할 수도 있다. 또한 후속의 컨트롤게이트전극막 증착시 불순물이 실리콘-리치(Si-rich) 하프늄실리콘옥사이드(HfSiO)막(도 5의 233) 내로 확산될 수도 있다. 이와 같은 문제들은 2차 질화공정에 의한 실리콘-리치(Si-rich) 하프늄실리콘옥시나이트라이드(HfSiON)막(234)을 형성으로 방지될 수 있다. 일 예에서, 2차 질화공정은 플라즈마 질화방법을 사용하여 수행한다. 다른 예에서, 2차 질화공정은 N2 분위기 또는 NH3 분위기에서의 급속열처리(RTP)방법을 사용하여 수행한다. 이 경우 온도는 대략 700℃ 내지 1000℃로 설정한다. 또 다른 예에서, 2차 질화공정은 퍼니스(furnace)에 N2 가스 또는 NH3 가스를 공급하는 방법을 사용하여 수행한다. 이 경우 온도는 대략 700℃ 내지 900℃로 설정한다. 어느 예에서던지, 실리콘-리치(Si-rich) 하프늄실리콘옥사이드(HfSiO)막(도 5의 233) 내에 결합되는 나이트로전(nitrogen)의 원자비율은 대략 5% 내지 40%가 되도록 한다. 실리콘-리치(Si-rich) 하프늄실리콘옥시나이트라이드(HfSiON)막(234)은 하프튬-리치(Hf-rich) 하프늄실리콘옥시나이트라이드(HfSiON)막(232)과 함께 게이트간절연막(230)을 구성한다.
다음에 도 7을 참조하면, 하프튬-리치(Hf-rich) 하프늄실리콘옥시나이트라이드(HfSiON)막(232) 및 실리콘-리치(Si-rich) 하프늄실리콘옥시나이트라이드(HfSiON)막(234)이 순차적으로 적층되어 구성되는 게이트간절연막(230) 위에 컨트롤게이트전극막(240)을 형성한다. 일 예에서, 컨트롤게이트전극막(240)은 폴리실리콘막으로 형성할 수 있다. 다른 예에서 컨트롤게이트전극막(240)은 금속이 삽입된 폴리실리콘(MIPS; Metal Inserted PolySilicon)막으로 형성할 수도 있다.
도 8 내지 도 15는 본 발명의 다른 실시예에 따른 불휘발성 메모리소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다. 먼저 도 8을 참조하면, 반도체기판(300) 위에 터널절연막(312)을 형성한다. 터널절연막(312)는 옥사이드막으로 형성할 수 있다. 다음에 터널절연막(312) 위에 플로팅게이트전극막(322)을 형성한다. 플로팅게이트전극막(322)은 폴리실리콘막으로 형성할 수 있지만, 이에 한정되는 것은 아니다. 플로팅게이트전극막(322)을 폴리실리콘막으로 형성하는 경우, 폴리실리콘막에는 대략 5×1019~ 3×1020/㎤의 도핑농도로 포스포러스(phosphorous)가 도핑되어 있을 수 있다.
다음에 도 9를 참조하면, 소정의 마스크막패턴(미도시)을 이용하여 플로팅게이트전극막(도 8의 322) 및 터널절연막(도 8의 312)에 대한 패터닝을 수행한다. 그러면 반도체기판(300)의 소자분리영역을 노출시키는 터널절연막패턴(310) 및 플로팅게이트전극막패턴(320)이 만들어진다. 계속해서 반도체기판(300)의 노출부분을 식각하여 터널절연막패턴(310) 및 플로팅게이트전극막패턴(320)에 정렬되는 소자분리용 트랜치(302)를 형성한다. 그리고 이 소자분리용 트랜치(302) 내부를 매립절연막으로 채워 트랜치 소자분리막(304)을 형성한다.
다음에 트랜치 소자분리막(304) 및 플로팅게이트전극막패턴(320) 위에 제1 하프늄-리치(Hf-rich) 하프늄실리콘옥사이드(HfSiO)막(331)을 형성한다. 제1 하프늄-리치(Hf-rich) 하프늄실리콘옥사이드(HfSiO)막(331)은 하프늄(Hf)과 실리콘(Si)의 원자비(atomic ratio)가 1:1보다 큰 경우를 의미한다. 제1 하프늄-리치(Hf-rich) 하프늄실리콘옥사이드(HfSiO)막(331)은 원자층증착(ALD)방법 또는 금속유기물화학기상증착(MOCVD)방법을 사용하여 대략 30Å 내지 130Å의 두께로 형성한다. 일 예에서 제1 하프늄-리치(Hf-rich) 하프늄실리콘옥사이드(HfSiO)막(331)을 형성하기 전에, 플로팅게이트전극막패턴(320) 표면에 있을 수 있는 자연산화막을 제거하기 위한 프리-클리닝(pre-cleaning)을 수행할 수도 있다.
다음에 도 10을 참조하면, 도면에서 화살표로 나타낸 바와 같이, 제1 하프늄-리치(Hf-rich) 하프늄실리콘옥사이드(HfSiO)막(도 9의 331)에 대한 1차 질화공정(Nitridation)을 수행하여 제1 하프늄-리치(Hf-rich) 하프늄실리콘옥시나이트라 이드(HfSiON)막(332)을 형성한다. 일 예에서, 1차 질화공정은 플라즈마 질화방법을 사용하여 수행한다. 다른 예에서, 1차 질화공정은 N2 분위기 또는 NH3 분위기에서의 급속열처리(RTP)방법을 사용하여 수행한다. 이 경우 온도는 대략 700℃ 내지 1000℃로 설정한다. 또 다른 예에서, 1차 질화공정은 퍼니스(furnace)에 N2 가스 또는 NH3 가스를 공급하는 방법을 사용하여 수행한다. 이 경우 온도는 대략 700℃ 내지 900℃로 설정한다. 어느 예에서던지, 제1 하프늄-리치(Hf-rich) 하프늄실리콘옥사이드(HfSiO)막(도 9의 331) 내에 결합되는 나이트로전(nitrogen)의 원자비율은 대략 5% 내지 40%가 되도록 한다.
다음에 도 11을 참조하면, 제1 하프늄-리치(Hf-rich) 하프늄실리콘옥시나이트라이드(HfSiON)막(332) 위에 실리콘-리치(Si-rich) 하프늄실리콘옥사이드(HfSiO)막(333)을 형성한다. 실리콘-리치(Si-rich) 하프늄실리콘옥사이드(HfSiO)막(333)은 하프늄(Hf)과 실리콘(Si)의 원자비(atomic ratio)가 1:1보다 작은 경우를 의미한다. 실리콘-리치(Si-rich) 하프늄실리콘옥사이드(HfSiO)막(333)은 원자층증착(ALD)방법 또는 금속유기물화학기상증착(MOCVD)방법을 사용하여 대략 30Å 내지 130Å의 두께로 형성한다.
다음에 도 12를 참조하면, 도면에서 화살표로 나타낸 바와 같이, 실리콘-리치(Si-rich) 하프늄실리콘옥사이드(HfSiO)막(도 11의 333)에 대한 2차 질화공정(Nitridation)을 수행하여 실리콘-리치(Si-rich) 하프늄실리콘옥시나이트라이드(HfSiON)막(334)을 형성한다. 일 예에서, 2차 질화공정은 플라즈마 질화방법을 사용하여 수행한다. 다른 예에서, 2차 질화공정은 N2 분위기 또는 NH3 분위기에서의 급속열처리(RTP)방법을 사용하여 수행한다. 이 경우 온도는 대략 700℃ 내지 1000℃로 설정한다. 또 다른 예에서, 2차 질화공정은 퍼니스(furnace)에 N2 가스 또는 NH3 가스를 공급하는 방법을 사용하여 수행한다. 이 경우 온도는 대략 700℃ 내지 900℃로 설정한다. 어느 예에서던지, 실리콘-리치(Si-rich) 하프늄실리콘옥사이드(HfSiO)막(도 11의 333) 내에 결합되는 나이트로전(nitrogen)의 원자비율은 대략 5% 내지 40%가 되도록 한다.
다음에 도 13을 참조하면, 실리콘-리치(Si-rich) 하프늄실리콘옥시나이트라이드(HfSiON)막(334) 위에 제2 하프늄-리치(Hf-rich) 하프늄실리콘옥사이드(HfSiO)막(335)을 형성한다. 제2 하프늄-리치(Hf-rich) 하프늄실리콘옥사이드(HfSiO)막(335)은, 하프늄(Hf)과 실리콘(Si)의 원자비(atomic ratio)가 1:1보다 큰 경우를 의미한다. 제2 하프늄-리치(Hf-rich) 하프늄실리콘옥사이드(HfSiO)막(335)은 원자층증착(ALD)방법 또는 금속유기물화학기상증착(MOCVD)방법을 사용하여 대략 30Å 내지 130Å의 두께로 형성한다.
다음에 도 14를 참조하면, 도면에서 화살표로 나타낸 바와 같이, 제2 하프늄-리치(Hf-rich) 하프늄실리콘옥사이드(HfSiO)막(도 13의 335)에 대한 3차 질화공정(Nitridation)을 수행하여 제2 하프늄-리치(Hf-rich) 하프늄실리콘옥시나이트라이드(HfSiON)막(336)을 형성한다. 일 예에서, 3차 질화공정은 플라즈마 질화방법을 사용하여 수행한다. 다른 예에서, 3차 질화공정은 N2 분위기 또는 NH3 분위기에서의 급속열처리(RTP)방법을 사용하여 수행한다. 이 경우 온도는 대략 700℃ 내지 1000℃로 설정한다. 또 다른 예에서, 3차 질화공정은 퍼니스(furnace)에 N2 가스 또는 NH3 가스를 공급하는 방법을 사용하여 수행한다. 이 경우 온도는 대략 700℃ 내지 900℃로 설정한다. 어느 예에서던지, 제2 하프늄-리치(Hf-rich) 하프늄실리콘옥사이드(HfSiO)막(도 13의 335) 내에 결합되는 나이트로전(nitrogen)의 원자비율은 대략 5% 내지 40%가 되도록 한다. 제2 하프튬-리치(Hf-rich) 하프늄실리콘옥시나이트라이드(HfSiON)막(336)은, 실리콘-리치(Si-rich) 하프늄실리콘옥시나이트라이드(HfSiON)막(334) 및 제1 하프튬-리치(Hf-rich) 하프늄실리콘옥시나이트라이드(HfSiON)막(332)과 함께 게이트간절연막(330)을 구성한다.
다음에 도 15를 참조하면, 제1 하프튬-리치(Hf-rich) 하프늄실리콘옥시나이트라이드(HfSiON)막(332), 실리콘-리치(Si-rich) 하프늄실리콘옥시나이트라이드(HfSiON)막(334) 및 제2 하프튬-리치(Hf-rich) 하프늄실리콘옥시나이트라이드(HfSiON)막(336)이 순차적으로 적층되어 구성되는 게이트간절연막(330) 위에 컨트롤게이트전극막(340)을 형성한다. 일 예에서, 컨트롤게이트전극막(340)은 폴리실리콘막으로 형성할 수 있다. 다른 예에서 컨트롤게이트전극막(340)은 금속이 삽입된 폴리실리콘(MIPS)막으로 형성할 수도 있다.
본 발명의 또 다른 실시예에 따르면, 도 2 내지 도 7에서 하프늄-리치 하프튬실리콘옥사이드(Hf-rich HfSiO)막(231) 및 실리콘-리치 하프늄실리콘옥사이드(Si-rich HfSiO)막(233) 대신에 각각 지르코늄-리치 지르코늄실리콘옥사이드(Zr- rich ZrSiO)막 및 실리콘-리치 지르코늄실리콘옥사이드(Zr-rich ZrSiO)막을 대신 사용할 수 있다. 이 경우 지르코늄-리치 지르코늄실리콘옥사이드(Zr-rich ZrSiO)막은 1차 질화공정에 의해 지르코늄-리치 지르코늄실리콘옥시나이트라이드(Zr-rich ZrSiON)막이 되며, 실리콘-리치 지르코늄실리콘옥사이드(Zr-rich ZrSiO)막은 2차 질화공정에 의해 실리콘-리치 지르코늄실리콘옥시나이트라이드(Si-rich ZrSiON)막이 된다.
본 발명의 또 다른 실시예에 따르면, 도 8 내지 도 15에서 제1 하프늄-리치 하프늄실리콘옥사이드(Hf-rich HfSiO)막(331), 실리콘-리치 하프늄실리콘옥사이드(Si-rich HfSiO)막(333) 및 제2 하프늄-리치 하프늄실리콘옥사이드(Hf-rich HfSiO)막(335) 대신에 각각 제1 지르코늄-리치 지르코늄실리콘옥사이드(Zr-rich ZrSiO)막, 실리콘-리치 지르코늄실리콘옥사이드(Zr-rich ZrSiO)막 및 제2 지르코늄-리치 지르코늄실리콘옥사이드(Zr-rich ZrSiO)막을 대신 사용할 수 있다. 이 경우 제1 지르코늄-리치 지르코늄실리콘옥사이드(Zr-rich ZrSiO)막은 1차 질화공정에 의해 제1 지르코늄-리치 지르코늄실리콘옥시나이트라이드(Zr-rich ZrSiON)막이 되고, 실리콘-리치 지르코늄실리콘옥사이드(Zr-rich ZrSiO)막은 2차 질화공정에 의해 실리콘-리치 지르코늄실리콘옥시나이트라이드(Si-rich ZrSiON)막이 되며, 그리고 제2 지르코늄-리치 지르코늄실리콘옥사이드(Zr-rich ZrSiO)막은 3차 질화공정에 의해 제2 지르코늄-리치 지르코늄실리콘옥시나이트라이드(Zr-rich ZrSiON)막이 된다.
도 1은 플로팅 게이트스택 구조를 갖는 일반적인 불휘발성 메모리소자를 나타내 보인 단면도이다.
도 2 내지 도 7은 본 발명의 일 실시예에 따른 불휘발성 메모리소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 8 내지 도 15는 본 발명의 다른 실시예에 따른 불휘발성 메모리소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.

Claims (11)

  1. 반도체기판 위에 터널절연막패턴 및 플로팅게이트전극막패턴을 형성하는 단계;
    상기 터널절연막패턴 및 플로팅게이트전극막패턴에 정렬되도록 상기 반도체기판의 노출부분을 식각하여 소자분리용 트랜치를 형성하는 단계;
    상기 소자분리용 트랜치를 매립절연막으로 채워 소자분리막을 형성하는 단계;
    상기 소자분리막 및 플로팅게이트전극막패턴 위에 하프늄-리치 하프늄실리콘옥사이드막을 형성하는 단계;
    상기 하프늄-리치 하프늄실리콘옥사이드막에 대한 1차 질화공정으로 하프늄-리치 하프늄실리콘옥시나이트라이드막을 형성하는 단계;
    상기 하프늄-리치 하프늄실리콘옥시나이트라이드막 위에 실리콘-리치 하프늄실리콘옥사이드막을 형성하는 단계;
    상기 실리콘-리치 하프늄실리콘옥사이드막에 대한 2차 질화공정으로 실리콘-리치 하프늄실리콘옥시나이트라이드막을 형성하는 단계; 및
    상기 실리콘-리치 하프늄실리콘옥시나이트라이드막 위에 컨트롤게이트전극막을 형성하는 단계를 포함하는 불휘발성 메모리소자의 제조방법.
  2. 제1항에 있어서,
    상기 하프늄-리치 하프늄실리콘옥사이드막을 형성하기 전에 상기 플로팅게이트전극막패턴 상부의 자연산화막 제거를 위한 프리-클리닝을 수행하는 단계를 더 포함하는 불휘발성 메모리소자의 제조방법.
  3. 제1항에 있어서,
    상기 하프늄-리치 하프늄실리콘옥사이드막은 50Å 내지 200Å의 두께로 형성하는 불휘발성 메모리소자의 제조방법.
  4. 제1항에 있어서,
    상기 제1 질화공정은, 상기 하프늄-리치 하프늄실리콘옥사이드막 내에 결합되는 나이트로전의 원자비율이 5% 내지 40%가 되도록 수행하는 불휘발성 메모리소자의 제조방법.
  5. 제1항에 있어서,
    상기 제1 질화공정은, 플라즈마 질화방법, N2 분위기 또는 NH3 분위기에서의 급속열처리(RTP)방법, 또는 퍼니스에 N2 가스 또는 NH3 가스를 공급하는 방법을 사용하여 수행하는 불휘발성 메모리소자의 제조방법.
  6. 제1항에 있어서,
    상기 실리콘-리치 하프늄실리콘옥사이드막은 50Å 내지 200Å의 두께로 형성하는 불휘발성 메모리소자의 제조방법.
  7. 제1항에 있어서,
    상기 제2 질화공정은, 상기 실리콘-리치 하프늄실리콘옥사이드막 내에 결합되는 나이트로전의 원자비율이 5% 내지 40%가 되도록 수행하는 불휘발성 메모리소자의 제조방법.
  8. 제1항에 있어서,
    상기 제2 질화공정은, 플라즈마 질화방법, N2 분위기 또는 NH3 분위기에서의 급속열처리(RTP)방법, 또는 퍼니스에 N2 가스 또는 NH3 가스를 공급하는 방법을 사용하여 수행하는 불휘발성 메모리소자의 제조방법.
  9. 반도체기판 위에 터널절연막패턴 및 플로팅게이트전극막패턴을 형성하는 단계;
    상기 터널절연막패턴 및 플로팅게이트전극막패턴에 정렬되도록 상기 반도체기판의 노출부분을 식각하여 소자분리용 트랜치를 형성하는 단계;
    상기 소자분리용 트랜치를 매립절연막으로 채워 트랜치 소자분리막을 형성하는 단계;
    상기 트랜치 소자분리막 및 플로팅게이트전극막패턴 위에 제1 하프늄-리치 하프늄실리콘옥사이드막을 형성하는 단계;
    상기 제1 하프늄-리치 하프늄실리콘옥사이드막에 대한 1차 질화공정으로 제1 하프늄-리치 하프늄실리콘옥시나이트라이드막을 형성하는 단계;
    상기 제1 하프늄-리치 하프늄실리콘옥시나이트라이드막 위에 실리콘-리치 하프늄실리콘옥사이드막을 형성하는 단계;
    상기 실리콘-리치 하프늄실리콘옥사이드막에 대한 2차 질화공정으로 실리콘-리치 하프늄실리콘옥시나이트라이드막을 형성하는 단계;
    상기 실리콘-리치 하프늄실리콘옥시나이트라이드막 위에 제2 하프늄-리치 하프늄실리콘옥사이드막을 형성하는 단계;
    상기 제2 하프늄-리치 하프늄실리콘옥사이드막에 대한 3차 질화공정으로 제2 하프늄-리치 하프늄실리콘옥시나이트라이드막을 형성하는 단계; 및
    상기 제2 하프늄-리치 하프늄실리콘옥시나이트라이드막 위에 컨트롤게이트전극막을 형성하는 단계를 포함하는 불휘발성 메모리소자의 제조방법.
  10. 반도체기판 위에 터널절연막패턴 및 플로팅게이트전극막패턴을 형성하는 단계;
    상기 터널절연막패턴 및 플로팅게이트전극막패턴에 정렬되도록 상기 반도체기판의 노출부분을 식각하여 소자분리용 트랜치를 형성하는 단계;
    상기 소자분리용 트랜치를 매립절연막으로 채워 트랜치 소자분리막을 형성하 는 단계;
    상기 트랜치 소자분리막 및 플로팅게이트전극막패턴 위에 지르코늄-리치 지르코늄실리콘옥사이드막을 형성하는 단계;
    상기 지르코늄-리치 지르코늄실리콘옥사이드막에 대한 1차 질화공정으로 지르코늄-리치 지르코늄실리콘옥시나이트라이드막을 형성하는 단계;
    상기 지르코늄-리치 지르코늄실리콘옥시나이트라이드막 위에 실리콘-리치 지르코늄실리콘옥사이드막을 형성하는 단계;
    상기 실리콘-리치 지르코늄실리콘옥사이드막에 대한 2차 질화공정으로 실리콘-리치 지르코늄실리콘옥시나이트라이드막을 형성하는 단계; 및
    상기 실리콘-리치 지르코늄실리콘옥시나이트라이드막 위에 컨트롤게이트전극막을 형성하는 단계를 포함하는 불휘발성 메모리소자의 제조방법.
  11. 반도체기판 위에 터널절연막패턴 및 플로팅게이트전극막패턴을 형성하는 단계;
    상기 터널절연막패턴 및 플로팅게이트전극막패턴에 정렬되도록 상기 반도체기판의 노출부분을 식각하여 소자분리용 트랜치를 형성하는 단계;
    상기 소자분리용 트랜치를 매립절연막으로 채워 트랜치 소자분리막을 형성하는 단계;
    상기 트랜치 소자분리막 및 플로팅게이트전극막패턴 위에 제1 지르코늄-리치 지르코늄실리콘옥사이드막을 형성하는 단계;
    상기 제1 지르코늄-리치 지르코늄실리콘옥사이드막에 대한 1차 질화공정으로 제1 지르코늄-리치 지르코늄실리콘옥시나이트라이드막을 형성하는 단계;
    상기 제1 지르코늄-리치 지르코늄실리콘옥시나이트라이드막 위에 실리콘-리치 지르코늄실리콘옥사이드막을 형성하는 단계;
    상기 실리콘-리치 지르코늄실리콘옥사이드막에 대한 2차 질화공정으로 실리콘-리치 지르코늄실리콘옥시나이트라이드막을 형성하는 단계;
    상기 실리콘-리치 지르코늄실리콘옥시나이트라이드막 위에 제2 지르코늄-리치 지르코늄실리콘옥사이드막을 형성하는 단계;
    상기 제2 지르코늄-리치 지르코늄실리콘옥사이드막에 대한 3차 질화공정으로 제2 지르코늄-리치 지르코늄실리콘옥시나이트라이드막을 형성하는 단계; 및
    상기 제2 지르코늄-리치 지르코늄실리콘옥시나이트라이드막 위에 컨트롤게이트전극막을 형성하는 단계를 포함하는 불휘발성 메모리소자의 제조방법.
KR1020080032272A 2008-04-07 2008-04-07 불휘발성 메모리소자의 제조방법 KR100945935B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020080032272A KR100945935B1 (ko) 2008-04-07 2008-04-07 불휘발성 메모리소자의 제조방법
US12/345,785 US7824992B2 (en) 2008-04-07 2008-12-30 Method of fabricating non-volatile memory device
US12/894,021 US8105909B2 (en) 2008-04-07 2010-09-29 Method of fabricating non-volatile memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080032272A KR100945935B1 (ko) 2008-04-07 2008-04-07 불휘발성 메모리소자의 제조방법

Publications (2)

Publication Number Publication Date
KR20090106879A true KR20090106879A (ko) 2009-10-12
KR100945935B1 KR100945935B1 (ko) 2010-03-05

Family

ID=41133645

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080032272A KR100945935B1 (ko) 2008-04-07 2008-04-07 불휘발성 메모리소자의 제조방법

Country Status (2)

Country Link
US (2) US7824992B2 (ko)
KR (1) KR100945935B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100193896A1 (en) * 2009-02-02 2010-08-05 Kisik Choi Method for nitridation of shallow trench isolation structure to prevent oxygen absorption
US8692310B2 (en) 2009-02-09 2014-04-08 Spansion Llc Gate fringing effect based channel formation for semiconductor device
US8501610B2 (en) * 2009-04-28 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Non-volatile memories and methods of fabrication thereof
KR101146872B1 (ko) * 2009-05-21 2012-05-17 에스케이하이닉스 주식회사 불휘발성 메모리 소자의 제조 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6617639B1 (en) 2002-06-21 2003-09-09 Advanced Micro Devices, Inc. Use of high-K dielectric material for ONO and tunnel oxide to improve floating gate flash memory coupling
JP4760058B2 (ja) 2005-03-03 2011-08-31 ソニー株式会社 記憶素子及びメモリ
US7390756B2 (en) * 2005-04-28 2008-06-24 Micron Technology, Inc. Atomic layer deposited zirconium silicon oxide films
US7709402B2 (en) * 2006-02-16 2010-05-04 Micron Technology, Inc. Conductive layers for hafnium silicon oxynitride films
JP2008016681A (ja) 2006-07-06 2008-01-24 Toshiba Corp 不揮発性半導体記憶装置
KR100806130B1 (ko) * 2006-07-12 2008-02-22 삼성전자주식회사 불휘발성 메모리 장치의 제조방법
US7563730B2 (en) * 2006-08-31 2009-07-21 Micron Technology, Inc. Hafnium lanthanide oxynitride films
JP4855958B2 (ja) * 2007-01-25 2012-01-18 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
EP2063459A1 (en) * 2007-11-22 2009-05-27 Interuniversitair Microelektronica Centrum vzw Interpoly dielectric for a non-volatile memory device with a metal or p-type control gate

Also Published As

Publication number Publication date
US20090253242A1 (en) 2009-10-08
KR100945935B1 (ko) 2010-03-05
US7824992B2 (en) 2010-11-02
US20110014759A1 (en) 2011-01-20
US8105909B2 (en) 2012-01-31

Similar Documents

Publication Publication Date Title
KR101304965B1 (ko) 반도체 장치, 반도체 장치의 제조 방법, 기판 처리 시스템 및 기록 매체
KR100932321B1 (ko) 비휘발성 메모리 소자 및 그 제조 방법
JP5122733B2 (ja) 複合誘電膜の形成方法、及びこれを用いる半導体装置の製造方法
TWI582854B (zh) 用於整合非揮發性電荷捕獲記憶體元件和邏輯ｃｍｏｓ元件的方法
US8241974B2 (en) Nonvolatile memory device with multiple blocking layers and method of fabricating the same
KR101060618B1 (ko) 전하 트랩형 비휘발성 메모리 소자 및 그 제조 방법
US20070063266A1 (en) Semiconductor device and method for manufacturing the same
US7939396B2 (en) Base oxide engineering for high-K gate stacks
US20080157181A1 (en) Non-volatile memory device and fabrication method thereof
KR100945935B1 (ko) 불휘발성 메모리소자의 제조방법
US9312271B2 (en) Non-volatile memory device and method for manufacturing same
US20060273320A1 (en) Method of manufacturing semiconductor device
US20090256192A1 (en) Nonvolatile semiconductor memory device and method of manufacturing the same
US20090053881A1 (en) Method of forming dielectric layer of semiconductor memory device
KR100998417B1 (ko) 반도체 메모리 소자의 유전체막 형성 방법
TW200524095A (en) Method for manufacturing flash memory cell
JP2010027967A (ja) 不揮発性半導体記憶装置の製造方法
KR100791333B1 (ko) 비휘발성 메모리 소자 제조 방법 및 이에 따라 제조된비휘발성 메모리 소자
US7893508B2 (en) Semiconductor device and manufacturing method thereof
KR20070106155A (ko) 비휘발성 메모리 소자의 제조방법
US8486781B2 (en) Method of manufacturing flash memory device
KR20080028162A (ko) 반도체 소자의 게이트 패턴 형성방법
JP5372394B2 (ja) 半導体装置及びその製造方法
KR20100019826A (ko) 비휘발성 메모리 소자의 제조방법
KR20090077278A (ko) 플래시 메모리 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee