KR101304965B1 - 반도체 장치, 반도체 장치의 제조 방법, 기판 처리 시스템 및 기록 매체 - Google Patents

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아리토 오가와
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가부시키가이샤 히다치 고쿠사이 덴키
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Abstract

역치 전압이 상승하는 것을 방지 또는 억제하고, 플랫 밴드 전압이 저하하는 것을 방지 또는 억제할 수 있는 반도체 장치 및 그 제조 방법을 제공한다.
반도체 기판(10) 상에 형성된 게이트 절연막(30)과, 게이트 절연막 상에 형성된 TiN막(41)과, TiN막(41) 상에 형성된 TiAlN막(43)과, TiAlN막(43)상에 형성된 실리콘막(45)을 포함한다.

Description

반도체 장치, 반도체 장치의 제조 방법, 기판 처리 시스템 및 기록 매체{SEMICONDUCTOR DEVICE, METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE, SUBSTRATE PROCESSING SYSTEM AND NON-TRANSITORY COMPUTER-READABLE RECORDING MEDIUM}
본 발명은, 반도체 장치, 반도체 장치의 제조 방법, 기판 처리 시스템 및 기록 매체에 관한 것으로, 더욱 구체적으로는 MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)의 제조 방법, 기판 처리 시스템 및 기록 매체에 관한 것이다.
MOSFET의 고집적화 및 고성능화에 맞추어 게이트 절연막의 박막화 [EOT(Effective Oxide Thickness) 스케일링화]가 수행되고 있다. 종래 게이트 절연막에는 SiO2막이 사용되어왔으나, 게이트 절연막을 박막화해 가면 게이트 리크 전류의 증대가 현저해진다. 그로부터 게이트 리크 전류를 저감하기 위해 현재는 SiO2막보다도 높은 유전율을 가지는 절연막(High-k 절연막)이 게이트 절연막에 적용되기 시작하고 있다. 그 중에서도 HfO2막이 유망시되고 있다. 한편, 게이트 전극 재료로서는 종래 다결정 실리콘(Poly-Si)이 사용되어 왔으나, 다결정 실리콘 전극을 사용하면 공핍화층이 형성되어 그만큼 실효적인 게이트 절연막이 두꺼워져 게이트 절연막의 박막화에 반해 버린다. 따라서 공핍화층(空乏化層)이 일어나지 않는 금속(메탈) 재료를 게이트 전극에 사용하는 것이 검토되고 있다.
최근, 이와 같은 금속 게이트 전극과 High-k게이트 절연막을 사용하는 MOSFET 스택 구조로서, 게이트 절연막과 다결정 실리콘 게이트 전극 사이에 금속 게이트 전극을 삽입한 MIPS(Metal Inserted Poly Silicon) 구조의 게이트 전극을 사용하여, 게이트 전극 형성 후에 소스/드레인 영역의 활성화 어닐링를 수행하는 게이트 퍼스트 프로세스가 주목되고 있다(비특허문헌 1. 참조).
1. "A Highly Manufacturable MIPS(Metal Inserted Poly-Si Stack) Technology with Novel Threshold Voltage Control", 2005 Symposium on VLSI Technology Digest of Technical Papers pp.232-233
하지만 이 MIPS구조에서는 소스/드레인 영역의 활성화 어닐링 중에 다결정 실리콘 중의 Si가 금속막을 통과하여 금속 전극과 High-k 게이트 절연막과의 계면에까지 도달하여, 페르미 레벨 피닝(Fermi Level Peening)이라고 불리는 현상을 일으켜 역치 전압이 상승(플랫 밴드 전압이 저하)한다는 문제가 있었다.
본 발명의 주된 목적은 역치 전압이 상승하는 것을 방지 또는 억제할 수 있고, 플랫 밴드 전압이 저하하는 것을 방지 또는 억제할 수 있는 반도체 장치, 반도체 장치의 제조 방법, 그 반도체 장치의 제조에 바람직하게 사용되는 기판 처리 시스템 및 기록 매체를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여,
본 발명의 일 형태에 따르면,
반도체 기판 상에 형성된 게이트 절연막；
상기 게이트 절연막 상에 형성된 도전성 제1 금속 함유막；
싱기 제1 금속 함유막 상에 형성되고, 상기 제1 금속 함유막에 알루미늄을 첨가하여 이루어지는 도전성의 제2 금속 함유막; 및
상기 제2 금속 함유막 상에 형성된 실리콘막；
을 포함하는 반도체 장치가 제공된다.
본 발명의 다른 형태에 따르면,
반도체 기판 상에 게이트 절연막을 형성하는 공정;
상기 게이트 절연막 상에 도전성 제1 금속 함유막을 형성하는 공정；
상기 제1 금속 함유막 상에, 상기 제1 금속 함유막에 알루미늄을 첨가하여 이루어지는 도전성의 제2 금속 함유막을 형성하는 공정; 및
상기 제2 금속 함유막 상에 실리콘막을 형성하는 공정；
을 포함하는 반도체 장치의 제조 방법이 제공된다.
본 발명의 또 다른 형태에 따르면,
반도체 기판 상에 게이트 절연막을 형성하는 제1 처리부；
상기 게이트 절연막 상에 도전성 제1 금속 함유막을 형성하는 제2 처리부；
상기 제1 금속 함유막 상에, 상기 제1 금속 함유막에 알루미늄을 첨가하여 이루어지는 도전성의 제2 금속 함유막을 형성하는 제3 처리부; 및
상기 제2 금속 함유막에 실리콘막을 형성하는 제4 처리부；
를 포함하는 기판 처리 시스템이 제공된다.
본 발명에 따르면, 역치 전압이 상승하는 것을 방지 또는 억제하고, 플랫 밴드 전압이 저하하는 것을 방지 또는 억제할 수 있는 반도체 장치, 반도체 장치의 제조 방법, 그 반도체 장치의 제조에 바람직하게 사용되는 기판 처리 시스템 및 기록 매체가 제공된다.
도 1은 본 발명의 바람직한 일 실시 형태의 MOSFET를 설명하기 위한 개략 종단면도(縱斷面圖).
도 2은 본 발명의 바람직한 일 실시 형태의 MOSFET의 제조 방법을 설명하기 위한 플로우 챠트.
도 3은 본 발명의 바람직한 일 실시 형태의 MOSFET를 설명하기 위한 개략 종단면도.
도 4는 본 발명의 바람직한 일 실시 형태의 MOSFET용 평가 샘플을 설명하기 위한 개략 종단면도.
도 5는 비교예의 MOSFET용 평가 샘플을 설명하기 위한 개략 종단면도.
도 6은 비교예의 MOSFET용 평가 샘플의 제조 방법을 설명하기 위한 플로우 챠트.
도 7은 본 발명의 바람직한 일 실시 형태의 MOSFET용 평가 샘플의 C-V특성의 도.
도 8은 비교예의 MOSFET용 평가 샘플의 C-V특성도.
도 9는 본 발명의 바람직한 일 실시 형태의 MOSFET용 평가 샘플과, 비교예의 MOSFET용 평가 샘플의 EOT(등가 산화막 두께)와 Vfb(플랫 밴드 전압)를 도시하는 표.
도 10은 다른 비교예의 MOSFET용 평가 샘플을 설명하기 위한 개략 종단면도.
도 11은 본 발명의 바람직한 다른 실시 형태의 MOSFET를 설명하기 위한 개략 종단면도.
도 12은 본 발명의 바람직한 일 실시 형태의 MOSFET를 제조할 때, 바람직하게 사용되는 클러스터 장치의 일 예를 설명하기 위한 개략도.
도 13은 도 12, 도 14의 클러스터 장치에 사용되는 컨트롤러를 설명하기 위한 개략도.
도 14는 본 발명의 바람직한 일 실시 형태의 MOSFET를 제조할 때 바람직하게 사용되는 클러스터 장치의 다른 예를 설명하기 위한 개략도.
이하, 본 발명의 바람직한 실시 형태에 대해서 도면을 참조하여 보다 구체적으로 설명한다.
도 1을 참조하면, 본 발명의 바람직한 일 실시 형태인 반도체 장치(디바이스)로서의 MOSFET(100)은, 반도체 기판인 실리콘 기판(10)과, 실리콘 기판(10)의 일(一) 주면(主面)(11)의 표면에 설치된 게이트 절연막(30)과, 게이트 절연막(30) 상에 설치된 게이트 전극(40)과, 게이트 전극(40)의 양측 실리콘 기판(10)의 일 주면(11)에 각각 설치된 소스 영역(21) 및 드레인 영역(22)을 구비하고 있다.
게이트 절연막(30)은, 실리콘 기판(10)의 일 주면(11) 상에 설치된 SiO2막(31)과, SiO2막(31) 상에 설치된 고유전율(High-k) 절연막인 HfO2막(32)을 구비하고 있다. 고유전율 절연막인 HfO2막(32)을 사용함으로서 게이트 리크 전류를 저감하고 있다.
게이트 전극(40)은, 게이트 절연막(30)의 HfO2막(32) 상에 설치된 TiN막(41)과, TiN막(41) 상에 설치된 TiAlN막(43)과, TiAlN막(43) 상에 설치된 P를 도핑한 다결정 실리콘막(45,P Doped Poly-Si막)을 구비하고 있다. HfO2막(32) 상에 금속막인 TiN막(41)을 사용하고 있으므로 공핍화층이 생기지 않고, 실효적인 게이트 절연막이 두꺼워지는 것을 방지하고 있다. 또한 다결정 실리콘막(45)과 TiN막(41) 사이에 TiAlN막(43)을 설치하고 있으므로, 게이트 전극(40) 형성 후에 소스 영역(21) 및 드레인 영역(22)의 활성화 어닐링을 수행할 때에, 다결정 실리콘막(45) 중의 Si가 금속막인 TiN막(41) 중에 확산하는 것을 방지할 수 있다. 그 결과, 다결정 실리콘막(45) 중의 Si가 TiN막(41) 중을 통과하여 TiN막(41)과 고유전율 게이트 절연막인 HfO2막(32)과의 계면에까지 도달하는 것을 방지할 수 있어, 역치 전압이 상승하는 것을 방지 또는 억제할 수 있으며, 플랫 밴드 전압이 저하하는 것을 방지 또는 억제할 수 있다.
다음으로 도 2를 참조하여 본 발명의 바람직한 일 실시 형태의 MOSFET의 제조 방법을 설명한다.
우선 실리콘 기판(10)으로 예컨대, 1% HF수용액으로 처리하여, 실리콘 기판(10)의 일 주면(11)의 희생 산화막을 제거한다(스텝 S101).
다음으로, 실리콘 기판(10)의 일 주면(11)의 표면에 실리콘계 절연막으로서의 산화실리콘막(31,SiO2막)을 열산화에 의해 형성한다(스텝 S102). SiO2막(31)은 실리콘 기판(10)과 그 후에 형성하는 고유전율 절연막인 HfO2막(32)과의 계면에 있어서의 계면층으로서 형성된다. SiO2막(31)은, 게이트 절연막(30)의 일부를 구성하는 것이 된다.
구체적으로는, 예컨대 산화로(酸化爐)를 사용하여, 산화로의 처리실 내에 실리콘 기판(10)을 수용하고, 이 처리실 내에 O2가스 등의 산화성 가스를 공급하여, 열산화(드라이 산화)에 의해 실리콘 기판(10)의 일 주면(11)의 표면에 계면층으로서 SiO2막(31)을 형성한다. 처리 조건은 예컨대 다음과 같다.
실리콘 기판(10)의 온도 : 850∼1,000℃
처리실 내 압력 : 1∼1,000Pa
O2가스 공급 유량 : 10∼1,000sccm
SiO2막(31)의 막 두께 : 0.4∼1.5nm
또한 드라이 산화 이외에 웨트 산화, 감압(減壓) 산화, 플라즈마 산화 등에 의해 SiO2막(31)을 형성해도 좋다.
다음으로 SiO2막(31) 상에 고유전율 절연막(High-k막)으로서, 산화하프늄막(HfO2막, 32)을 성막(成膜)한다(스텝 S103). HfO2막(32)은 게이트 절연막(30)으로서 형성된다.
구체적으로는 예컨대 ALD(Atomic layer Deposition)로(爐)를 사용하여 ALD로의 처리실 내에 SiO2막(31) 형성 후의 실리콘 기판(10)을 수용하고, 이 처리실 내에 TDMAH가스와 O3가스의 교호(交互) 공급(TDMAH가스 공급→N2퍼지→O3가스 공급→N2퍼지를 하나의 사이클로 하여 이 사이클을 소정 회수 반복)에 의해 SiO2막(31) 상에 게이트 절연막으로서 HfO2막(32)을 형성한다. 처리 조건은 예컨대 다음과 같다.
실리콘 기판(10)의 온도 : 100∼400℃
처리실 내 압력 : 1∼2,000Pa
TDMAH가스 공급 유량 : 10∼2,000sccm
O3가스 공급 유량 : 10∼2,000sccm
N2가스 공급 유량 : 10∼10,000sccm
HfO2막(32)의 막 두께 : 0.9∼4nm
Hf를 포함하는 원료로서는, 테트라키스디메틸아미노하프늄{Hf[N(CH3)2]4, 약칭: TDMAH} 외에, 테트라키스에틸메틸아미노하프늄{Hf[N(C2H5)(CH3)]4, 약칭: TEMAH}, 테트라키스디에틸아미노하프늄{Hf[N(C2H5)2]24, 약칭: TDEAH} 등의 유기 원료나, 하프늄 테트라 클로라이드(HfCl4)등의 무기 원료를 사용할 수 있다. 산화제로서는, O3가스 이외에 H2O가스 등의 산화성 가스(산소 함유 가스)를 사용할 수 있다. 퍼지 가스(불활성 가스)로서는, N2가스 이외에 Ar, He, Ne, Xe 등의 희가스를 사용할 수 있다. 또한 TDMAH 등과 같은 상온 상압 하에서 액체 상태인 액체 원료를 사용하는 경우는, 액체 원료를 기화기나 버블러 등의 기화 시스템에 의해 기화하여 원료 가스로서 공급하게 된다.
HfO2막(32)의 성막 후, PDA(Post Deposition Annealing)가 수행된다(스텝 S104). 구체적으로는, 예컨대 열처리로[예컨대 RTP(Rapid Thermal Process)장치]를 이용하여 RTP장치의 처리실 내에 HfO2막(32) 형성 후의 실리콘 기판(10)을 수용하고, 이 처리실 내에 N2가스를 공급하여 어닐링을 수행한다. PDA는 HfO2막(32) 내 불순물 제거, HfO2막(32)의 치밀화 또는 결정화를 목적으로 해서 수행한다. 처리 조건은 예컨대 다음과 같다.
실리콘 기판(10)의 온도 : 400∼800℃
처리실 내 압력 : 1∼1,000Pa
N2가스 공급 유량 : 10∼10,000sccm
어닐링 시간 : 10∼60초
다음으로 PDA 후의 HfO2막(32) 상에 제1 금속막, 즉 도전성의 제1 금속 함유막으로서 질화티타늄막(TiN막, 41)을 형성한다(스텝 S105). TiN막(41)은 게이트 전극(40)의 일부를 구성하게 된다.
구체적으로는, 예컨대 ALD로를 사용하여 ALD로의 처리실 내에 PDA 후의 실리콘 기판(10)을 수용하고, 이 처리실 내에 TiCl4가스와 NH3가스의 교호 공급(TiCl4가스 공급→N2퍼지→NH3가스 공급→N2퍼지를 하나의 사이클로 하여 이 사이클을 소정 회수 반복)에 의해 PDA 후의 HfO2막(32) 상에 TiN막(41)을 형성한다. 처리 조건은 예컨대 다음과 같다.
실리콘 기판(10)의 온도 : 300∼450℃
처리실 내 압력 : 1∼10,000Pa
TiCl4가스 공급 유량 : 10∼10,000sccm
NH3가스 공급 유량 : 10∼50,000sccm
N2가스 공급 유량 : 10∼10,000sccm
TiN막(41)의 막 두께 : 5∼20nm
Ti를 포함하는 원료로서는, 무기 원료인 티타늄테트라클로라이드(TiCl4) 외에, 테트라키스에틸메틸아미노티타늄{Ti[N(C2H5)(CH3)]4, 약칭: TEMAT}, 테트라키스디메틸아미노티타늄{Ti[N(CH3)2]4, 약칭: TDMAT}, 테트라키스디에틸아미노티타늄{Ti[N(C2H5)2]4, 약칭: TDEAT} 등의 유기 원료를 사용할 수 있다. 질화제로서는, 암모니아(NH3)가스 외에, 디아진(N2H2)가스, 히드라진(N2H4)가스, N3H8가스 등의 질화성 가스(질소 함유 가스)를 사용할 수 있다. 퍼지 가스(불활성 가스)로서는, N2가스 외에, Ar, He, Ne, Xe 등의 희가스를 사용할 수 있다. 또한 TiCl4등과 같이 상온 상압 하에서 액체 상태인 액체 원료를 사용하는 경우에는, 액체 원료를 기화기나 버블러 등의 기화 시스템에 의해 기화하여 원료 가스로서 공급하게 된다.
다음으로 TiN막(41) 상에, 제2 금속막, 즉 도전성의 제2 금속 함유막으로서 질화알루미늄 티타늄막(TiAlN막, 43)을 형성한다(스텝 S106). TiAlN막(43)은 TiN막에 알루미늄(Al)을 첨가한 도전성의 금속 함유막이며, 그 후 형성하는 다결정 실리콘막(45)으로부터 TiN막(41)과 HfO2막(32)과의 계면으로의 실리콘(Si)의 확산을 방지하는 확산 방지막, 즉 Si 확산 블록층으로서 기능한다. 이 TiAlN막(43)에 의해, 다결정 실리콘막(45) 중의 Si가 TiN막(41)을 통과하여 TiN막(41)과 HfO2막(32)과의 계면에까지 도달하는 것을 방지할 수 있다. TiAlN막(43)은 도 1에서 도시하는 바와 같이, 다결정 실리콘막(45)과 TiN막(41)과의 계면에 형성된다.
TiAlN막(43)은 TiN막(41)과 더불어 게이트 전극(40)의 일부를 구성하게 된다. 또한, TiN막(41)과 TiAlN막(43)은 다른 성막 장치, 즉 다른 처리실에서 따로 형성해도 좋지만, 양막(兩膜)은 같은 컨디션 하에서 성막할 수 있는 것으로부터, 동일한 처리실 내에서 인-시튜(in-situ)로 연속적으로 형성하는 것이 바람직하다.
구체적으로는, 예컨대 ALD로를 사용하여 ALD로의 처리실 내에 TiN막(41) 형성 후의 실리콘 기판(10)을 수용하고, 이 처리실 내에 TiCl4가스와 TMA가스와 NH3가스의 교호 공급[TiCl4가스 공급→N2퍼지→NH3가스 공급→N2퍼지를 하나의 사이클로 하여 이 사이클을 소정 횟수(m회) 수행하고, TiN 형성 후, TMA가스 공급→N2퍼지→NH3가스 공급→N2퍼지를 하나의 사이클로 하여 이 사이클을 일 회 수행하여 AlN을 형성하고, 이 TiN의 형성과 AlN의 형성을 하나의 사이클로 하여 이 사이클을 소정 횟수(n회) 수행]에 의해 TiN막(41) 상에 TiN과 AlN이 교호적으로 적층되어 이루지는 TiAlN막(43)을 형성한다. 또한, TiN막(41)과 TiAlN막(43)은, 동일한 처리실 내에서 인-시튜로 연속적으로 형성한다. 처리 조건은 예컨대 다음과 같다.
실리콘 기판(10)의 온도 : 300∼450℃
처리실 내 압력 : 1∼10,000Pa
TiCl４가스 공급 유량 : 10∼10,000sccm
TMA가스 공급 유량 : 10∼10,000sccm
NH３가스 공급 유량 : 10∼50,000sccm
N2가스 공급 유량 : 10∼10,000sccm
TiAlN막(43)의 막 두께 : 3∼20nm, 바람직하게는 5∼10nm
TiAlN막(43)의 막 두께를 얇게 하여 3nm미만으로 하면, Si확산의 블록 효과가 저하하여, Si의 확산을 충분히 억제할 수 없게 되는 경우가 있다. TiAlN막(43)의 막 두께를 3nm이상으로 하면, 충분한 Si확산의 블록 효과를 얻을 수 있어, Si의 확산을 충분히 억제하는 것이 가능해진다. TiAlN막(43)의 막 두께를 5nm이상으로 하면, Si의 확산을 보다 더 충분히 억제하는 것이 가능해진다. 한편 TiAlN막(43)의 막 두께를 20nm보다 크게 하면, TiN의 저항률보다도 TiAlN의 저항률이 크기 때문에, 게이트 전극(40) 전체에서의 저항률이 필요 이상으로 올라가 버릴 수가 있다. TiAlN막(43)의 막 두께를 20nm이하로 함으로서 이것을 방지할 수 있다. 특히, TiAlN막(43)의 막 두께를 10nm이하로 함으로서, 게이트 전극(40) 전체에서 저항률이 상승하는 것을 보다 더 억제하는 것이 가능해지고, 보다 더 적정한 값으로 하는 것이 가능해진다. 따라서 TiAlN막(43)의 막 두께는, 바람직하게는 3∼20nm, 보다 바람직하게는 5∼10nm으로 하는 것이 좋다. 또한 TiAlN막(43)의 Al농도를 10%미만으로 하면, Al농도가 너무 낮아져서, Si확산의 블록 효과가 저하하여 Si의 확산을 충분히 억제할 수 없게 되는 경우가 있다. TiAlN막(43)의 Al농도를 10%이상으로 하면, 충분한 Si확산의 블록 효과를 얻을 수 있어, Si의 확산을 충분히 억제하는 것이 가능해진다. 한편, TiAlN막(43)의 Al농도를 20% 보다 더 늘리면, TiAlN막(43)의 절연성이 강해져 저항률이 커져서, 게이트 전극(40) 전체에서 저항률이 필요 이상으로 커져버릴 수가 있다. TiAlN막(43)의 Al농도를 20%이하로 하는 것으로 이것을 방지할 수 있다. 따라서 TiAlN막(43)의 Al농도는, 바람직하게는 10∼20%로 하는 것이 좋다.
또한, Ti를 포함한 원료, 질화제, 퍼지 가스(불활성 가스)로서는, TiN막(41)의 성막 공정(스텝S105)에 있어서의 그것과 동일한 것을 사용할 수 있다. Al을 포함하는 원료로서는, 유기 원료인 트리에틸알루미늄(Al(CH3)3, 약칭: TMA) 외에 트리클로로알루미늄(AlCl3) 등의 무기 원료를 사용할 수 있다. 또한, TMA 등과 같이 상온 상압 하에서 액체 상태인 액체 원료를 사용하는 경우에는, 액체 원료를 기화기나 버블러 등의 기화 시스템에 따라 기화하여 원료 가스로서 공급하는 것이 된다.
또한 TiAlN막(43)은 도 3에서 도시한 바와 같이, TiN막(41) 중, 즉 상측의 TiN막(41)과 하측의 TiN막(41) 사이에 형성하도록 하여도 좋다. 단, 이 경우, 도 3에서 도시한 바와 같이, TiAlN막(43)은 HfO2막(32)으로부터 2nm이상 이간시키는 것이 바람직하다. TiAlN막(43)과 HfO2막(32)의 거리를 2nm미만, 예컨대 1nm로 하면, TiAlN막(43)에서 일함수의 영향이 나와버려, Vfb(플랫 밴드 전압)에 영향을 미칠 수가 있기 때문이다. TiAlN막(43)을 HfO2막(32)으로부터 2nm이상 이간시키면, 그 영향은 사라진다.
다음으로 TiAlN막(43) 상에 다결정 실리콘막(45), 즉 폴리실리콘막(Poly-Si막, 45)을 형성한다(스텝 S107). Poly-Si막(45)에는 후술하는 이온 주입 공정에 있어서, 불순물(도펀트)로서 인(P) 또는 붕소(B)가 도핑되어 Poly-Si막(45)은 인 도프 폴리실리콘막(P Doped Poly-Si막) 또는 붕소 도프 폴리실리콘막(B Doped Poly-Si막)이 된다. 본 실시 형태에서는 인 도프 폴리실리콘막(P Doped Poly-Si막)을 형성하고 있다. Poly-Si막(45)은 TiAlN막(43) 및 TiN막(41)과 함께 게이트 전극(40)의 일부를 구성하게 된다.
구체적으로는, 예컨대 CVD로를 사용하여 CVD로의 처리실 내에 TiAlN막(43) 형성 후의 실리콘 기판(10)을 수용하고, 이 처리실 내에 모노실란(SiH4) 가스를 연속 공급하여 TiAlN막(43)상에 Poly-Si막(45)을 형성한다. 실리콘 원료 가스로서는 SiH4가스의 이외에 디실란(Si2H6)가스나 디클로로시란(SiH2Cl2) 가스 등의 실란계 가스를 사용해도 좋다. 이 때, 희석 가스로서 N2가스 등의 불활성 가스를 동시에 공급해도 좋다. 처리 조건은 예컨대 다음과 같다.
실리콘 기판(10)의 온도: 600∼700℃
처리실 내 압력: 10∼48,000Pa
SiH4가스 공급 유량: 10∼20,000sccm
N2가스 공급 유량: 10∼10,000sccm
Poly-Si막(45)의 막 두께: 50∼200nm
그 후 게이트 전극(40) 상에 선택적으로 형성된 레지스트(도시되지 않음)를 마스크로 하여, 게이트 전극(40)의 포토리소그래피 기술을 사용한 패터닝(Patterning) 및 드라이 에칭 기술을 사용한 패턴 에칭(Etching)을 수행한다.(스텝 S108). 그 후 레지스트(도시되지 않음)를 제거한다(스텝 S109). 이와 같이 게이트 전극(40)을 가공한 후, 게이트 절연막(30)도 같은 방식으로 가공하여 실리콘 기판(10)의 일 주면(11)의 표면을 노출시킨다. 또한, 게이트 절연막(30)의 가공은 별도로 웨트 에칭에 의해 수행해도 좋다.
다음으로 Poly-Si막(45)상에 SiO2막(도시되지 않음)을 형성한다(스텝 S110). 구체적으로는, 예컨대 CVD로를 사용하여 CVD로의 처리실 내에 패터닝, 에칭 및 레지스트 제거 후의 실리콘 기판(10)을 수용하고, 이 처리실 내에 TEOS가스를 공급하여 Poly-Si막(45)상에 SiO2막을 형성한다. SiO2막은 다음의 이온 주입 공정에 있어서 Poly-Si막(45)에 주입되는 인(P)의 Poly-Si막(45)으로부터의 아웃 디퓨전[외방(外方) 확산]을 방지하는 캡 막으로서 형성된다. SiO2막은 또한 소스 영역(21) 및 드레인 영역(22)이 형성되는 것이 되는 실리콘 기판(10)의 일 주면(11)의 표면 상에도 형성되고, 소스 영역(21) 및 드레인 영역(22) 용으로 이온 주입 시의 채널링 방지막 등으로서도 기능한다. Poly-Si막(45)의 막 두께와 이온 주입 공정에 있어서의 주입 에너지에 따라 다르지만, SiO2막의 막 두께는 예컨대 5∼20nm으로 한다.
다음으로 이온 주입 장치에서 이온 주입법에 의해 SiO2막 너머에 소스 영역(21), 드레인 영역(22)이나 Poly-Si막(45)에 불순물(도펀트)를 주입한다(스텝 S111). 본 실시 형태에서는 Poly-Si막(45)에 인(P)을 주입한다. 이에 따라 Poly-Si막(45)은 인 도프 폴리실리콘막(P Doped Poly-Si막)이 된다. 또한 소스 영역(21)이나 드레인 영역(22)에는 인(P) 또는 붕소(B)를 주입한다. 예컨대 인을 주입할 때에는, 인의 고체 소스를 사용한다. 소스 영역(21), 드레인 영역(22)의 불순물의 농도 분포 등이나 Poly-Si막(45)내 불순물의 농도 등에 따라 복수 회 이온 주입을 수행한다. 인을 이온 주입할 때의 주입 에너지는 예컨대 30keV로 한다. 또한, 폴리 실리콘막(Poly-Si막, 45)을 형성하는 공정(스텝 S107)에서, CVD로에서 SiH4가스와 PH3을 사용하여 P Doped Poly-Si막(45)을 형성하는 것도 가능하다.
다음으로 소스 영역(21), 드레인 영역(22) 및 P Doped Poly-Si막(45)의 활성화 어닐링을 수행한다(스텝 S112). 구체적으로는, 예컨대 열처리로(어닐링 장치)를 사용하여 어닐링 장치의 처리실 내에 이온 주입 후의 실리콘 기판(10)을 수용하고, 이 처리실 내에 N2가스를 공급하여 1,000℃에서 활성화 어닐링을 수행한다. 처리 조건은 예컨대 다음과 같다.
실리콘 기판(10)의 온도: 950∼1,050℃의 범위내, 예컨대 1,000℃
처리실 내 압력: 1∼1,000Pa(또한, 가열하는 것이 목적이므로, 대기압이어도 좋다)
N2가스 공급 유량: 10∼10,000sccm
어닐링 시간: 0.05초(50msec)∼20초
또한, 본 실시 형태에서는 다결정 실리콘막(45)과 TiN막(41) 사이에 TiAlN막(43)이 형성되어 있으므로, 이 활성화 어닐링 시에, 다결정 실리콘막(45) 중의 Si가 TiN막(41)을 통과하여 TiN막(41)과 HfO2막(32)의 계면에까지 도달하는 것을 방지할 수 있다. 즉, 본 실시 형태에 있어서의 TiAlN막(43)은 Si의 확산을 막는 Si확산 블록층(Si확산 배리어층)으로서 기능한다.
그 후 400℃, 10분의 수소 가스 어닐링 등의 FGA(Forming gas annealing)처리를 수행한다(스텝 S113). 이와 같이 하여 MIPS구조의 MOS구조를 형성한다.
다음으로 도 11을 참조하여 본 발명의 바람직한 다른 실시 형태를 설명한다. 전술한 바람직한 일 실시 형태의 MOSFET(100)에서는 게이트 절연막(30)으로서 실리콘 기판(10)의 일 주면(11) 상에 설치된 SiO2막(31)과 SiO2막(31) 상에 설치된 고유전율 절연막인 HfO2막(32)을 구비하고 있었으나, 본 발명의 바람직한 다른 실시 형태의 MOSFET(102)에서는 게이트 절연막(30)으로서 실리콘 기판(10)의 일 주면(11) 상에 설치된 고유전율 절연막인 HfO2막(32)만을 구비하고, SiO2막(31)을 구비하지 않고 있다는 점이 일 실시 형태의 MOSFET(100)과 다르지만, 그 외의 점은 같다.
본 실시 형태에 있어서도 고유전율 절연막인 HfO2막(32)을 사용함에 따라 게이트 리크 전류를 저감하고 있다. 또한 게이트 전극(40)은, 게이트 절연막(30)의 HfO2막(32) 상에 설치된 TiN막(41)과, TiN막(41) 상에 설치된 TiAlN막(43)과, TiAlN막(43) 상에 설치된 P를 도핑한 다결정 실리콘막(45)을 구비하고 있으며, HfO2막(32) 상에 금속막인 TiN막(41)을 사용하고 있으므로 공핍화층이 생기지 않고, 실효적인 게이트 절연막이 두꺼워져버리는 것을 방지하고 있다. 또한 다결정 실리콘막(45)과 TiN막(41) 사이에 TiAlN막(43)을 설치하고 있으므로, 게이트 전극(40) 형성 후 소스 영역(21) 및 드레인 영역(22)의 활성화 어닐링을 수행할 때에, 다결정 실리콘막(45) 중의 Si가 금속막인 TiN막(41) 내에 확산하는 것을 방지할 수 있다. 그 결과, 다결정 실리콘막(45) 중의 Si가 TiN막(41) 중을 통과하여 TiN막(41)과 고유전율 게이트 절연막인 HfO2막(32)과의 계면에까지 도달하는 것을 방지할 수 있어, 역치 전압의 상승을 방지 또는 억제 가능하여, 플랫 밴드 전압이 저하하는 것을 방지 또는 억제 가능하다.
상기 본 발명의 바람직한 실시 형태에 있어서는 실리콘 기판과 고유전율 절연막인 HfO2막과의 계면층으로서의 실리콘계 절연막으로서 SiO2막을 사용하였으나, SiO2막 이외에 산질화 실리콘막(SiON막)을 사용해도 좋다. 또한 고유전율 게이트 절연막으로서 HfO2막을 사용하였으나, HfO2막 이외에 산화지르코늄막(ZrO2막), 산화티타늄막(TiO2막), 산화니오브막(Nb2O5막), 산화탄탈막(Ta2O5막), 하프늄 실리케이트막(HfSiOx막), 지르코늄 실리케이트막(ZrSiOx막), 하프늄 알루미네이트막(HfAlOx막), 지르코늄 알루미네이트막(ZrAlOx막)이나 이들을 조합하거나 혼합시킨 막을 사용해도 좋다.
게이트 전극의 일부를 구성하게 되는 고유전율 게이트 절연막 상의 금속 함유막으로서는, TiN막 이외에 질화하프늄막(HfN막), 질화지르코늄막(ZrN), 질화탄탈막(TaN막), 텅스텐막(W막), 질화텅스텐막(WN막) 등을 사용해도 좋다.
또한 게이트 전극의 일부를 구성하는 것이 되고 Si확산 방지막으로서 사용되는 금속 함유막으로서는 TiAlN막 이외에 TaAlN막이나 TaCAlN막, TiCAlN막, TaCAl막, TiCAl막, HfAlN막, ZrAlN막 등의 질소 및 탄소 중에서 적어도 일방(一方)과 Al을 포함하는 금속막이나 W막이나 Ta막, Ti막 등의 금속막 내에 Al을 첨가한 것도 사용할 수 있다.
또한, 본 명세서에서는, 금속막이라는 용어는 금속 원자를 포함하는 도전성의 물질로 구성되는 막, 즉 도전성의 금속 함유막을 의미하고 있으며, 이에는 금속 단체(單體)로 구성되는 도전성의 금속 단체막 이외에, 도전성의 금속 질화막, 도전성의 금속 산화막, 도전성의 금속 산질화막, 도전성의 금속 탄화막(금속 카바이드 막), 도전성의 금속 탄질화막, 도전성의 금속 복합막, 도전성의 금속 합금막, 도전성의 금속 실리사이드막 등도 포함된다. 또한, TiN막은 도전성의 금속 질화막이며, TiAlN막은 도전성의 금속 복합막이다.
상기 실시 형태에 있어서의 스텝(S102∼S107)의 적어도 일부 스텝에 관해서는, 기판 처리 시스템으로서의 클러스터 장치를 사용해서 연속적으로 수행해도 좋다.
예컨대 스텝(S102∼S103)까지를 클러스터 장치를 사용하여 연속적으로 수행하여도 좋고,또한 예컨대 스텝(S102∼S104)까지를 클러스터 장치를 사용해서 연속적으로 수행해도 좋으며, 또한 예컨대 스텝(S102∼S105)까지를 클러스터 장치를 이용해서 연속적으로 수행하도록 해도 좋고, 또한 예컨대 스텝(S102∼S106)까지를 클러스터 장치를 사용해서 연속적으로 수행해도 좋고, 또한 예컨대 스텝(S102∼S107)까지를 클러스터 장치를 사용해서 연속적으로 수행해도 좋다.
또한 예컨대 스텝(S103∼S104)까지를 클러스터 장치를 사용해서 연속적으로 수행해도 좋고, 또한 예컨대 스텝(S103∼S105)까지를 클러스터 장치를 사용해서 연속적으로 수행해도 좋고, 또한 예컨대 스텝(S103∼S106)까지를 클러스터 장치를 사용해서 연속적으로 수행해도 좋고, 또한 예컨대 스텝(S103∼S107)까지를 클러스터 장치를 사용해서 연속적으로 수행해도 좋다.
또한, 예컨대 스텝(S105∼S106)까지를 클러스터 장치를 사용해서 연속적으로 수행해도 좋고, 또한, 예컨대 스텝(S105∼S107)까지를 클러스터 장치를 사용해서 연속적으로 수행해도 좋다.
예컨대 스텝(S102∼S107)의 전체 스텝을 클러스터 장치를 사용해서 연속적으로 수행하는 경우, 도 12에 도시하는 클러스터 장치(200)를 사용해서 수행할 수 있다.
기판 처리 시스템으로서의 클러스터 장치(200)는 실리콘 기판(10)을 처리하는 처리부로서의 처리실(201, 202, 203, 204, 205), 실리콘 기판(10)을 클러스터 장치(200)에 반입하는 반입실(208), 실리콘 기판(10)을 클러스터 장치(200)로부터 반출하는 반출실(209), 실리콘 기판(10)을 냉각하는 냉각실(206, 207), 처리실(201, 202, 203, 204, 205), 반입실(208), 반출실(209), 냉각실(206, 207)이 설치되고, 실리콘 기판(10)을 이들의 실(室) 사이에서 이재(移載)하는 이재기(移載機, 211)가 설치된 이재실(移載室, 210)을 구비하고 있다. 이재실(210)과 처리실(201, 202, 203, 204, 205), 반입실(208), 반출실(209)의 사이에는 게이트 밸브(201a, 202a, 203a, 204a, 205a, 208a, 209a)가 각각 설치되어 있다. 반입실(208), 반출실(209)에는 게이트 밸브(208a, 209a)와 반대측에 게이트 밸브(208b, 209b)가 각각 설치되어 있다.
클러스터 장치(200)는 또한 처리실(201, 202, 203, 204, 205) 내에 가스 배관(334)을 통해서 처리 가스나 불활성 가스를 공급하고, 이재실(210), 반입실(208), 반출실(209), 냉각실(206, 207) 내에 가스 배관(334)을 개재하여 불활성 가스를 공급하는 가스 공급계(333)와, 처리실(201, 202, 203, 204, 205), 이재실(210), 반입실(208), 반출실(209), 냉각실(206, 207) 내를 배기 배관(337)을 개재하여 배기하는 배기계(336)를 구비하고 있다.
도 12, 도 13을 참조하면, 클러스터 장치(200)는 또한 게이트 밸브(201a, 202a, 203a, 204a, 205a, 208a, 209a, 208b, 209b)의 개폐 동작을 제어하는 게이트 밸브 제어부(231), 이재기(211)의 동작을 제어하는 이재기 제어부(232), 가스 공급계(333)를 제어하는 가스 공급계 제어부(233), 배기계(336)를 제어하는 배기계 제어부(236), 처리실(201, 202, 203, 204, 205) 내의 온도를 제어하는 온도 제어부(237), 처리실(201, 202, 203, 204, 205), 이재실(210), 반입실(208), 반출실(209), 냉각실(206, 207) 내의 압력을 제어하는 압력 제어부(238) 등을 구비하고 있다. 도 13을 참조하면, 클러스터 장치(200)는 또한 컨트롤러(220)을 구비하고 있다. 컨트롤러(220)에 관해서는 후에 전술한다.
이 클러스터 장치(200)에서는 예컨대 다음과 같이 하여 실리콘 기판(10)을 처리한다.
게이트 밸브(208b)를 열고, 반입용 예비실로서의 반입실(208, 로드 록 실) 내에 실리콘 기판(10)으로서의 웨이퍼(10)를 반입한다. 반입 후, 게이트 밸브(208b)를 닫고, 반입실(208) 내를 진공 배기한다. 반입실(208) 내가 소정의 압력이 되면, 게이트 밸브(208a)가 열린다. 또한, 이재실(210) 내는 미리 진공 배기되어, 소정의 압력으로 유지되고 있다.
게이트 밸브(208a)가 열리면 웨이퍼(10)가 웨이퍼 이재기(211)에 의해 픽업되어, 반입실(208) 내로부터 이재실(210) 내에 취출(取出)된다. 그 후 게이트 밸브(208a)가 닫힌다. 게이트 밸브(208a)가 닫히면, 게이트 밸브(201a)가 열리고, 웨이퍼(10)가 웨이퍼 이재기(211)에 의해, 이재실(210) 내로부터 제1 처리실(201) 내에 반입된다. 반입 후 게이트 밸브(201a)가 닫히고, 처리실(201) 내에서 웨이퍼(10)상에 SiO2막을 형성하는 처리가 수행된다(스텝 S102).
그 후 게이트 밸브(201a)가 열리고 SiO2막 형성 후의 웨이퍼(10)가 웨이퍼 이재기(211)에 의해 픽업되어, 처리실(201) 내로부터 이재실(210) 내에 취출된다. 그 후 게이트 밸브(201a)가 닫힌다. 게이트 밸브(201a)가 닫히면 게이트 밸브(202a)가 열리고, SiO2막 형성 후의 웨이퍼(10)가 웨이퍼 이재기(211)에 의해 이재실(210) 내로부터 처리실(202) 내에 반입된다. 반입 후, 게이트 밸브(202a)가 닫히고, 처리실(202) 내로부터 웨이퍼(10) 상의 SiO2막 상에 HfO2막을 형성하는 처리가 수행된다(스텝 S103).
그 후 게이트 밸브(202a)가 열리고, HfO2막 형성 후의 웨이퍼(10)가 웨이퍼 이재기(211)에 의해 픽업되고, 처리실(202) 내로부터 이재실(210) 내에 취출된다. 그 후 게이트 밸브(202a)가 닫힌다. 게이트 밸브(202a)가 닫히면, 게이트 밸브(203a)가 열리고, HfO2막 형성 후의 웨이퍼(10)가 웨이퍼 이재기(211)에 의해 이재실(210) 내로부터 처리실(203) 내에 반입된다. 반입 후, 게이트 밸브(203a)가 닫히고, 처리실(203) 내에서 웨이퍼(10) 상의 HfO2막에 대하여 PDA 처리가 수행된다(스텝 S104).
그 후 게이트 밸브(203a)가 열리고, PDA 후의 웨이퍼(10)가 웨이퍼 이재기(211)에 의해 픽업되고, 처리실(203) 내로부터 이재실(210) 내에 취출된다. 그 후 게이트 밸브(203a)가 닫힌다. 게이트 밸브(203a)가 닫히면, 게이트 밸브(204a)가 열리고, PDA 후의 웨이퍼(10)가 웨이퍼 이재기(211)에 의해 이재실(210) 내로부터 처리실(204) 내에 반입된다. 반입 후, 게이트 밸브(204a)가 닫히고 처리실(204) 내에서, 웨이퍼(10) 상의 PDA 후의 HfO2막 상에, TiN막을 형성하는 처리와 TiAlN막을 형성하는 처리가 인-시튜로 연속적으로 진행된다(스텝 S105, S106). 이 때 TiN막과 TiAlN막은 도 1과 같이 적층하여 형성해도 좋고, 도 3과 같이 적층해서 형성해도 좋다.
그 후 게이트 밸브(204a)가 열리고, TiN막 및 TiAlN막 형성 후의 웨이퍼(10)가 웨이퍼 이재기(211)에 의해 픽업되고, 처리실(204) 내로부터 이재실(210) 내로 취출된다. 그 후 게이트 밸브(204a)가 닫힌다. 게이트 밸브(204a)가 닫히면 게이트 밸브(205a)가 열리고, TiN막 및 TiAlN막 형성 후의 웨이퍼(10)가 웨이퍼 이재기(211)에 의해 이재실(210) 내로부터 처리실(205) 내에 반입된다. 반입 후 게이트 밸브(205a)가 닫히고, 처리실(205) 내에서 웨이퍼(10) 상의 TiAlN막(도 1참조) 또는 TiN막(도 3참조) 상에 Poly-Si막을 형성하는 처리가 수행된다(스텝 S107).
그 후 게이트 밸브(205a)가 열리고, Poly-Si막 형성 후의 웨이퍼(10)가 웨이퍼 이재기(211)에 의해 픽업되고, 처리실(205) 내로부터 이재실(210) 내에 취출된다. 그 후 게이트 밸브(205a)가 닫힌다 게이트 밸브(205a)가 닫히면 게이트 밸브(209a)가 열리고, 스텝(S102∼S107)의 일련의 처리를 마친 웨이퍼(10)가 웨이퍼 이재기(211)에 의해 이재실(210) 내로부터 반출용 예비실로서의 반출실(209, 로드 록실) 내에 반송된다. 반송 후, 게이트 밸브(209a)가 닫히고, 반출실(209) 내가 대기압으로 되돌아간 후, 게이트 밸브(209b)가 열리고 일련의 처리 후의 웨이퍼(10)가 취출된다.
또한, 상기 각 스텝을 실시한 후의 웨이퍼(10)는 필요에 따라 냉각실(206), 냉각실(207) 내에 반송되어, 냉각되는 경우도 있다. 그 경우, 웨이퍼(10)는 소정의 온도가 될 때까지 냉각실(206) 또는 냉각실(207) 내에서 대기되고, 소정의 온도까지 냉각된 후, 다음 스텝을 진행하기 위한 처리실 내에 반송되거나 또는 반출실(209)을 통해서 반출된다.
다음으로 스텝(S102∼S107)의 전체 스텝을 연속적으로 수행하는 클러스터 장치의 다른 예를 도 14를 참조해서 설명한다. 도 12에서 도시하는 클러스터 장치(200)는, 5개의 처리실(201, 202, 203, 204, 205)을 구비하고 있었으나, 도 14에서 도시하는 클러스터 장치(300)는, 6개의 처리실(201, 202, 203, 204, 254, 205)을 구비하고 있다는 점이 도 12에서 도시하는 클러스터 장치(200)와 다르지만 그 외의 점은 동일하다.
도 14에서 도시하는 클러스터 장치(300)에서는, 이재실(210)과 처리실(254) 사이에 게이트 밸브(254a)가 설치되어 있다. 처리실(254) 내에는 가스 배관(334)을 통하여 처리 가스나 불활성 가스가 가스 공급계(333)로부터 공급된다. 처리실(254) 내는 배기 배관(337)을 개재하여 배기계(336)에 의해 배기된다. 게이트 밸브(254a)의 개폐 동작은 게이트 밸브 제어부(231)에 의해 제어되고, 처리실(254) 내 온도는 온도 제어부(237)에 의해 제어된다. 처리실(254) 내 압력은 압력 제어부(238)에 의해 제어된다.
도 12에서 도시하는 클러스터 장치(200)에서는 처리실(204) 내에서 웨이퍼(10) 상의 PDA후의 HfO2막 상에, TiN막을 형성하는 처리와 TiAlN막을 형성하는 처리를 연속적으로 수행하였으나, 도 14에 도시하는 클러스터 장치(300)에서는 처리실(204) 내에서 TiN막을 형성하는 처리를 수행하고, 처리실(254) 내에서, TiAlN막을 형성하는 처리를 수행한다.
또한, 상기 일련의 처리는, 클러스터 장치(200, 300)를 구성하는 각 부의 동작을 컨트롤러(220)에 의해 제어함으로써 진행된다.
도 13을 참조하면, 제어부(제어 수단)인 컨트롤러(220)은 CPU(121a, Central Processing Unit), RAM(12lb, Random Access Memory), 기억 장치(121c), I/O포트(121d)를 구비한 컴퓨터로서 구성되어 있다. RAM(12lb), 기억 장치(121c), I/O포트(121d)는 내부 버스(121e)를 개재하여 CPU(121a)와 데이터 교환 가능하도록 구성되어 있다. 컨트롤러(220)에는 예컨대 터치 패널 등으로서 구성된 입출력 장치(122)가 접속되어 있다.
기억 장치(121c)는 예컨대 플래시 메모리, HDD(Hard Disk Drive) 등으로부터 구성되어 있다. 기억 장치(121c) 내에는 클러스터 장치(200)의 동작을 제어하는 제어 프로그램이나, 전술의 일련의 웨이퍼 처리의 순서나 조건 등이 기재된 프로세스 레시피 등이 독출(讀出) 가능하도록 격납되어 있다. 또한 프로세스 레시피는 전술의 일련 웨이퍼 처리에 있어서의 각 순서(각 스텝)를 컨트롤러(220)에 실행시켜 소정의 결과를 얻을 수 있도록 조합된 것으로, 프로그램으로서 기능한다. 이하, 이 프로세스 레시피나 제어 프로그램 등을 총칭해서 단순하게 프로그램이라고도 한다. 또한, 본 명세서에 있어서 프로그램이라는 단어를 사용했을 경우는, 프로세스 레시피 단체(單體)만을 포함하는 경우, 제어 프로그램 단체만을 포함하는 경우, 또는 그 양방(兩方)을 포함하는 경우가 있다. 또 RAM(12lb)은 CPU(121a)에 의해 독출된 프로그램이나 데이터 등이 일시적으로 보지(保持)되는 메모리 영역(work area)으로서 구성되어 있다.
I/O포트(121d)는 버스(240)를 개재하여 전술의 게이트 밸브 제어부(231), 이재기 제어부(232), 가스 공급계 제어부(233), 배기계 제어부(236), 온도 제어부(237), 압력 제어부(238) 등에 접속되어 있다.
CPU(121a)는 기억 장치(121c)로부터 제어 프로그램을 독출하여 실행하는 것과 함께, 입출력 장치(122)로부터의 조작 커맨드의 입력 등에 응해서 기억 장치(121c)로부터 프로세스 레시피를 독출하도록 구성되어 있다. 그리고 CPU(121a)는 독출한 프로세스 레시피의 내용에 따라서 게이트 밸브 제어부(231), 이재기 제어부(232), 가스 공급계 제어부(233), 배기계 제어부(236), 온도 제어부(237), 압력 제어부(238) 등을 제어하고, 게이트 밸브(201a, 202a, 203a, 204a, 254a, 205a, 208a, 209a, 208b, 209b), 이재기(211), 가스 공급계(333), 배기계(336), 처리실(201, 202, 203, 204, 254, 205)을 가열하는 히터(도시되지 않음) 등의 동작을 제어하도록 구성되어 있다.
또한, 컨트롤러(220)는 전용 컴퓨터로서 구성되어 있는 경우에 한하지 않고, 범용 컴퓨터로서 구성되어 있어도 좋다. 예컨대 전술의 프로그램을 격납한 외부 기억 장치(123, 예컨대 자기 테이프, 플렉서블 디스크나 하드 디스크 등의 자기 디스크, CD나 DVD등의 광 디스크, MO등의 광자기 디스크, USB메모리나 메모리 카드 등의 반도체 메모리)를 준비하고, 이러한 외부 기억 장치(123)를 사용해서 범용 컴퓨터에 프로그램을 인스톨하는 것 등에 의해 본 실시 형태에 따른 컨트롤러(220)를 구성할 수 있다. 또한, 컴퓨터에 프로그램을 공급하기 위한 수단은 외부 기억 장치(123)를 개재하여 공급하는 경우에 한하지 않는다. 예컨대 인터넷이나 전용 회선 등의 통신 수단을 사용하여 외부 기억 장치(123)를 개재하지 않고 프로그램을 공급하도록 해도 좋다. 또한, 기억 장치(121c)나 외부 기억 장치(123)는 컴퓨터 독출 가능한 기록 매체로서 구성된다. 이하, 이들을 총칭해서 단순히 기록 매체라고도 한다. 또한, 본 명세서에 있어서 기록 매체라는 단어를 사용했을 경우에는 기억 장치(121c) 단체만을 포함하는 경우, 외부 기억 장치(123) 단체만을 포함할 경우, 또는 그 양방을 포함하는 경우가 있다.
또한, 기판 처리 시스템으로서 클러스터 장치 대신에, 각 스텝에 있어서의 처리를 각각 단독으로 수행하는 스탠드얼론 타입의 장치를 각각 준비하여, 이들의 일련의 처리를 수행하도록 해도 좋다. 또한 전술의 각 실시 형태나 각 응용예 등은 적절히 조합시켜서 이용할 수 있다.
또한 본 발명은 예컨대 기존의 기판 처리 시스템의 프로세스 레시피를 변경하는 것으로도 실현 가능하다. 프로세스 레시피를 변경하는 경우에는 본 발명에 따른 프로세스 레시피를 전기 통신 회선이나 상기 프로세스 레시피를 기록한 기록 매체를 통해서 기존의 기판 처리 시스템에 인스톨하거나, 또는 기존의 기판 처리 시스템의 입출력 장치를 조작하여 그 프로세스 레시피 자체를 본 발명에 따른 프로세스 레시피로 변경하는 것도 가능하다.
<실시예 1>
본 발명의 바람직한 일 실시 형태의 MOSFET용 평가 샘플과 비교예의 평가 샘플을 작성하여 그들의 전기적 특성 등의 특성을 비교한다.
우선, 도 4를 참조하여 본 발명의 바람직한 일 실시 형태의 MOSFET용 평가 샘플(200)을 설명한다. 도 1의 본 발명의 바람직한 일 실시 형태의 MOSFET(100)에서는 소스 영역(21) 및 드레인 영역(22)이 존재하였지만, 이 평가 샘플(200)에서는 소스 영역(21) 및 드레인 영역(22)이 존재하지 않는다는 점이 일 실시 형태의 MOSFET(100)과 다르지만, 그 이외의 점은 같으므로 설명은 생략한다. 또한 제조 방법도 도 2를 참조하여 설명한 제조 방법과 동일하므로 설명은 생략한다. 단, 평가 샘플(200)의 제조에서는 FGA처리(스텝 S113) 후에 산화 방지 등의 목적으로 실리콘 기판(10)의 이면(裏面)으로의 Al성막을 실시하였다.
다음으로 도 5를 참조하여 비교예의 평가 샘플(202)을 설명한다. 도 4의 본 발명의 바람직한 일 실시 형태의 MOSFET용 평가 샘플에서는 TiAlN막(43)이 존재하였으나, 비교예의 평가 샘플(202)에서는 TiAlN막(43)이 없고, 다결정 실리콘막(45)과 TiN막(41)으로부터 이루어지는 게이트 전극(42)을 구비하는 점이 일 실시 형태의 MOSFET용 평가 샘플과 다르다. 그 이외의 점은 동일하므로 설명은 생략한다. 또한 이 평가 샘플(202)의 제조 방법도 평가 샘플(200)의 제조 방법에 있어서 TiAlN막(43)을 성막하는 스텝(S106)이 없을 뿐, 그 이외는 동일하므로 설명은 생략한다(도 6 참조).
도 7은 본 발명의 바람직한 일 실시 형태의 MOSFET용 평가 샘플(200)의 C-V특성을 도시하는 도면이며, 도 8은, 비교예에 따른 평가 샘플(202)의 C-V특성을 도시하는 도면이다. 도 7, 도 8의 횡축은 C-V특성의 측정 시에 게이트 전극에 인가한 게이트 전압 Vg(V)을 도시하고 있으며, 종축은 정전 용량C(μF/cm2)을 도시하고 있다. 도 7, 도 8 중의 ●표시는 1000℃의 활성화 어닐링 처리를 안했을 경우(이하, "1000℃ 처리 없음"이라고도 한다), □표시는 1000℃ 활성화 어닐링 처리를 했을 경우(이하, "1000℃ 처리 있음"이라고도 한다)를 도시하고 있다. 도 9는 도 7, 도 8에서 도시하는 각각의 C-V커브로부터 취출한 EOT(등가산화 막 두께) 및 Vfb(플랫 밴드 전압)을 도시한 표다.
도 7, 8, 9로부터, 비교예에서는 1000℃ 처리 없음의 경우와 비교하여, 1000℃ 처리 있음의 경우에서는 EOT는 증가하고, 또한 Vfb는 부(負)방향으로 시프트하고 있음을 알 수 있다. 이것은, 다결정 실리콘막(45) 중의 Si가 TiN막(41) 중에 확산하여 TiN막(41)과 HfO2막(32)과의 계면에까지 도달한 것에 의해, 그 계면에 있어서 Si-O결합이 일어나고, 그 결과 EOT가 증가한 것으로 생각된다. 또 다결정 실리콘막(45) 중의 Si가 TiN막(41)과 HfO2막(32)의 계면에까지 도달한 것에 의해 페르미 레벨 피닝 현상이 일어나고, 그 결과, 일함수가 저하해서 Vfb가 부방향으로 시프트한 것으로 생각된다. 한편, Vfb가 부방향으로 시프트하면 역치 전압이 증가해버린다.
한편, 본 발명의 바람직한 일 실시 형태에 따른 구조에서는, 1000℃ 처리 없음의 경우와 비교해서, 1000℃ 처리 있음의 경우에서는 EOT는 얇아지고, 한편 Vfb는 정방향으로 시프트하고 있음을 알 수 있다. Vfb가 정방향으로 시프트하면, 역치 전압이 감소한다. EOT의 박막화는, 1000℃ 처리에 따른 HfO2막(32)의 치밀화에 의한 것이라고 생각된다. 이와 같이 TiN막(41)상에 TiAlN막(43)을 설치하는 것으로 다결정 실리콘막(45)로부터의 Si 확산을 방지 또는 억제할 수 있으며, 이에 의해 다결정 실리콘막(45) 중의 Si가 TiN막(41)과 HfO2막(32)의 계면에까지 도달하는 것을 방지 또는 억제할 수 있다. 그리고 이에 따라 역치 전압이 상승하는 것을 방지 또는 억제할 수 있으며, Vfb의 저하를 방지 또는 억제할 수 있다.
다음으로 도 10을 참조하여 다른 비교예의 평가 샘플(20４)를 설명한다. 이 비교예에 따른 평가 샘플(204)에서는 TiN막(41)을 설치하지 않고, HfO2막(32) 상에 TiAlN막(43)을 설치하여 TiAlN막(43) 상에 다결정 실리콘막(45)을 설치하고 있다. 이 경우에는, 다결정 실리콘막(45)으로부터의 Si 확산은 TiAlN막(43)에서 저지된다.
하지만 TiAlN막(43) 중의 Al이 HfO2막(32) 내에 확산하여 EOT를 증가시켜버린다. 또 TiAlN의 일함수가 TiN보다 작기 때문에 게이트 리크 전류가 커져버린다. 이에 대해 도 4를 참조해서 설명한 본 발명의 바람직한 일 실시의 형태인 MOSFET용 평가 샘플(200)에서는 TiAlN막(43)을 설치하고 있으므로, 다결정 실리콘막(45)으로부터의 Si 확산을 저지할 수 있을 뿐 아니라, TiAlN막(43)과 HfO2막(32) 사이에 TiN막(41)을 설치하고 있으므로, TiAlN막(43) 중 Al이 HfO2막(32) 중에 확산하는 것을 방지 또는 억제할 수 있으며, 그 결과 EOT가 증가하는 것을 방지 또는 억제할 수 있다. 게다가 게이트 절연막인 HfO2막(32) 상에는 TiN막(41)이 존재하고, TiN의 일함수가 TiAlN보다 크기 때문에 게이트 리크 전류는 작아진다.
(본 발명의 바람직한 형태)
이하에, 본 발명의 바람직한 형태에 대해서 부기(付記)한다.
(부기 1)
본 발명의 바람직한 일 형태에 따르면,
반도체 기판 상에 형성된 게이트 절연막;
상기 게이트 절연막 상에 형성된 도전성의 제1 금속 함유막;
상기 제1 금속 함유막 상에 형성되어 알루미늄을 첨가하여 이루어지는 도전성의 제2 금속 함유막; 및
상기 제2 금속 함유막 상에 형성된 실리콘막'
을 포함하는 반도체 장치가 제공된다.
(부기 2)
부기 1의 반도체 장치로서, 바람직하게는 상기 제2 금속 함유막은 상기 제1 금속 함유막에 알루미늄을 첨가하여 이루어지는 도전성의 금속 함유막이다.
(부기 3)
부기 1 또는 2의 반도체 장치로서, 바람직하게는 상기 게이트 절연막은 고유전율 절연막을 포함한다.
(부기 4)
부기 1 또는 2의 반도체 장치로서, 바람직하게는 상기 게이트 절연막은 실리콘계 절연막과 상기 실리콘계 절연막 상에 형성된 고유전율 절연막을 포함한다.
(부기 5)
부기 1∼4 중의 어느 하나의 반도체 장치로서, 바람직하게는 상기 제2 금속 함유막은 TiAlN막을 포함한다.
(부기 6)
부기 1∼4중의 어느 하나의 반도체 장치로서, 바람직하게는 상기 제1 금속 함유막은 TiN막을 포함하고, 상기 제2 금속 함유막은 TiAlN막을 포함한다.
(부기 7)
본 발명의 바람직한 다른 형태에 따르면,
반도체 기판 상에 게이트 절연막을 형성하는 공정;
상기 게이트 절연막 상에 도전성의 제1 금속 함유막을 형성하는 공정;
상기 제1 금속 함유막 상에 알루미늄을 첨가하여 이루어지는 도전성의 제2 금속 함유막을 형성하는 공정; 및
상기 제2 금속 함유막 상에 실리콘막을 형성하는 공정;
을 포함하는 반도체 장치의 제조 방법이 제공된다.
(부기 8)
부기 7의 반도체 장치의 제조 방법으로서, 바람직하게는 상기 제2 금속 함유막은 상기 제1 금속 함유막에 알루미늄을 첨가하여 이루어지는 도전성의 금속 함유막이다.
(부기 9)
부기 7 또는 8의 반도체 장치의 제조 방법으로서, 바람직하게는 상기 게이트 절연막은 고유전율 절연막을 포함한다.
(부기 10)
부기 7 또는 8의 반도체 장치의 제조 방법으로서, 바람직하게는 상기 게이트 절연막은 실리콘계 절연막과 상기 실리콘계 절연막 상에 형성된 고유전율 절연막을 포함한다.
(부기 11)
부기 7∼10 중의 어느 하나의 반도체 장치의 제조 방법으로서, 바람직하게는 상기 제2 금속 함유막은 TiAlN막을 포함한다.
(부기 12)
부기 7∼10 중의 어느 하나의 반도체 장치의 제조 방법로서, 바람직하게는 상기 제1 금속 함유막은 TiN막을 포함하고, 상기 제2 금속 함유막은 TiAlN막을 포함한다.
(부기 13)
부기 7∼12 중의 어느 하나의 반도체 장치의 제조 방법오서, 바람직하게는 상기 실리콘막을 형성하는 공정 후에, 활성화 어닐링을 실시하는 공정을 포함한다.
(부기 14)
본 발명의 더 바람직한 다른 형태에 따르면,
반도체 기판 상에 형성된 게이트 절연막;
상기 게이트 절연막 상에 형성된 도전성의 금속 함유막; 및
상기 금속 함유막 상에 형성된 실리콘막;을 포함하고,
상기 금속 함유막과 상기 실리콘막의 사이에는 상기 실리콘막으로부터 상기 금속 함유막 중으로의 실리콘의 확산을 방지하는 확산 방지막이 설치되어 있는 반도체 장치가 제공된다.
(부기 15)
본 발명의 더 바람직한 다른 형태에 따르면,
반도체 기판 상에 형성된 게이트 절연막;
상기 게이트 절연막 상에 형성된 도전성의 금속 함유막; 및
상기 금속 함유막 상에 형성된 실리콘막;을 포함하고,
상기 금속 함유막 중에는 상기 실리콘막으로부터 상기 금속 함유막과 상기 절연막의 계면으로의 실리콘의 확산을 방지하는 확산 방지막이 설치되어 있는 반도체 장치가 제공된다.
(부기 16)
부기 14 또는 15의 반도체 장치로서, 바람직하게는 상기 확산 방지막은 상기 실리콘막과 접촉하도록 설치된다.
(부기 17)
부기 14 또는 15의 반도체 장치로서, 바람직하게는 상기 확산 방지막은 상기 금속 함유막과 상기 실리콘막의 계면에 설치된다.
(부기 18)
부기 14∼17중의 어느 하나의 반도체 장치로서, 바람직하게는 상기 게이트 절연막은 고유전율 절연막을 포함한다.
(부기 19)
부기 14∼17중의 어느 하나의 반도체 장치로서, 바람직하게는 상기 게이트 절연막은 실리콘계 절연막과 상기 실리콘계 절연막 상에 형성된 고유전율 절연막을 포함한다.
(부기 20)
부기 14∼19중의 어느 하나의 반도체 장치로서, 바람직하게는 상기 확산 방지막이 상기 금속 함유막에 알루미늄을 첨가한 도전성의 금속 함유막이다.
(부기 21)
부기 20의 반도체 장치로서, 바람직하게는 상기 확산 방지막은 TiAlN막을 포함한다.
(부기 22)
부기 14∼20 중의 반도체 장치로서, 바람직하게는 상기 금속 함유막은 TiN막을 포함하고, 싱기 확산 방지막은 TiAlN막을 포함한다.
(부기 23)
본 발명의 더 바람직한 다른 형태에 따르면,
반도체 기판 상에 게이트 절연막을 형성하는 공정;
상기 게이트 절연막 상에 도전성의 금속 함유막을 형성하는 공정; 및
상기 금속 함유막 상에 실리콘막을 형성하는 공정;을 포함하고,
상기 금속 함유막과 상기 실리콘막 사이에 상기 실리콘막으로부터 상기 금속 함유막 중으로의 실리콘의 확산을 방지하는 확산 방지막을 형성하는 공정을 포함하는 반도체 장치의 제조 방법이 제공된다.
(부기 24)
본 발명의 더 바람직한 다른 형태에 따르면,
반도체 기판 상에 게이트 절연막을 형성하는 공정;
상기 게이트 절연막 상에 도전성의 금속 함유막을 형성하는 공정; 밈
상기 금속 함유막 상에 실리콘막을 형성하는 공정;을 포함하고,
상기 금속 함유막을 형성하는 공정에서는, 상기 금속 함유막 중에 상기 실리콘막으로부터 상기 금속 함유막과 상기 게이트 절연막의 계면으로의 실리콘의 확산을 방지하는 확산 방지막을 형성하는 반도체 장치의 제조 방법이 제공된다.
(부기 25)
부기 23 또는 24의 반도체 장치의 제조 방법으로서, 바람직하게는 상기 확산 방지막은 상기 실리콘막과 접촉하도록 설치된다.
(부기 26)
부기 23 또는 24의 반도체 장치의 제조 방법으로서, 바람직하게는 상기 확산 방지막은 상기 금속 함유막과 상기 실리콘막의 계면에 설치된다.
(부기 27)
부기 23∼26 중의 어느 하나의 반도체 장치의 제조 방법으로서, 바람직하게는 상기 게이트 절연막은 고유전율 절연막을 포함한다.
(부기 28)
부기 23∼26 중의 어느 하나의 반도체 장치의 제조 방법으로서, 바람직하게는 상기 게이트 절연막은 실리콘계 절연막과 상기 실리콘계 절연막 상에 형성된 고유전율 절연막을 포함한다.
(부기 29)
부기 23∼28 중의 어느 하나의 반도체 장치의 제조 방법으로서, 바람직하게는 상기 확산 방지막이 상기 금속 함유막에 알루미늄을 첨가한 도전성의 금속 함유막이다.
(부기 30)
부기 29의 반도체 장치의 제조 방법으로서, 바람직하게는 상기 확산 방지막은 TiAlN막을 포함한다.
(부기 31)
부기 23∼29 중의 어느 하나의 반도체 장치의 제조 방법으로서, 바람직하게는 상기 금속 함유막은 TiN막을 포함하고, 상기 확산 방지막은 TiAlN막을 포함한다.
(부기 32)
부기 23∼31 중의 어느 하나의 반도체 장치의 제조 방법으로서, 바람직하게는 상기 실리콘막을 형성하는 공정 후에 활성화 어닐링을 실시하는 공정을 포함한다.
(부기 33)
본 발명의 더 바람직한 다른 형태에 따르면,
반도체 기판 상에 형성된 게이트 절연막;
상기 게이트 절연막 상에 형성되고, 전압을 인가하였을 경우에 공핍화층이 일어나지 않는 도전성막; 및
상기 도전성막 상에 형성된 실리콘막;을 포함하고,
상기 도전성막과 상기 실리콘막 사이에는 상기 실리콘막으로부터 상기 도전성막 중으로의 실리콘의 확산을 방지하는 확산 방지막이 설치되어 있는 반도체 장치가 제공된다.
(부기 34)
본 발명의 더 바람직한 다른 형태에 따르면,
반도체 기판 상에 형성된 게이트 절연막;
상기 게이트 절연막 상에 형성되고, 전압을 인가하였을 경우 공핍화층이 일어나지 않는 도전성막; 및
상기 도전성막 상에 형성된 실리콘막;을 포함하고,
상기 도전성막 중에는 상기 실리콘막으로부터 상기 도전성막과 상기 절연막의 계면으로의 실리콘의 확산을 방지하는 확산 방지막이 설치되어 있는 반도체 장치가 제공된다.
(부기 35)
본 발명의 더 바람직한 다른 형태에 따르면,
반도체 기판 상에 게이트 절연막을 형성하는 공정;
상기 게이트 절연막 상에 전압을 인가했을 경우 공핍화층이 일어나지 않는 도전성막을 형성하는 공정; 및
상기 도전성막 상에 실리콘막을 형성하는 공정;을 포함하고,
상기 도전성막과 상기 실리콘막 사이에 상기 실리콘막으로부터 상기 도전성막 내로의 실리콘의 확산을 방지하는 확산 방지막을 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법이 제공된다.
(부기 36)
본 발명의 더 바람직한 다른 형태에 따르면,
반도체 기판 상에 게이트 절연막을 형성하는 공정;
상기 게이트 절연막 상에 전압을 인가했을 경우 공핍화층이 일어나지 않는 도전성막을 형성하는 공정; 및
상기 도전성막 상에 실리콘막을 형성하는 공정;을 포함하고,
상기 도전성막을 형성하는 공정에서는 상기 도전성막 중에, 상기 실리콘막으로부터 상기 도전성막과 상기 게이트 절연막의 계면으로의 실리콘의 확산을 방지하는 확산 방지막을 형성하는 반도체 장치의 제조 방법이 제공된다.
(부기 37)
본 발명의 더 바람직한 다른 형태에 따르면,
기판 상에 형성된 고유전율 절연막;
상기 고유전율 절연막 상에 형성된 TiN막;
상기 TiN막 상에 형성된 TiAlN막; 및
상기 TiAlN막 상에 형성된 실리콘막;
을 포함하는 반도체 장치가 제공된다.
(부기 38)
본 발명의 더 바람직한 다른 형태에 따르면,
기판 상에 고유전율 절연막을 형성하는 공정;
상기 고유전율 절연막 상에 TiN막을 형성하는 공정;
상기 TiN막 상에 TiAlN막을 형성하는 공정; 및
상기 TiAlN막 상에 실리콘막을 형성하는 공정;
을 포함하는 반도체 장치의 제조 방법이 제공된다.
(부기 39)
본 발명의 더욱 바람직한 다른 형태에 따르면,
반도체 기판 상에 게이트 절연막을 형성하는 제1 처리부;
상기 게이트 절연막 상에 도전성의 제1 금속 함유막을 형성하는 제2 처리부;
상기 제1 금속 함유막 상에 알루미늄을 첨가하여 이루어지는 도전성의 제2 금속 함유막을 형성하는 제3 처리부; 및
상기 제2 금속 함유막 상에 실리콘막을 형성하는 제4 처리부;
를 포함하는 기판 처리 시스템이 제공된다.
(부기 40)
부기 39의 기판 처리 시스템으로서, 바람직하게는 상기 제2 처리부와 상기 제3의 처리부는 동일한 처리부다.
(부기 41)
본 발명의 더 바람직한 다른 형태에 따르면,
기판 처리 시스템의 제1 처리부에서 반도체 기판 상에 게이트 절연막을 형성하는 순서;
상기 기판 처리 시스템의 제2 처리부에서 상기 게이트 절연막 상에 도전성의 제1 금속 함유막을 형성하는 순서;
상기 기판 처리 시스템의 제3 처리부에서 상기 제1 금속 함유막 상에 알루미늄을 첨가하여 이루어지는 도전성의 제2 금속 함유막을 형성하는 순서; 및
그리고 상기 기판 처리 시스템의 제4 처리부에서 상기 제2 금속 함유막 상에 실리콘막을 형성하는 순서;
를 컴퓨터에 실행시키기 위한 프로그램이 제공된다.
(부기 42)
본 발명의 더 바람직한 다른 형태에 따르면,
기판 처리 시스템의 제1 처리부에서 반도체 기판 상에 게이트 절연막을 형성하는 순서;
상기 기판 처리 시스템의 제2 처리부에서 상기 게이트 절연막 상에 도전성의 제1 금속 함유막을 형성하는 순서;
상기 기판 처리 시스템의 제3 처리부에서 상기 제1 금속 함유막 상에 알루미늄을 첨가하여 이루어지는 도전성의 제2 금속 함유막을 형성하는 순서; 및
상기 기판 처리 시스템의 제4 처리부에서 상기 제2 금속 함유막 상에 실리콘막을 형성하는 순서;
를 컴퓨터에 실행시키기 위한 프로그램을 기록한 컴퓨터 읽기 가능한 기록 매체가 제공된다.
이상, 본 발명의 여러 가지 전형적인 실시 형태를 설명해 왔으나, 본 발명은 그들의 실시 형태에 한정되지 않는다. 따라서 본 발명의 범위는, 다음의 특허청구 범위에 의해서만 한정되는 것이다.
10: 실리콘 기판 11:일 주면
21: 소스 영역 22: 드레인 영역
30:게이트 절연막 31: SiO2막
32: HfO2막 40: 게이트 전극
41: TiN막 43: TiAlN막
45: 다결정 실리콘막 100, 102: MOSFET
200, 202, 204: 평가 샘플

Claims (21)

  1. 반도체 기판 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 도전성의 제1 금속 함유막;
    싱기 제1 금속 함유막 상에 형성되고, 상기 제1 금속 함유막에 알루미늄을 첨가하여 이루어지는 도전성의 제2 금속 함유막; 및
    상기 제2 금속 함유막 상에 형성된 실리콘막;
    을 포함하는 반도체 장치.
  2. 삭제
  3. 제1항에 있어서, 상기 게이트 절연막은 고유전율 절연막을 포함하는 반도체 장치.
  4. 제1항에 있어서, 상기 게이트 절연막은, 실리콘계 절연막과, 상기 실리콘계 절연막 상에 형성된 고유전율 절연막을 포함하는 반도체 장치.
  5. 반도체 기판 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 도전성의 제1 금속 함유막;
    싱기 제1 금속 함유막 상에 형성된 TiAlN막을 포함하는 도전성의 제2 금속 함유막; 및
    상기 제2 금속 함유막 상에 형성된 실리콘막;
    을 포함하는 반도체 장치.
  6. 반도체 기판 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 TiN막을 포함하는 도전성의 제1 금속 함유막;
    싱기 제1 금속 함유막 상에 형성된 TiAlN막을 포함하는 도전성의 제2 금속 함유막; 및
    상기 제2 금속 함유막 상에 형성된 실리콘막;
    을 포함하는 반도체 장치.
  7. 반도체 기판 상에 게이트 절연막을 형성하는 공정;
    상기 게이트 절연막 상에 도전성의 제1 금속 함유막을 형성하는 공정;
    상기 제1 금속 함유막 상에, 상기 제1 금속 함유막에 알루미늄을 첨가하여 이루어지는 도전성의 제2 금속 함유막을 형성하는 공정; 및
    상기 제2 금속 함유막 상에 실리콘막을 형성하는 공정;
    을 포함하는 반도체 장치의 제조 방법.
  8. 삭제
  9. 제7항에 있어서, 상기 게이트 절연막은 고유전율 절연막을 포함하는 반도체 장치의 제조 방법.
  10. 제7항에 있어서, 상기 게이트 절연막은, 실리콘계 절연막과, 상기 실리콘계 절연막 상에 형성된 고유전율 절연막을 포함하는 반도체 장치의 제조 방법.
  11. 반도체 기판 상에 게이트 절연막을 형성하는 공정;
    상기 게이트 절연막 상에 도전성의 제1 금속 함유막을 형성하는 공정;
    상기 제1 금속 함유막 상에 TiAlN막을 포함하는 도전성의 제2 금속 함유막을 형성하는 공정; 및
    상기 제2 금속 함유막 상에 실리콘막을 형성하는 공정;
    을 포함하는 반도체 장치의 제조 방법.
  12. 반도체 기판 상에 게이트 절연막을 형성하는 공정;
    상기 게이트 절연막 상에 TiN막을 포함하는 도전성의 제1 금속 함유막을 형성하는 공정;
    상기 제1 금속 함유막 상에 TiAlN막을 포함하는 도전성의 제2 금속 함유막을 형성하는 공정; 및
    상기 제2 금속 함유막 상에 실리콘막을 형성하는 공정;
    을 포함하는 반도체 장치의 제조 방법.
  13. 제7항, 제9항 내지 제12항 중 어느 한 항에 있어서, 상기 실리콘막을 형성하는 공정 후에, 활성화 어닐링을 수행하는 공정을 포함하는 반도체 장치의 제조 방법.
  14. 반도체 기판 상에 게이트 절연막을 형성하는 제1 처리부;
    상기 게이트 절연막 상에 도전성의 제1 금속 함유막을 형성하는 제2 처리부;
    상기 제1 금속 함유막 상에, 상기 제1 금속 함유막에 알루미늄을 첨가하여 이루어지는 도전성의 제2 금속 함유막을 형성하는 제3 처리부; 및
    상기 제2 금속 함유막 상에 실리콘막을 형성하는 제4 처리부;
    를 포함하는 기판 처리 시스템.
  15. 반도체 기판 상에 게이트 절연막을 형성하는 제1 처리부;
    상기 게이트 절연막 상에 도전성의 제1 금속 함유막을 형성하는 제2 처리부;
    상기 제1 금속 함유막 상에 TiAlN막을 포함하는 도전성의 제2 금속 함유막을 형성하는 제3 처리부; 및
    상기 제2 금속 함유막 상에 실리콘막을 형성하는 제4 처리부;
    를 포함하는 기판 처리 시스템.
  16. 반도체 기판 상에 게이트 절연막을 형성하는 제1 처리부;
    상기 게이트 절연막 상에 TiN막을 포함하는 도전성의 제1 금속 함유막을 형성하는 제2 처리부;
    상기 제1 금속 함유막 상에 TiAlN막을 포함하는 도전성의 제2 금속 함유막을 형성하는 제3 처리부; 및
    상기 제2 금속 함유막 상에 실리콘막을 형성하는 제4 처리부;
    를 포함하는 기판 처리 시스템.
  17. 제14항 내지 제16항 중 어느 한 항에 있어서, 상기 제2 처리부와 상기 제3 처리부는 동일한 처리부인 기판 처리 시스템.
  18. 기판 처리 시스템의 제1 처리부에서 반도체 기판 상에 게이트 절연막을 형성하는 순서;
    상기 기판 처리 시스템의 제2 처리부에서 상기 게이트 절연막 상에 도전성의 제1 금속 함유막을 형성하는 순서;
    상기 기판 처리 시스템의 제3 처리부에서 상기 제1 금속 함유막 상에 상기 제1 금속 함유막에 알루미늄을 첨가하여 이루어지는 도전성의 제2 금속 함유막을 형성하는 순서; 및
    상기 기판 처리 시스템의 제4 처리부에서 상기 제2 금속 함유막 상에 실리콘막을 형성하는 순서;
    를 컴퓨터에 실행시키기 위한 프로그램을 기록한 컴퓨터 판독 가능한 기록 매체.
  19. 기판 처리 시스템의 제1 처리부에서 반도체 기판 상에 게이트 절연막을 형성하는 순서;
    상기 기판 처리 시스템의 제2 처리부에서 상기 게이트 절연막 상에 도전성의 제1 금속 함유막을 형성하는 순서;
    상기 기판 처리 시스템의 제3 처리부에서 상기 제1 금속 함유막 상에 TiAlN막을 포함하는 도전성의 제2 금속 함유막을 형성하는 순서; 및
    상기 기판 처리 시스템의 제4 처리부에서 상기 제2 금속 함유막 상에 실리콘막을 형성하는 순서;
    를 컴퓨터에 실행시키기 위한 프로그램을 기록한 컴퓨터 판독 가능한 기록 매체.
  20. 기판 처리 시스템의 제1 처리부에서 반도체 기판 상에 게이트 절연막을 형성하는 순서;
    상기 기판 처리 시스템의 제2 처리부에서 상기 게이트 절연막 상에 TiN막을 포함하는 도전성의 제1 금속 함유막을 형성하는 순서;
    상기 기판 처리 시스템의 제3 처리부에서 상기 제1 금속 함유막 상에 TiAlN막을 포함하는 도전성의 제2 금속 함유막을 형성하는 순서; 및
    상기 기판 처리 시스템의 제4 처리부에서 상기 제2 금속 함유막 상에 실리콘막을 형성하는 순서;
    를 컴퓨터에 실행시키기 위한 프로그램을 기록한 컴퓨터 판독 가능한 기록 매체.
  21. 제18항 내지 제20항 중 어느 한 항에 있어서, 상기 제2 처리부와 상기 제3 처리부는 동일한 처리부인 기록 매체.
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