KR100756035B1 - 반도체 장치 및 이의 제조 방법 - Google Patents

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Abstract

게이트 전극의 열화 특성 및 전류 누설 현상을 방지할 수 있는 반도체 장치 및 이의 제조 방법이 개시된다. 반도체 장치는 반도체 기판 상에 고유전성 물질로 형성된 게이트 절연막, 게이트 절연막 상에 알루미늄 합금으로 형성된 배리어 금속막 및 배리어 금속막 상에 형성되는 게이트 전극층을 포함한다. 배리어 금속막은 탄탈륨 알루미늄 질화막 또는 티타늄 알루미늄 질화막으로 형성된다. 배리어 금속막을 내산화성이 큰 물질로 형성함으로써, 산소 분위기 속에서 반도체 장치의 후속 열처리 공정 중 배리어 금속막의 산화를 방지하고, 게이트 전극의 열화 특성 및 전류 누설 현상을 방지할 수 있다.
반도체, 게이트 전극, TaAlN, TiAlN, H-k

Description

반도체 장치 및 이의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
도 1은 본 발명의 일 실시예에 의한 반도체 장치의 일부를 개략적으로 도시한 단면도이다.
도 2는 도 1에 도시된 배리어 금속막의 구성 물질에 따른 반도체 장치의 전류 누설 현상을 설명하기 위한 그래프이다.
도 3 내지 도 6은 본 발명의 일 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 7 내지 도 11은 본 발명의 다른 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 12는 도 7에 도시된 배리어 금속막의 열처리 공정 후의 상태를 설명하기 위한 도면이다.
도 13은 비교예에 의한 반도체 장치의 일부를 개략적으로 도시한 단면도이다.
도 14는 도 13의 A 영역을 확대 도시한 도면이다.
도 15는 도 14의 I-I' 영역의 조성 상태를 설명하기 위한 그래프이다.
*도면의 주요 부분에 대한 부호의 설명*
100, 200 : 반도체 기판 110, 210 : 소자 분리막
120, 220 : 게이트 절연막 130, 230 : 배리어 금속막
231, 233 : TaN(TiN)막 232 : AlN 막
140, 240 : 게이트 전극층 150, 250 : 저농도 불순물 영역
160, 260 : 게이트 스페이서 170, 270 : 고농도 불순물 영역
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것으로서, 보다 상세하게는 게이트 전극의 열화 특성 및 전류 누설 현상을 방지할 수 있는 반도체 장치 및 이의 제조 방법에 관한 것이다.
최근 들어, 반도체 장치는 고속의 동작 속도 및 저 전력 소모의 요구를 만족시키기 위하여 대부분 반도체 기판 상에 차례로 적층된 게이트 절연막 및 게이트 전극층을 구비하는 모스 전계효과 트랜지스터(MOSFET) 유형이다.
특히, 모스 전계효과 트랜지스터(MOSFET)의 구성 요소인 게이트 절연막은 반도체 장치의 고집적화, 고성능화 및 저전압화에 대응하여 박막화가 급속히 진행되고 있다.
일반적으로, 게이트 절연막을 구성하는 재료로는 SiO2 막이 이용되어 왔다. 그러나, SiO2 막은 박막화가 진행되면 전자 또는 정공이 게이트 절연막을 직접 터널 링함으로써 발생하는 터널 전류 즉, 게이트 누설 전류가 증가하게 된다.
따라서, SiO2 막을 게이트 절연막으로 사용하는 방법은 그 두께가 반도체 소자의 박막화에 있어 임계 두께에 근접하였기 때문에 그 기술적 한계에 이르렀다고 볼 수 있다.
최근에는 도 13에 도시된 바와 같이, 반도체 장치의 게이트 전극을 구성하는 게이트 절연막(12)으로 고유전성 물질을 사용하려는 연구가 활발하게 진행중에 있다.
반도체 장치의 게이트 전극은 반도체 기판(10) 상에 형성된 고유전성 물질의 게이트 절연막(이하, H-k막)(12), H-k막(12) 상부에 폴리 실리콘(poly-Si)으로 형성된 게이트 전극층(14), H-k막(12)과 게이트 전극층(14) 사이에 게이트 전극층(14)의 도펀트(dopant)의 이동을 방지하기 위한 배리어 금속막(13) 및 H-k막(12), 배리어 금속막(13), 게이트 전극층(14)의 측면을 커버하는 게이트 스페이서(16)를 포함한다.
이와 같이,H-k막(12)을 사용하여 게이트 전극을 구성한 경우, 게이트 절연막의 두께를 SiO2 대비 더 두껍게 형성할 수 있기 때문에 게이트 누설 전류 차단 특성을 가질 수 있어 반도체 소자의 박막화를 도모할 수 있다.
일반적으로, H-k막(12)의 구성 물질로는 탄탈륨 산화막, 티타늄 산화막, 하프늄 산화막, 지르코늄 산화막, 란타넘 산화막 등이 주목받고 있으며, 배리어 금속막(13)의 구성 물질로는 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 등이 주목받고 있다.
이와 같은 구성을 갖는 게이트 전극의 경우 고성능화를 도모하기 위해 게이 트 전극층(14)의 도펀트 농도를 일정하게 유지하여야 하고, 이를 위해 배리어 금속막(13)의 구성을 필수적으로 요구한다.
반도체 장치는 제조 공정, 예를 들어, 800℃ 정도의 고온에서 수행되는 GPOX(Gate Poly Oxidation) 공정, 850℃ 정도의 고온에서 수행되는 Co Silicidation 공정 등 산소 분위기 속에서 고온의 후속 열처리 공정을 수행하게 된다.
이때, 배리어 금속막(13)과 H-k막(12)의 접합면을 확대 도시한 도 14와, 도 14에 도시된 I-I' 사이의 위치에 따른 원소 함유량을 표시한 도 15에 도시된 바와 같이 탄탈륨 질화물(TaN) 또는 티타늄 질화물(TiN) 등의 물질로 구성된 배리어 금속막(13)은 특히, 도 15의 지점 b에 도시된 바와 같이 H-k막(12)과 반응하여 원소 치환되거나, 산소 분위기 속에서 고온의 후속 공정이 진행됨에 따라 산화되어 열화되는 문제점이 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 본 발명의 목적은 게이트 전극의 열화 특성 및 전류 누설 현상을 방지할 수 있는 반도체 장치 를 제공하는데 있다.
본 발명의 다른 목적은 상기한 반도체 장치의 제조 방법을 제공하는데 있다.
상기와 같은 본 발명의 목적을 달성하기 위하여 본 발명의 일 실시예에 의한 반도체 장치는 반도체 기판, 게이트 절연막, 배리어 금속막 및 게이트 전극층을 포함한다. 게이트 절연막은 반도체 기판 상에 고유전성 물질로 형성된다. 배리어 금속막은 게이트 절연막 상에 알루미늄 합금으로 형성된다. 게이트 전극층은 배리어 금속막 상에 형성된다.
특히, 배리어 금속막은 TaAlN 및 TiAlN 중 선택된 적어도 한가지 물질로 형성될 수 있다. 여기서, 배리어 금속막은 20 내지 50Å의 두께로 형성될 수 있다.
또한, 반도체 장치는 소자 분리막, 저농도 불순물 영역, 게이트 스페이서 및 고농도 불순물 영역을 더 포함할 수 있다. 여기서, 게이트 절연막, 배리어 금속막 및 게이트 전극층은 반도체 장치의 게이트 전극을 형성하고, 저농도 및 고농도 불순물 영역은 반도체 장치의 드레인 및 소스 전극을 형성한다.
게이트 절연막은 탄탈륨 산화막, 티타늄 산화막, 하프늄 산화막, 지르코늄 산화막, 란타넘 산화막, 알루미늄 산화막, 이트륨 산화막, 나이오븀 산화막, 세슘 산화막, 이리듐 산화막, 인듐 산화막, BST막 및 PZT막 중에서 선택된 한가지 물질로 형성될 수 있다. 또한, 게이트 절연막은 20 내지 40Å의 두께로 형성될 수 있다.
게이트 전극층은 폴리 실리콘으로 형성될 수 있다.
본 발명의 다른 목적을 달성하기 위하여, 본 발명의 일 실시예에 의한 반도체 장치의 제조 방법은 반도체 기판 상에 고유전성 물질로 게이트 절연막을 형성하는 단계, 게이트 절연막 상에 알루미늄 합금의 배리어 금속막을 형성하는 단계 및 배리어 금속막 상에 게이트 전극층을 형성하는 단계를 포함한다.
배리어 금속막은 금속유기 화학기상증착 및 원자층 화학기상증착을 포함하는 화학기상증착법에 의해 형성될 수 있으며, 스퍼터링을 포함하는 물리기상증착법에 의해 형성될 수도 있다.
특히, 배리어 금속막은 TaAlN 및 TiAlN 중 선택된 적어도 한가지 물질로 형성될 수 있다.
이때, 배리어 금속막을 형성하는 단계는 Ta 또는 Ti와 Al 리간드의 혼합 가스를 게이트 절연막이 형성된 반도체 기판 상에 분사하여 TaAl 또는 TiAl막을 형성하는 단계 및 혼합 가스가 분사된 반도체 기판 상에 암모니아 가스를 분사하는 TaAlN 또는 TiAlN막을 형성하는 단계를 포함할 수 있다.
또한, 배리어 금속막을 형성하는 단계는 Ta 또는 Ti와 암모니아의 혼합 가스를 게이트 절연막이 형성된 반도체 기판 상에 분사하여 TaN 또는 TiN막을 형성하는 단계, TaN 또는 TiN막 상에 Al 리간드와 암모니아의 혼합 가스를 분사하여 AlN막을 형성하는 단계, AlN막 상에 Ta 또는 Ti 가스와 암모니아의 혼합 가스를 분사하여 TaN 또는 TiN막을 형성하는 단계 및 반도체 기판에 열처리 공정을 수행하여 TaAlN막 또는 TiAlN막을 형성하는 단계를 포함하여 형성할 수도 있다.
여기서, 배리어 금속막의 두께는 20 내지 50Å로 형성할 수 있다.
게이트 절연막은 금속유기 화학기상증착 또는 원자층 화학기상증착을 포함하는 화학기상증착법에 의해 형성될 수 있다.
또한, 게이트 절연막은 탄탈륨 산화막, 티타늄 산화막, 하프늄 산화막, 지르코늄 산화막, 란타넘 산화막, 알루미늄 산화막, 이트륨 산화막, 나이오븀 산화막, 세슘 산화막, 이리듐 산화막, 인듐 산화막, BST막 및 PZT막 중에서 선택된 한가지 물질로 형성될 수 있다.
여기서, 게이트 절연막의 두께는 20 내지 40Å로 형성할 수 있다.
또한, 본 발명의 일 실시예에 의한 반도체 장치의 제조 방법은 게이트 절연막, 배리어 금속막 및 게이트 전극층을 패터닝하는 단계, 패터닝된 게이트 절연막, 배리어 금속막 및 게이트 전극층의 커버하도록 스페이서 절연막을 형성하는 단계 및 스페이서 절연막을 식각하여 게이트 스페이서를 형성하는 단계를 더 포함할 수 있다.
이러한 반도체 장치 및 이의 제조 방법에 의하면, 배리어 금속막을 내산화성이 큰 물질로 형성함으로써, 산소 분위기 속에서 후속 열처리 공정 중 배리어 금속막의 산화를 방지하고, 게이트 전극의 열화 특성 및 전류 누설 현상을 방지할 수 있다.
이하, 본 발명의 바람직한 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 의한 반도체 장치의 일부를 개략적으로 도시한 단면도이고, 도 2는 도 1에 도시된 배리어 금속막(130)의 구성 물질에 따른 반도체 장치의 전류 누설 현상을 설명하기 위한 그래프이다.
도 1을 참조하면, 본 발명의 일 실시예에 의한 반도체 장치는 반도체 기판(100), 소자 분리막(110), 게이트 절연막(120), 배리어 금속막(130) 및 게이트 전극층(140)을 포함한다. 또한, 본 발명의 일 실시예에 의한 반도체 장치는 저농도 불순물 영역(150), 게이트 스페이서(160) 및 고농도 불순물 영역(170)을 더 포함한다.
소자 분리막(110)은 반도체 기판(100)의 소정 영역에 형성되고, 반도체 장치 의 활성 영역을 구획한다. 이러한 활성 영역 상에는 소자 분리막(110)을 가로지르는 게이트 패턴(180)이 형성된다.
게이트 패턴(180)의 측벽에는 게이트 스페이서(160)가 형성되고, 소자 분리막(110)에 의해 구획된 반도체 장치의 활성 영역 중 게이트 패턴(180)의 주변 영역에는 저농도 불순물 영역(150)이 형성된다.
또한, 반도체 장치의 활성 영역 중 게이트 스페이서(160)의 주변 영역에는 고농도 불순물 영역(170)이 형성된다. 이러한 고농도 불순물 영역(170)은 저농도 불순물 영역(150)에 비해 상대적으로 높은 농도 및 깊은 깊이로 형성되고, 반도체 장치의 소스 및 드레인 역할을 수행한다.
게이트 패턴(180)은 게이트 절연막(120), 배리어 금속막(130) 및 게이트 전극층(140)으로 형성된다.
게이트 절연막(120)은 반도체 기판(110) 상부에 인접 형성되고, 고유전성(H-k) 물질로 형성되어 게이트 패턴(180)을 반도체 기판(110)과 절연시킨다.
여기서, 게이트 절연막(120)은 탄탈륨 산화막(Ta2O5), 티타늄 산화막(TiO2), 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 란타넘 산화막(La2O3), 알루미늄 산화막(Al2O3), 나이오븀 산화막(Nb2O5), 세슘 산화막(CeO2), 이리듐 산화막(IrO2), 이트륨 산화막(Y2O3), 인듐 산화막(InO3), BST((Ba,Sr)TiO3)막, PZT((Pb,Zr)TiO3) 등에서 선택된 적어도 한가지 물질로 형성될 수 있다. 이때, 게이트 절연막(120)의 두께는 20 내지 40Å인 것이 바람직하다.
배리어 금속막(130)은 게이트 절연막(120) 상부에 인접 형성되고, 내산화성 물질로 형성되어 게이트 전극층(140)의 도펀트 농도를 일정하게 유지하며, 게이트 전극층(140)과 게이트 절연막(120) 사이의 반응을 억제하기 위해 형성한다.
여기서, 배리어 금속막(130)은 내산화성을 극대화시키기 위해 알루미늄 합금으로 형성될 수 있다. 바람직하게는, 배리어 금속막(130)은 탄탈륨 알루미늄 질화물(TaAlN) 또는 티타늄 알루미늄 질화물(TiAlN)으로 형성한다. 이는 알루미늄이 포함된 합금의 내산화성을 이용하여 배리어 금속막(130)을 형성한 후, 산소 분위기에서 후속 열처리 공정을 수행하는 경우 산화를 방지하기 위함이다.
이와 같은 탄탈륨 알루미늄 질화물(TaAlN) 또는 티타늄 알루미늄 질화물(TiAlN)을 배리어 금속막(130)으로 사용하면, 종래 기술에서 설명한 바와 같은 배리어 금속막(130)의 산화가 방지되어 배리어 금속막(130)에 의한 게이트 전류 누설 현상을 방지한다. 이는 도 2에 도시된 도면을 참조하면 보다 명료해진다.
도 2를 참조하면, 배리어 금속막(130)을 탄탈륨 질화물(TaN)로 형성한 경우, 탄탈륨 알루미늄 질화물(TaAlN)로 형성한 경우에 비해 게이트 패턴(180)의 커패시턴스(Cp)가 작게 형성되는 것을 볼 수 있다. 이는, 탄탈륨 질화물(TaN)이 반도체 장치를 제조하는 후속 열처리 공정 중 산화되어 열화됨을 의미한다.
따라서, 지점 a에 도시된 바와 같이 동일한 게이트 전압(Vg)이 게이트 전극, 즉 상술한 게이트 패턴(180)에 인가되더라도 배리어 금속막(130)의 구성 물질에 따라, 또는 구성 물질의 산화 정도에 따라 누설 전류의 크기가 변동될 수 있음을 확인할 수 있다. 이때, 상기 배리어 금속막(130)의 두께는 20 내지 50Å인 것이 바 람직하다.
다시 도 1을 참조하면, 게이트 전극층(160)은 배리어 금속막(130) 상부에 인접 형성되고, 일례로, 폴리 실리콘(poly-Si)으로 형성될 수 있다. 게이트 전극층(160)은 게이트 전압(Vg)를 제공받아 반도체 소자를 활성화시킨다.
도 3은 내지 도 6은 본 발명의 일 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 3을 참조하면, 반도체 기판(100)의 소정 영역에 활성 영역을 한정하는 소자 분리막(110)을 형성한다. 소자 분리막(110)을 포함하는 반도체 기판(100)의 전면에 H-k물질로 게이트 절연막(120)을 형성한다.
소자 분리막(110)은 반도체 장치의 고집적화를 위해 통상적인 트렌치 소자 분리 기술을 사용하여 형성하는 것이 바람직하다. 또한, 소자 분리막(110)과 반도체 기판(100) 사이에는 열산화막(도시하지 않음) 및 실리콘 질화막 라이너(도시하지 않음)가 형성될 수도 있다.
여기서, 게이트 절연막(120)을 구성하는 H-k 물질로는 탄탈륨 산화막(Ta2O5), 티타늄 산화막(TiO2), 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 란타넘 산화막(La2O3), 알루미늄 산화막(Al2O3), 나이오븀 산화막(Nb2O5), 세슘 산화막(CeO2), 이리듐 산화막(IrO2), 이트륨 산화막(Y2O3), 인듐 산화막(InO3), BST((Ba,Sr)TiO3)막, PZT((Pb,Zr)TiO3) 등에서 선택된 적어도 한가지 물질이 사용될 수 있다. 또한, 게이트 절연막(120)의 두께는 20 내지 40Å으로 형성될 수 있다.
이러한, 게이트 절연막(120)은 H-k물질을 화학기상증착(chemical vapor deposition, CVD)법에 의해 형성할 수 있다. 여기서, 화학기상증착법은 금속유기 화학기상증착(metal-organic chemical vapor deposition, MOCVD) 또는 원자층 화학기상증착(atomic layer deposition, ALD)을 포함한다. 이러한 화학기상증착법은 다양한 문헌을 통해 공지된 바, 그 상세한 설명은 생략하기로 한다.
도 4를 참조하면, 도 3에 도시된 게이트 절연막(120) 상부에 배리어 금속막(130) 및 게이트 전극층(140)을 순차적으로 형성한다.
배리어 금속막(130)은 알루미늄 합금으로 형성될 수 있다. 특히, 알루미늄 합금 중 TaAlN 및 TiAlN 중 선택된 적어도 한가지 물질로 형성된다.
배리어 금속막(130)은 금속유기 화학기상증착 또는 원자층 화학기상증착을 포함하는 화학기상증착법에 의해 형성될 수 있다. 특히, 막 두께 및 조성이 매우 균질한 막을 성장시킬 수 있는 원자층 화학기상증착(ALD)을 이용하여 형성하는 것이 바람직하다.
이러한, 배리어 금속막(130)은 화학기상증착법을 이용하여 다음과 같은 단계들을 거쳐 형성될 수 있다.
게이트 절연막(120)이 형성된 반도체 기판(110) 상에 Ta 또는 Ti와 같은 물질과 트리메틸 알루미늄과 같은 알루미늄 리간드(ligand)(Al[(CH3)3]의 혼합 가스를 분사하여 TaAl 또는 TiAl을 형성하는 단계와, TaAl 또는 TiAl이 형성된 반도체 기판(110) 상에 암모니아 가스(NH3)를 분사하여 TiAlN을 형성하는 단계를 통해 형성될 수 있다.
또한, 배리어 금속막(130)은 게이트 절연막(120)이 형성된 반도체 기판(110) 상에 스퍼터링(sputtering)과 같은 물리기상증착(physical vapor deposition, PVD)법에 의해 형성될 수도 있다.
이러한, 배리어 금속막(130)은 화학기상증착(CVD)법 또는 물리기상증착(PVD)법에 의해 게이트 절연막(120) 상에 20 내지 50Å의 두께를 갖도록 형성할 수 있다.
게이트 전극층(140)은 배리어 금속막(130)이 형성된 상부에 폴리 실리콘을 화학기상증착(CVD)법 또는 물리기상증착(PVD)법에 의해 형성될 수 있다.
도 5를 참조하면, 반도체 기판(100) 상에 순차적으로 형성된 게이트 절연막(120), 배리어 금속막(130) 및 게이트 전극층(140)을 차례로 패터닝하여 게이트 패턴(180)을 형성한다.
이러한 게이트 패턴(180)은 식각 공정에 의해 형성된다. 이때, 식각 공정은 포토 레지스트 패턴을 식각 마스크로 사용하는 이방성 식각 방법을 사용하는 것이 바람직하다.
또한, 게이트 패턴(180)을 이온 주입 마스크로 사용하여 저농도 이온 주입 공정을 실시하여 게이트 패턴(180) 주변에 저농도 불순물 영역(150)을 형성한다.
도 6을 참조하면, 도 5에 도시된 게이트 패턴(180)의 측벽에 게이트 스페이서(160)을 형성한다. 게이트 스페이서(160)는 저농도 불순물 영역(150)을 포함하는 반도체 기판의 전면에 스페이서 절연막(도시하지 않음)을 형성한 후, 이를 이방성 식각하여 형성할 수 있다.
또한, 게이트 스페이스(160)를 마스크로 사용하여 고농도 이온 주입 공정을 실시함으로써 게이트 스페이서(160) 주변의 반도체 기판(100)에 고농도 불순물 영역(170)을 형성한다.
도 7 내지 도 11은 본 발명의 다른 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 도면들이고, 도 12는 도 7에 도시된 배리어 금속막(230)의 열처리 공정 후의 상태를 설명하기 위한 도면이다.
도 7을 참조하면, 반도체 기판(200)의 소정 영역에 활성 영역을 한정하는 소자 분리막(210)을 형성한다. 소자 분리막(210)을 포함하는 반도체 기판(200)의 전면에 H-k물질로 게이트 절연막(220)을 형성한다. 이때, 소자 분리막(210) 및 게이트 절연막(220)은 도 3에 도시된 소자 분리막(110) 및 게이트 절연막(120)과 막 구성 물질 및 형성 방법이 실질적으로 동일하게 형성되는 바, 그 중복되는 상세한 설명은 생략하기로 한다.
도 8을 참조하면, 도 7에 도시된 게이트 절연막(220) 상부에 배리어 금속막(230)을 형성한다.
배리어 금속막(230)은 알루미늄 합금으로 형성될 수 있다. 특히, 알루미늄 합금 중 TaAlN 및 TiAlN 중 선택된 적어도 한가지 물질로 형성된다.
배리어 금속막(230)은 금속유기 화학기상증착 또는 원자층 화학기상증착을 포함하는 화학기상증착법에 의해 형성될 수 있다. 특히, 막 두께 및 조성이 매우 균질한 막을 성장시킬 수 있는 원자층 화학기상증착(ALD)법을 사용하여 형성하는 것이 바람직하다.
이러한, 배리어 금속막(130)은 화학기상증착법을 이용하여 다음과 같은 단계들을 거쳐 형성될 수 있다.
게이트 절연막(220)이 형성된 반도체 기판(210) 상에 Ta 또는 Ti와 같은 물질과 암모니아 가스(NH3)가 혼합된 혼합 가스를 분사하여 TaN 또는 TiN 막(231)을 형성하는 단계와, TaN 또는 TiN 막(231)이 형성된 반도체 기판(210) 상에 트리메틸 알루미늄과 같은 알루미늄 리간드(ligand)(Al[(CH3)3]와 암모니아 가스가 혼합된 혼합 가스를 분사하여 AlN 막(232)을 형성하는 단계 및 AlN 막(232)이 형성된 반도체 기판(210) 상에 Ta 또는 Ti와 같은 물질과 암모니아 가스(NH3)가 혼합된 혼합 가스를 분사하여 TaN 또는 TiN 막(233)을 형성하는 단계를 포함하여 배리어 금속막(230)을 형성할 수 있다.
이와 같이 적층 구조로 형성된 배리어 금속막(230)이 고온에서 진행하는 폴리 실리콘 증착시에 도 12에 도시된 바와 같이 원자간 결합이 상호 치환되어 TaAlN 또는 TiAlN의 단일막으로 구성된 배리어 금속막(230)으로 형성된다.
여기서, 적층 구조를 갖는 배리어 금속막(230)의 경우 각각의 TaN 막 또는 TiN 막(231, 233) 및 AlN 막(232)의 형성 방법은 원자층 화학기상증착(ALD)법에 형성되는 것이 바람직하고, 이외에도 스퍼터링 등과 같은 물리기상증착(PVD)법 등에 의해 다양하게 형성될 수 있다.
이때, 배리어 금속막(230)는 후속 고온 공정 후 게이트 절연막(120) 상에 20 내지 50Å의 두께를 갖도록 형성되도록 각각의 TaN 또는 TiN 막(231, 233) 및 AlN 막(232)의 두께를 결정할 수 있다.
도 9를 참조하면, 배리어 금속막(230)의 상부에 폴리 실리콘을 화학기상증착(CVD)법 또는 물리기상증착(PVD)법을 이용하여 게이트 전극층(140)을 형성한다.
도 10 내지 도 11을 참조하면, 게이트 절연막(220), 배리어 금속막(230) 및 게이트 전극층(240)을 차례로 패터닝하여 게이트 패턴(280)을 형성하고, 게이트 패턴(280)의 측벽에 게이트 스페이서(260)를 형성한다.
게이트 패턴(280) 및 게이트 스페이서(260)의 형성 방법에 대해서는 도 5 내지 도 6에서 각각 설명한 게이트 패턴(180) 및 게이트 스페이서(160)와 실질적으로 동일한 방법으로 형성되는 바, 그 중복되는 상세한 설명은 생략하기로 한다.
이와 같은 방법을 통해 반도체 소자를 형성하면, 반도체 장치의 제조 공정에 따른 후속 열처리 공정 시에 배리어 금속막(130, 230)이 산화되는 것이 방지되며, 배리어 금속막(130, 230)의 산화에 따른 열화 특성을 방지한다.
상기와 같은 본 발명에 따르면, 게이트 절연막을 고유전성 물질로 사용하여 반도체 장치의 박형화를 도모할 수 있다.
또한, 게이트 절연막과 게이트 전극층의 반응을 억제하기 위한 배리어 금속막을 내산화성이 큰 물질로 구성하여 산화와 같은 게이트 전극의 열화 특성을 방지할 수 있다.
또한, 게이트 전극의 열화 특성에 의해 발생하는 게이트 누설 전류를 차단하 여 반도체 장치의 고속 동작 속도를 보장할 수 있다.
상기에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구에 기재된 본 발명의 사상 및 영역을 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (19)

  1. 반도체 기판;
    상기 반도체 기판 상에 고유전성 물질로 형성된 게이트 절연막;
    상기 게이트 절연막 상에 알루미늄 합금으로 형성된 배리어 금속막; 및
    상기 배리어 금속막 상에 폴리 실리콘으로 형성된 게이트 전극층을 포함한 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 배리어 금속막은 TaAlN 및 TiAlN 중 선택된 적어도 한가지 물질로 형성된 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 반도체 기판의 활성 영역을 구획하는 소자 분리막;
    상기 활성 영역 중 상기 게이트 절연막, 배리어 금속막 및 게이트 전극층의 주변 영역에 형성되는 저농도 불순물 영역;
    상기 게이트 절연막, 배리어 금속막 및 게이트 전극층의 측벽을 커버하는 게이트 스페이서; 및
    상기 활성 영역 중 상기 게이트 스페이서의 주변 영역에 형성되는 고농도 불순물 영역을 더 포함한 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 상기 게이트 절연막, 배리어 금속막 및 게이트 전극층은 반도체 장치의 게이트 전극을 형성하고, 상기 저농도 및 고농도 불순물 영역은 반도체 장치의 드레인 및 소스 전극을 형성하는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 배리어 금속막의 두께는 20 내지 50Å인 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 게이트 절연막은 탄탈륨 산화막, 티타늄 산화막, 하프늄 산화막, 지르코늄 산화막, 란타넘 산화막, 알루미늄 산화막, 이트륨 산화막, 나이오븀 산화막, 세슘 산화막, 이리듐 산화막, 인듐 산화막, BST막 및 PZT막 중에서 선택된 한가지 물질로 형성된 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 게이트 절연막의 두께는 20 내지 40Å인 것을 특징으로 하는 반도체 장치.
  8. 삭제
  9. 반도체 기판 상에 고유전성 물질로 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 알루미늄 합금의 배리어 금속막을 형성하는 단계; 및
    상기 배리어 금속막 상에 폴리 실리콘으로 게이트 전극층을 형성하는 단계를 포함한 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서, 상기 배리어 금속막은 금속유기 화학기상증착 및 원자층 화학기상증착을 포함하는 화학기상증착법에 의해 형성된 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제9항에 있어서, 상기 배리어 금속막은 스퍼터링을 포함하는 물리기상증착법에 의해 형성된 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제9항에 있어서, 상기 배리어 금속막은 TaAlN 및 TiAlN 중 선택된 적어도 한가지 물질로 형성된 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제9항에 있어서, 상기 배리어 금속막을 형성하는 단계는
    Ta 또는 Ti와 Al 리간드의 혼합 가스를 상기 게이트 절연막이 형성된 반도체 기판 상에 분사하여 TaAl 또는 TiAl막을 형성하는 단계; 및
    상기 혼합 가스가 분사된 반도체 기판 상에 암모니아 가스를 분사하여 TaAlN 또는 TiAlN막을 형성하는 단계를 포함한 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제9항에 있어서, 상기 배리어 금속막을 형성하는 단계는
    Ta 또는 Ti와 암모니아의 혼합 가스를 상기 게이트 절연막이 형성된 반도체 기판 상에 분사하여 TaN 또는 TiN막을 형성하는 단계;
    상기 TaN 또는 TiN막 상에 Al 리간드와 암모니아의 혼합 가스를 분사하여 AlN막을 형성하는 단계;
    상기 AlN막 상에 Ta 또는 Ti 가스와 암모니아의 혼합 가스를 분사하여 TaN 또는 TiN막을 형성하는 단계; 및
    상기 반도체 기판에 열처리 공정을 수행하여 TaAlN막 또는 TiAlN 막을 형성하는 단계를 포함한 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제9항에 있어서, 상기 배리어 금속막의 두께는 20 내지 50Å로 형성한 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제9항에 있어서, 상기 게이트 절연막은 금속유기 화학기상증착 또는 원자층 화학기상증착을 포함하는 화학기상증착법에 의해 형성된 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제9항에 있어서, 상기 게이트 절연막은 탄탈륨 산화막, 티타늄 산화막, 하프늄 산화막, 지르코늄 산화막, 란타넘 산화막, 알루미늄 산화막, 이트륨 산화막, 나 이오븀 산화막, 세슘 산화막, 이리듐 산화막, 인듐 산화막, BST막 및 PZT막 중에서 선택된 한가지 물질로 형성된 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제9항에 있어서, 상기 게이트 절연막의 두께는 20 내지 40Å로 형성한 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제9항에 있어서,
    상기 게이트 절연막, 배리어 금속막 및 게이트 전극층을 패터닝하는 단계;
    상기 패터닝된 게이트 절연막, 배리어 금속막 및 게이트 전극층의 측벽을 커버하도록 스페이서 절연막을 형성하는 단계; 및
    상기 스페이서 절연막을 식각하여 게이트 스페이서를 형성하는 단계를 더 포함한 것을 특징으로 하는 반도체 장치의 제조 방법.
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