CN1996614A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN1996614A
CN1996614A CNA2006101717638A CN200610171763A CN1996614A CN 1996614 A CN1996614 A CN 1996614A CN A2006101717638 A CNA2006101717638 A CN A2006101717638A CN 200610171763 A CN200610171763 A CN 200610171763A CN 1996614 A CN1996614 A CN 1996614A
Authority
CN
China
Prior art keywords
layer
barrier metal
metal layer
gate insulator
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2006101717638A
Other languages
English (en)
Inventor
白贤锡
李银河
丁炫硕
韩成基
梁旼镐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1996614A publication Critical patent/CN1996614A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Composite Materials (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明公开了一种防止栅电极劣化和栅极电流泄漏的半导体器件及其制造方法。该半导体器件包括：在半导体衬底上的包括H－k(高介电常数)材料的栅极绝缘层；在栅极绝缘层上的包括铝合金的阻挡金属层；以及，形成在阻挡金属层上的栅电极层。示例性地，该阻挡金属层包括TaAlN(氮化钽铝)或TiAlN(氮化钛铝)中的至少一种。阻挡金属层可以包括抗氧化材料从而防止后续的氧气氛中半导体器件的退火期间阻挡金属层的氧化。因此，防止了栅电极的劣化，并防止了栅电极劣化所致的栅极电流泄漏。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法，更具体而言，涉及一种防止栅电极劣化和栅极电流泄漏的半导体器件及其制造方法。
背景技术
包括顺序叠置在半导体衬底上的栅极绝缘层和栅电极层的金属氧化物半导体场效应晶体管(MOSFET)已被用作半导体器件从而满足高速操作和低功耗的需求。
更具体而言，MOSFET的栅极绝缘层已被制得较薄从而提供具有高集成度、高性能并能够以低电压操作的半导体器件。
通常，栅极绝缘层由SiO2形成。然而，在SiO2栅极绝缘层较薄的情况下，由直接隧穿通过该栅极绝缘层的电子或空穴产生隧道电流，由此增大了栅极泄漏电流。因此，随着栅极绝缘层厚度的减小，接近了临界厚度，该临界厚度代表了在薄的半导体器件中利用SiO2作为栅极绝缘层的技术极限。
为了克服这一技术极限，可以利用高介电材料来形成栅极绝缘层，如图13所示。
半导体器件的栅电极包括在半导体衬底10上由高介电材料形成的栅极绝缘层(以下称为H-k层12)。栅电极还包括在H-k层12上由多晶硅形成的栅电极层14，以及形成在H-k层12和栅电极层14之间的阻挡金属层13。阻挡金属层13防止掺杂剂从栅电极层14迁移。
在利用如上所述的H-k层12形成栅电极的情况下，所得的栅极绝缘层可以比利用SiO2形成的栅极绝缘层更厚，由此减小或消除栅极泄漏电流，并允许制造薄的半导体器件。
通常，H-k层12可以由氧化钽层(Ta2O5)、氧化钛层(TiO2)、氧化铪层(HfO2)、氧化锆层(ZrO2)、氧化镧层(La2O3)等形成。阻挡金属层13可以由氮化钽(TaN)、氮化钛(TiN)等形成。
必须均匀地保持栅电极层14的掺杂剂密度，以获得具有上述结构的栅电极的高性能。为了保持栅电极层14的均匀的掺杂剂密度，需要阻挡金属层13。半导体器件在氧气氛中经历一次或更多次后续退火工艺，比如在约800℃的高温下执行的栅极多晶氧化(GPOX)工艺，或者在约850℃的高温下执行的Co金属硅化物工艺等等。
结合阻挡金属层13和H-k层12(图14)考虑位置b(图15)，如果阻挡金属层13由比如TaN或TiN的材料形成，则该材料与H-k层12反应。因此，当在氧气氛中执行后续高温退火工艺时，元素在阻挡金属层13和H-k层12之间调换。结果，阻挡金属层13被氧化，由此而劣化。
发明内容
本发明致力于解决上述和其他问题以及现有技术中出现的不足。本发明的一个方面包括提供了一种半导体器件，其防止了栅电极的劣化并且减小或消除了栅极泄漏电流。另一方面包括半导体器件的制造方法。
根据另一示例性实施例，一种半导体器件包括：半导体衬底；在半导体衬底上的包括H-k(高介电常数)材料的栅极绝缘层；在栅极绝缘层上的包括金属合金的阻挡金属层；以及，形成在阻挡金属层上的栅电极层。在示例性实施例中，金属合金是铝合金。在示例性实施例中，阻挡金属层可以包括TaAlN(氮化钽铝)和TiAlN(氮化钛铝)中的至少一种。在示例性实施例中，阻挡金属层可以具有约20与50之间的厚度。
在示例性实施例中，半导体器件还可以包括：隔离层、低密度掺杂剂区域、栅极间隙壁和高密度掺杂剂区域。栅极绝缘层、阻挡金属层和栅电极层可以形成半导体器件的栅电极，并且低密度掺杂剂区域和高密度掺杂剂区域可以形成半导体器件的漏电极和源电极。
在示例性实施例中，栅极绝缘层可以包括氧化钽层(Ta2O5)、氧化钛层(TiO2)、氧化铪层(HfO2)、氧化锆层(ZrO2)、氧化镧层(La2O3)、氧化铝层(Al2O3)、氧化铌层(Nb2O5)、氧化铯层(CeO2)、氧化铱层(IrO2)、氧化钇层(Y2O3)、氧化铟层(InO3)、BST层((Ba，Sr)TiO3)、PZT((Pb，Zr)TiO3)中的至少一种。
在示例性实施例中，栅极绝缘层可以具有约20与50之间的厚度。
在示例性实施例中，栅电极可以包括多晶硅。
根据本发明的另一方面，一种半导体器件的制造方法包括：在半导体衬底上形成包括H-k材料的栅极绝缘层；在栅极绝缘层上形成包括铝合金的阻挡金属层；以及在阻挡金属层上形成栅电极层。
可以利用包括MOCVD(金属有机CVD)方法和ALD(原子层沉积)方法的CVD(化学气相沉积)方法来形成阻挡金属层，或者可以利用包括溅射的PVD(物理气相沉积)方法来形成阻挡金属层。
在示例性实施例中，阻挡金属层可以包括TaAlN或TiAlN中的至少一种。
在示例性实施例中，在栅极绝缘层上形成铝合金的阻挡金属层可以包括：在其上形成有栅极绝缘层的半导体衬底上喷洒Ta或Ti以及Al配体(示例性的为Al[(CH3)3])的混合物，从而形成TaAl或TiAl；以及在其上喷洒有混合物的半导体衬底上喷洒氨气(NH3)，以形成TaAlN或TiAlN层。
在示例性实施例中，在栅极绝缘层上形成铝合金的阻挡金属层可以包括：在其上形成有栅极绝缘层的半导体衬底上喷洒Ta或Ti以及氨气(NH3)的混合物，从而形成TaN或TiN层；在TaN或TiN层上喷洒氨气(NH3)和铝配体(示例性地，Al[(CH3)3])的混合物，从而形成AlN层；在AlN层上喷洒Ta或Ti与氨气(NH3)的混合物，从而形成TaN或TiN层；以及退火半导体衬底以形成TaAlN或TiAlN层。
在示例性实施例中，阻挡金属层的厚度可以在约20与50之间的范围内。
在示例性实施例中，可以利用包括MOCVD方法或ALD方法的CVD方法来形成栅极绝缘层。
在示例性实施例中，栅极绝缘层可以包括氧化钽层(Za2O5)、氧化钛层(TiO2)、氧化铪层(HfO2)、氧化锆层(ZrO2)、氧化镧层(La2O3)、氧化铝层(Al2O3)、氧化铌层(Nb2O5)、氧化铯层(CeO2)、氧化铱层(IrO2)、氧化钇层(Y2O3)、氧化铟层(InO3)、BST层((Ba，Sr)TiO3)或PZT((Pb，Zr)TiO3)中的至少一种。
在示例性实施例中，栅极绝缘层的厚度可以在约20与40之间的范围内。
根据进一步的示例性实施例，半导体器件的制造方法还可以包括：构图栅极绝缘层、阻挡金属层和栅电极层；形成覆盖图案化的栅极绝缘层、阻挡金属层和栅电极层的侧壁的间隙壁绝缘层；以及，蚀刻间隙壁绝缘层以形成栅极间隙壁。
附图说明
通过结合附图的以下详细描述，本发明的以上及其他方面和特征将变得更加显而易见，其中：
图1是根据本发明一示例性实施例的半导体器件的一部分的截面图；
图2是用于形成图1阻挡金属层的示例性材料的电压-电容的曲线图，由此说明半导体器件的电流泄漏的示例性的源；
图3至6是示出根据本发明第一示例性实施例制造的半导体器件的截面图；
图7至11是示出根据本发明第二示例性实施例制造的半导体器件的截面图；
图12是示出经历退火工艺的图7的阻挡金属层的状态的视图；
图13是与根据本发明一示例性实施例构造的半导体器件相比较的常规半导体器件一部分的截面图；
图14是图13所示的区域A的放大图；以及
图15是示出图14的区域I-I’的合成状态的曲线图。
具体实施方式
以下参照附图更充分的说明本发明，附图中示出了本发明的实施例。然而，本发明可以以多种不同形式实施而不应解释为仅限于在此描述的实施例。而且，提供这些实施例是为了使本公开透彻而完全，并将本发明的范围充分传达给本领域的普通技术人员。通篇用相同的附图标记表示相同的元件。
应当理解，当称一个元件在另一元件“上”时，它可以直接在另一元件上，或者其间还可以存在插入的元件。相反，当称一个元件“直接”在另一元件上时，则不存在插入元件。如此处所用的，术语“和/或”包括一个或多个所列相关项目的任何及所有组合。
应当理解，虽然这里可使用术语第一、第二、第三等描述各种元件、组件、区、层和/或部分，但这些元件、组件、区、层和/或部分不应受限于这些术语。这些术语仅用于将一个元件、组件、区、层或部分与另一区、层或部分区别开。因此，以下讨论的第一元件、组件、区、层或部分可以在不背离本发明精神的前提下称为第二元件、组件、区、层或部分。
这里所用的术语仅仅是为了描述特定实施例，并非要限制本发明。如此处所用的，除非上下文另有明确表述，否则单数形式“一”、“该”均同时旨在包括复数形式。需要进一步理解的是，术语“包括”、“包含”和/或“含有”等当在本说明书中使用时，指定了所述特征、区域、整体、步骤、操作、元件和/或组件的存在，但并不排除一个或多个其他特性、区域、整体、步骤、操作、元件、组件和/或其组合的存在或增加。
此外，相对性术语诸如“下”或“底部”以及“上”或“顶部”可用于描述如图所示的一个元件与其他元件之间的关系。应当理解，相对性术语是用来概括除附图所示取向之外的器件的不同取向的。例如，如果附图之一中的器件翻转过来，被描述为在其他元件“下”侧的元件将会在其他元件的“上”侧。因此，根据图的特定取向，示例性术语“下”就能够涵盖“下”和“上”两种取向。类似地，如果附图之一中的器件翻转过来，被描述为“在”其他元件“之下”或“下面”的元件将会“在”其他元件“之上”。因此，示例性术语“之下”或“下面”能够涵盖“之下”和“之上”两种取向。
除非另行定义，此处使用的所有术语(包括技术术语和科学术语)都具有本发明所属领域内的普通技术人员所通常理解的同样的含义。进一步应当理解的是，诸如通用词典中所定义的术语，除非此处加以明确定义，否则应当被解释为具有与它们在相关领域的语境中的含义相一致的含义，而不应被解释为理想化的或过度形式化的意义。
这里参照截面图描述本发明的实施例，这些图为本发明理想化实施例的示意图。因而，举例来说，由制造技术和/或公差引起的插图形状的变化是可能发生的。因此，本发明的实施例不应被解释为仅限于此处示出的区域的特定形状，而是包括由例如制造引起的形状偏差在内。例如，图示或被描述为平坦的区域可以典型地具有粗糙和/或非线性的特征。此外，所示出的尖锐的角也可能是圆化的。因此，附图所示的区域实质上是示意性的，它们的形状并非要展示区域的精确形状，也并非要限制本发明的范围。
以下，将参照附图详细说明本发明。
图1是根据本发明一示例性实施例的半导体器件的一部分的截面图，图2是用于形成图1阻挡金属层130的示例性材料的电压-电容的曲线图，由此说明半导体器件的电流泄漏的示例性的源。
参照图1，半导体器件包括半导体衬底100、隔离层110、栅极绝缘层120、阻挡金属层130以及栅电极层140。半导体器件还包括低密度掺杂剂区域150、栅极间隙壁160以及高密度掺杂剂区域170。隔离层110形成在半导体衬底100的预定区域内并限定了半导体器件的有源区域。横越隔离层110的栅极图案180形成在有源区域之上。栅极间隙壁160形成在栅极图案180的侧壁上，低密度掺杂剂区域150形成在由隔离层110限定的半导体器件有源区域的区域中，所述区域在栅极图案180周围。
高密度掺杂剂区域170形成在栅极间隙壁160周围的半导体器件有源区域的一部分中。高密度掺杂剂区域170比低密度掺杂剂区域150相对更致密且更深，并用作半导体器件的源极和漏极。栅极图案180包括栅极绝缘层120、阻挡金属层130和栅电极层140。
栅极绝缘层120邻近半导体衬底100的上表面由H-k材料形成，从而将栅极图案180与半导体衬底100绝缘。根据示例性实施例，栅极绝缘层120可以包括氧化钽层(Ta2O5)、氧化钛层(TiO2)、氧化铪层(HfO2)、氧化锆层(ZrO2)、氧化镧层(La2O3)、氧化铝层(Al2O3)、氧化铌层(Nb2O5)、氧化铯层(CeO2)、氧化铱层(IrO2)、氧化钇层(Y2O3)、氧化铟层(InO3)、BST层((Ba，Sr)TiO3)、PZT((Pb，Zr)TiO3)等中的至少一种。此处，栅极绝缘层120的厚度可以在约20至约40的范围内。
阻挡金属层130邻近地在栅极绝缘层120上由抗氧化材料形成，从而均匀地保持栅电极层140的掺杂剂密度并阻止栅电极层140与栅极绝缘层120之间的反应。阻挡金属层130可以包括金属合金，示例性地为铝合金，从而使抗氧化特性最大化。可选地，阻挡金属层130可以包括氮化铝钽(TaAlN)或氮化铝钛(TiAlN)。换言之，可以利用金属合金的抗氧化特性来形成阻挡金属层130，因此，如果执行后续退火工艺，就防止了阻挡金属层130的氧化。
如果阻挡金属层130包括TaAlN或TiAlN，则能够防止阻挡金属层130如现有技术中所述的那样被氧化。因此，能够防止阻挡金属层130所引起的栅极电流泄漏现象。现将参照图2进一步更清楚的描述。
参照图2，当阻挡金属层130包括氮化钽(TaN)时，栅极图案180的电容Cp小于阻挡金属层130由TaAlN形成时。这意味着TaN在用于制造半导体器件的后续退火工艺期间被氧化并由此劣化。因此，尽管向栅电极、即栅极图案180施加相同的栅极电压Vg，如点a所示，泄漏电流的密度也可以随着形成阻挡金属层130的材料以及该材料的氧化程度而变化。此处，阻挡金属层130的厚度可以在约20与50之间的范围内。
再次参照图1，栅电极层140可以邻近地由多晶硅形成在阻挡金属层130上。栅电极层140被供以栅极电压Vg从而激活半导体器件。
图3至6是示出根据本发明第一示例性实施例制造的半导体器件的截面图。
参照图3，在半导体衬底100的预定区域内形成隔离层110从而限定有源区域。栅极绝缘层120包括在包括隔离层110的半导体衬底100表面上的H-k材料。可以利用通常的沟槽隔离技术来形成隔离层110从而制造高度集成的半导体器件。并且，在隔离层110与半导体衬底100之间可以包括有热氧化物层(未示出)和氮化硅衬垫(未示出)。
栅极绝缘层120包括的H-k材料可以是氧化钽层(Ta2O5)、氧化钛层(TiO2)、氧化铪层(HfO2)、氧化锆层(ZrO2)、氧化镧层(La2O3)、氧化铝层(Al2O3)、氧化铌层(Nb2O5)、氧化铯层(CeO2)、氧化铱层(IrO2)、氧化钇层(Y2O3)、氧化铟层(InO3)、BST层((Ba，Sr)TiO3)、PZT((Pb，Zr)TiO3)等中的至少一种。栅极绝缘层120的厚度可以在约20与40之间的范围内。
可以利用化学气相沉积(CVD)方法由H-k材料形成栅极绝缘层120。此处，CVD方法包括金属有机CVD(MOCVD)方法或原子层沉积(ALD)方法。CVD方法对于本领域普通技术人员而言是众所周知的，因此将省略对其的详细描述。
参照图4，可在图3所示的栅极绝缘层120上顺序形成阻挡金属层130和栅电极层140。阻挡金属层130可以包括铝合金。根据示例性实施例，铝合金可以是TaAlN或TiAlN中的至少一种。可以利用CVD方法来形成阻挡金属层130，所述CVD方法包括MOCVD方法或ALD方法。根据示例性实施例，可以利用ALD方法来形成阻挡层130。所述ALD方法生长具有非常均匀的厚度和组分的层。
与CVD方法一起，可以利用以下工艺中的任何一种来形成阻挡金属层130。例如，可以如下形成阻挡金属层130：在其上形成有栅极绝缘层120的半导体衬底100上喷洒比如Ta或Ti的材料以及铝配体(示例性的为Al[(CH3)3]，三甲基铝)的混合物，从而产生TaAl或TiAl；并在其上形成有TaAl或TiAl的半导体衬底100上喷洒氨气NH3以产生TaAlN或TiAlN。
可选地或附加地，可以利用比如溅射的物理气相沉积(PVD)方法，在其上形成有栅极绝缘层120的半导体衬底100上形成阻挡金属层130。可以利用CVD方法或PVD方法在栅极绝缘层120上将阻挡金属层130形成至20与50之间的厚度。可以利用CVD方法或PVD方法在阻挡金属层130上由多晶硅形成栅电极层140。
参照图5，可以顺序构图半导体衬底100上的栅电极层140、阻挡金属层130和栅极绝缘层120，从而形成栅极图案180。可以利用蚀刻工艺来形成栅极图案180。此处，所述蚀刻工艺可以使用利用光致抗蚀剂图案作为蚀刻掩模的各向异性蚀刻方法。利用栅极图案180作为离子注入掩模以执行低密度离子注入工艺，从而在栅极图案180周围形成低密度掺杂剂区域150。
参照图6，在图5所示的栅极图案180的侧壁上形成栅极间隙壁160。可以在包括低密度掺杂剂区域150的半导体衬底100的整个表面上形成间隙壁绝缘层(未示出)然后将其各向异性地蚀刻，以形成栅极间隙壁160。使用栅极间隙壁160作为掩模以执行高密度离子注入工艺，从而在栅极间隙壁160周围的半导体衬底100的区域中形成高密度掺杂剂区域170。
图7至11是示出根据本发明第二示例性实施例制造的半导体器件的截面图，图12是示出经历退火工艺的图7的阻挡金属层230的状态的视图。参照图7，在半导体衬底200的预定区域内形成隔离层210从而限定有源区域。在包括隔离层210的半导体衬底200的整个表面上，栅极绝缘层220包括H-k材料。此处，隔离层210和栅极绝缘层220分别包括与形成图3所示的隔离层110和栅极绝缘层120的材料相同的材料，并示例性地使用与形成隔离层110和栅极绝缘层120的方法相同的方法。因此，将省略对隔离层210和栅极绝缘层220的详细描述。
参照图8，在图7所示的栅极绝缘层220上形成阻挡金属层230。在示例性实施例中，阻挡金属层230可以包括铝合金。示例性地，所述铝合金可以是TaAlN或TiAlN中的至少一种。可以利用CVD方法来形成阻挡金属层230，所述CVD方法包括MOCVD方法或ALD方法。示例性地，可以利用生长层的ALD方法来形成阻挡金属层230，由此提供具有非常均匀的厚度和组分的层。
在示例性实施例中，与CVD方法一起，可以利用以下工艺中的任何一种来形成阻挡金属层230。例如，可以如下形成阻挡金属层230：在其上形成有栅极绝缘层220的半导体衬底200上喷洒比如Ta或Ti的材料以及氨气(NH3)的混合物，从而形成TaN或TiN层231；并在其上形成有TaN或TiN层231的半导体衬底200上喷洒氨气(NH3)和铝配体(比如Al[(CH3)3]，三甲基铝)的混合物，从而形成AlN层232；以及，在其上形成有AlN层232的半导体衬底200上喷洒比如Ta或Ti的材料与氨气(NH3)的混合物，从而形成TaN或TiN层233。由于在如图12所示的高温下执行的多晶硅沉积中原子结合的互换，具有这样的叠置结构的阻挡金属层230由TaAlN或TiAlN的单层形成。
在示例性实施例中，具有叠置结构的阻挡金属层230的TaN或TiN层231和233以及AlN层232可以利用ALD方法形成，或者可以利用包括比如溅射等的PVD方法的各种方法来形成。此处，阻挡金属层230可以确定TaN或TiN层231和233以及AlN层232的厚度，从而在后续高温工艺之后，在栅极绝缘层120上将TaN或TiN层231和233以及AlN层232形成至约20与50之间的厚度。
参照图9，利用CVD方法或PVD方法在阻挡金属层230上由多晶硅形成栅电极层240。
参照图10和11，顺序构图栅电极层240、阻挡金属层230和栅极绝缘层220，从而形成栅极图案280，并在栅极图案280的侧壁上形成栅极间隙壁260。示例性地，利用与形成图6所示的栅极图案180和栅极间隙壁160的方法基本相同的方法来形成栅极图案280和栅极间隙壁260，因此将省略对其的详细描述。
如果利用上述方法中的任何一种来形成半导体器件，则在用于制造半导体器件的任何后续退火工艺期间防止了阻挡金属层130或230的氧化。防止了由于其氧化所致的半导体器件的劣化。
如上所述，根据本发明的实施例，可以由H-k材料形成栅极绝缘层以制造薄的半导体器件。并且，可以由高度抗氧化材料来形成阻止栅极绝缘层与栅电极层之间反应的阻挡金属层，从而防止栅电极的劣化，即氧化。此外，能够消除或减小由栅电极的劣化所引起的栅极泄漏电流，从而确保半导体器件的高速操作。
以上实施例和优点仅仅是示例性的而不应解释成对于本发明的限制。本教导可以容易地应用于其他类型的器件。并且，对于本发明实施例的描述旨在示例，而并非是对权利要求范围的限制。多种选择、修改和变化对于本领域技术人员而言是明显的，并且任何这样的选择、修改和变化应被认为落入本发明的范围之内。

Claims (23)

1.一种半导体器件，包括：
半导体衬底；
在所述半导体衬底上的包括高介电常数材料的栅极绝缘层；
在所述栅极绝缘层上的包括铝合金的阻挡金属层；以及
形成在所述阻挡金属层上的栅电极层。
2.根据权利要求1所述的半导体器件，其中所述阻挡金属层包括TaAlN和TiAlN中的至少一种。
3.根据权利要求1所述的半导体器件，还包括：
限定所述半导体衬底的有源区域的隔离层；
低密度掺杂剂区域，其形成在靠近所述栅极绝缘层、所述阻挡金属层和所述栅电极层的有源区域的第一部分中；
覆盖所述栅极绝缘层、所述阻挡金属层和所述栅电极层的侧壁的栅极间隙壁；以及
高密度掺杂剂区域，其形成在靠近所述栅极间隙壁的有源区域的第二部分中。
4.根据权利要求3所述的半导体器件，其中所述栅极绝缘层、所述阻挡金属层和所述栅电极层形成所述半导体器件的栅电极，并且(a)所述低密度掺杂剂区域或(b)所述高密度掺杂剂区域中的至少一个用于形成所述半导体器件的漏电极和源电极。
5.根据权利要求1所述的半导体器件，其中所述阻挡金属层的厚度在约20与50之间的范围内。
6.根据权利要求1所述的半导体器件，其中所述栅极绝缘层包括氧化物层。
7.根据权利要求6所述的半导体器件，其中所述栅极绝缘层包括Ta2O5、TiO2、HfO2、ZrO2、La2O3、Al2O3、Nb2O5、CeO2、IrO2、Y2O3、InO3、(Ba，Sr)TiO3或(Pb，Zr)TiO3中的至少一种。
8.根据权利要求1所述的半导体器件，其中所述栅极绝缘层的厚度在约20与40之间的范围内。
9.根据权利要求1所述的半导体器件，其中所述栅电极层包括多晶硅。
10.一种半导体器件的制造方法，包括：
在半导体衬底上形成包括高介电常数材料的栅极绝缘层；
在所述栅极绝缘层上形成包括铝合金的阻挡金属层；以及
在所述阻挡金属层上形成栅电极层。
11.根据权利要求10所述的方法，其中利用包括金属有机化学气相沉积方法和原子层沉积方法中至少一种的化学气相沉积方法来形成所述阻挡金属层。
12.根据权利要求10所述的方法，其中利用包括溅射的物理气相沉积方法来形成所述阻挡金属层。
13.根据权利要求10所述的方法，其中所述阻挡金属层包括TaAlN或TiAlN中的至少一种。
14.根据权利要求10所述的方法，其中在所述栅极绝缘层上形成包括所述铝合金的阻挡金属层包括：
在其上形成有所述栅极绝缘层的半导体衬底上喷洒Ta或Ti以及Al配体的混合物，从而形成包括TaAl或TiAl的层；以及
在其上喷洒有所述混合物的半导体衬底上喷洒氨气，以形成包括TaAlN或TiAlN的层。
15.根据权利要求14所述的方法，其中所述Al配体包括Al[(CH3)3]。
16.根据权利要求10所述的方法，其中在所述栅极绝缘层上形成包括铝合金的阻挡金属层包括：
在其上形成有所述栅极绝缘层的半导体衬底上喷洒Ta或Ti以及氨气的混合物，从而形成包括TaN或TiN的层；
在所述TaN或TiN层上喷洒氨气和铝配体的混合物，从而形成包括AlN的层；
在包括所述AlN的层上喷洒Ta或Ti与氨气的混合物，从而形成包括TaN或TiN的层；以及
退火所述半导体衬底以形成包括TaAlN或TiAlN的层。
17.根据权利要求16所述的方法，其中所述Al配体包括Al[(CH3)3]。
18.根据权利要求10所述的方法，其中所述阻挡金属层的厚度在约20与50之间的范围内。
19.根据权利要求10所述的方法，其中利用包括金属有机化学气相沉积方法或原子层沉积方法中至少一种的化学气相沉积方法来形成所述栅极绝缘层。
20.根据权利要求10所述的方法，其中所述栅极绝缘层包括氧化物层。
21.根据权利要求10所述的方法，其中所述栅极绝缘层包括Ta2O5、TiO2、HfO2、ZrO2、La2O3、Al2O3、Nb2O5、CeO2、IrO2、Y2O3、InO3、(Ba，Sr)TiO3或(Pb，Zr)TiO3中的至少一种。
22.根据权利要求10所述的方法，其中所述栅极绝缘层的厚度在约20与40之间的范围内。
23.根据权利要求10所述的方法，还包括：
构图所述栅极绝缘层、所述阻挡金属层和所述栅电极层；
形成覆盖图案化的栅极绝缘层、阻挡金属层和栅电极层的至少一个侧壁的间隙壁绝缘层；以及
蚀刻所述间隙壁绝缘层以形成栅极间隙壁。
CNA2006101717638A 2006-01-03 2006-12-29 半导体器件及其制造方法 Pending CN1996614A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020060000718A KR100756035B1 (ko) 2006-01-03 2006-01-03 반도체 장치 및 이의 제조 방법
KR718/06 2006-01-03

Publications (1)

Publication Number Publication Date
CN1996614A true CN1996614A (zh) 2007-07-11

Family

ID=38223487

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2006101717638A Pending CN1996614A (zh) 2006-01-03 2006-12-29 半导体器件及其制造方法

Country Status (4)

Country Link
US (1) US20070152283A1 (zh)
JP (1) JP2007184594A (zh)
KR (1) KR100756035B1 (zh)
CN (1) CN1996614A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102344025A (zh) * 2010-08-05 2012-02-08 吴银森 防腐型阻燃防爆材料及防爆填料的制作安装方法
CN102760751A (zh) * 2011-04-27 2012-10-31 中芯国际集成电路制造(上海)有限公司 半导体器件的结构及形成方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090008725A1 (en) * 2007-07-03 2009-01-08 International Business Machines Corporation Method for deposition of an ultra-thin electropositive metal-containing cap layer
KR100940162B1 (ko) * 2007-12-27 2010-02-03 주식회사 동부하이텍 게이트 전극 형성 방법
JP5513767B2 (ja) * 2008-06-25 2014-06-04 株式会社日立国際電気 半導体装置の製造方法、基板処理方法、基板処理装置および半導体装置
JP5719138B2 (ja) * 2009-12-22 2015-05-13 株式会社日立国際電気 半導体装置の製造方法および基板処理方法
CN102214609A (zh) * 2010-04-07 2011-10-12 中国科学院微电子研究所 一种半导体器件及其制造方法
JP5702584B2 (ja) * 2010-11-30 2015-04-15 株式会社日立国際電気 半導体デバイスの製造方法および基板処理装置
JP2012231123A (ja) 2011-04-15 2012-11-22 Hitachi Kokusai Electric Inc 半導体装置、半導体装置の製造方法、基板処理システムおよびプログラム
US8841733B2 (en) * 2011-05-17 2014-09-23 United Microelectronics Corp. Semiconductor device and method of fabricating the same
JP2013219311A (ja) * 2012-04-12 2013-10-24 Ps4 Luxco S A R L 半導体装置及びその製造方法
JP6013901B2 (ja) * 2012-12-20 2016-10-25 東京エレクトロン株式会社 Ｃｕ配線の形成方法
US10854472B2 (en) 2014-03-19 2020-12-01 Globalfoundries Inc. Method for forming a metal gate including de-oxidation of an oxidized surface of the metal gate utilizing a reducing agent

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100368311B1 (ko) * 2000-06-27 2003-01-24 주식회사 하이닉스반도체 반도체 소자의 게이트 형성 방법
US7563715B2 (en) * 2005-12-05 2009-07-21 Asm International N.V. Method of producing thin films
US6642131B2 (en) * 2001-06-21 2003-11-04 Matsushita Electric Industrial Co., Ltd. Method of forming a silicon-containing metal-oxide gate dielectric by depositing a high dielectric constant film on a silicon substrate and diffusing silicon from the substrate into the high dielectric constant film
KR100426441B1 (ko) * 2001-11-01 2004-04-14 주식회사 하이닉스반도체 반도체 소자의 시모스(ｃｍｏｓ) 및 그의 제조 방법
US20040036129A1 (en) * 2002-08-22 2004-02-26 Micron Technology, Inc. Atomic layer deposition of CMOS gates with variable work functions
US7122414B2 (en) * 2002-12-03 2006-10-17 Asm International, Inc. Method to fabricate dual metal CMOS devices

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102344025A (zh) * 2010-08-05 2012-02-08 吴银森 防腐型阻燃防爆材料及防爆填料的制作安装方法
CN102344025B (zh) * 2010-08-05 2015-01-21 吴银森 防腐型阻燃防爆材料及防爆填料的制作安装方法
CN102760751A (zh) * 2011-04-27 2012-10-31 中芯国际集成电路制造(上海)有限公司 半导体器件的结构及形成方法

Also Published As

Publication number Publication date
US20070152283A1 (en) 2007-07-05
KR20070073149A (ko) 2007-07-10
JP2007184594A (ja) 2007-07-19
KR100756035B1 (ko) 2007-09-07

Similar Documents

Publication Publication Date Title
CN1996614A (zh) 半导体器件及其制造方法
US7037862B2 (en) Dielectric layer forming method and devices formed therewith
US20020130340A1 (en) Method of forming a multilayer dielectric stack
JP3703373B2 (ja) Ｍｏｓｆｅｔおよびゲート誘電体の製造方法
US6617210B1 (en) Method for making a semiconductor device having a high-k gate dielectric
US7217643B2 (en) Semiconductor structures and methods for fabricating semiconductor structures comprising high dielectric constant stacked structures
JP4465413B1 (ja) 誘電体膜、誘電体膜の製造方法、半導体装置、および、記録媒体
US20100014212A1 (en) Capacitor and method for fabricating the same
US20050196932A1 (en) Method of creating deep trench capacitor using A P+ metal electrode
US8203176B2 (en) Dielectric, capacitor using dielectric, semiconductor device using dielectric, and manufacturing method of dielectric
US20060205143A1 (en) DRAM with high K dielectric storage capacitor and method of making the same
US20080116543A1 (en) Semiconductor devices and methods of manufacture thereof
US11515396B2 (en) Ferroelectric assemblies and methods of forming ferroelectric assemblies
US20040171276A1 (en) Semiconductor device having high-piemittivity insulation film and production method therefor
US20090321707A1 (en) Intersubstrate-dielectric nanolaminate layer for improved temperature stability of gate dielectric films
US20060094191A1 (en) Methods of manufacturing a semiconductor device including a dielectric layer including zirconium
KR20020064624A (ko) 반도체소자의 유전체막 및 그 제조방법
KR100475116B1 (ko) 산화알루미늄/산화하프늄 복합유전막을 가지는 반도체메모리 소자의 커패시터 및 그 제조 방법
JPH0513676A (ja) 半導体装置
US6762454B1 (en) Stacked polysilicon layer for boron penetration inhibition
US20060128128A1 (en) Method for producing a conductive layer
WO2002011190A2 (en) Precursors for incorporating nitrogen into a dielectric layer
CN117690958A (zh) 基于含有金属间隙杂质的介电材料的半导体器件
KR20050003050A (ko) 란탄옥사이드 유전막을 구비하는 캐패시터 및 그 제조 방법
KR20030047345A (ko) 반도체 장치의 금속 산화물 유전막 형성 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication