KR100721469B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치는, 실리콘 기판과, 상기 실리콘 기판 상에 형성되고 적어도 Hf, Zr, Ti, Ta로부터 선택되는 적어도 1종의 원소의 산화물을 포함하는 절연층과, 상기 절연층 상에 형성된 전극과, 상기 실리콘 기판과 상기 절연층의 계면 및 상기 절연층과 상기 전극의 계면중 적어도 한쪽의 계면에, La 및 Al을 포함하는 금속 산화물층을 구비하는 것을 특징으로 하는 반도체 장치.
실리콘 기판, 소자 분리층, 게이트 절연층, 소스/드레인 확산층, 층간 절연층

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 LaAlO층의 단면 TEM 상(像)을 나타내는 도면.
도 2는 LaAlO층의 XPS 스펙트럼을 나타내는 도면.
도 3은 LaAlO층 및 비교예의 SIMS에 의한 분석 결과를 나타내는 도면.
도 4는 X선 광전자 분광법에 의해 LaAlO층의 표면에 석출하는 실리콘의 피크 강도를 평가한 결과를 나타내는 도면.
도 5는 LaAlO층의 인-플레인(In-plane) X선 회절 측정을 행한 결과를 나타내는 도면.
도 6은 MISFET의 일 실시예를 나타내는 단면도.
도 7은 MISFET의 제조 방법의 일 실시예를 나타내는 단면도.
도 8은 MISFET의 제조 방법의 일 실시예를 나타내는 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
101 : 실리콘 기판
102 : 소자 분리층
103 : 게이트 절연층
104 : 게이트 전극
105 : 소스/드레인 확산층
108 : 층간 절연층
109 : 금속 배선
1011 : 기판-게이트 절연층 계면 배리어층
1012 : 게이트 절연층-게이트 전극 계면 배리어층
[비특허 문헌] IEDM Tech. Dig. (2003) 107.
본 출원은, 2004년 2월 12일 출원된 일본 특허 출원 번호 제2004-264828호를 기초로 하며 그 우선권 주장을 하고, 그 전체 내용은 본원에 참조로서 포함되어 있다.
본 발명은, 반도체 장치 및 그 제조 방법, 특히 고유전률 절연층을 구비하는 반도체 장치 및 그 제조 방법에 관한 것이다.
스케일링되는 CMOS LSI의 소자의 미세화는 게이트 절연층의 박막화를 요구하고 있다. 0.1㎛를 하회하는 세대의 차세대 MOS형 전계 효과 트랜지스터에서의 게이트 절연층은 SiO2 환산으로 1.5㎚ 이하의 막 두께가 요구되고 있다. 그러나, 이 막 두께 영역에서는 직접 터널 전류에 의한 누설 전류를 억제할 수 없으며, 이에 따라 소비 전력의 증가를 가져오기 때문에, 이제는 SiO2를 게이트 절연층으로서 적용할 수 없다. 따라서, 그것에 대체되는 재료로서, 높은 유전률을 가지며, 막 두께를 두껍게 함으로써 누설 전류를 억제할 수 있는 재료, 즉 High-k 재료의 연구 개발이 현재 전세계에서 활발하게 행해지고 있다.
지금까지, 수많은 High-k 재료가 제안되어 오고 있는데, 특히 최근에는, 높은 유전률은 물론, 그 열적 안정성 때문에, 예를 들면 HfO2, HfSiO층 혹은 이것에 질소를 첨가한 HfSiON층이 실용화를 목적으로 유망시되고 있다. 특히, HfSiON층에 관해서는, 게이트 전극으로서 이용하는 다결정 실리콘의 활성화 어닐링을 위한 열 처리 프로세스를 거쳐서도, 누설 전류, 혹은 불순물 확산이 요인으로 되는 결정화는 유기되지 않으며, 또한 SiO2 환산 막 두께로 0.6㎚를 달성하고 있다(비특허 문헌 참조).
그러나, 이러한 HfO2, HfSiO, 혹은 HfSiON층 등의 Hf계 재료를 게이트 절연층으로 한 경우의 구조에는, 반도체 장치 제조 과정에서의 열 처리에 의해 실리콘 기판과 게이트 절연층의 계면에서, 게이트 절연층과 기판의 실리콘의 반응에 의해 생성된 SiO2라고 생각되는 저유전률층이 형성된다.
또한, 실리콘 기판 내의 실리콘은 반도체 장치 제조 과정에서의 열 처리를 거치면 이 게이트 절연층 내를 확산하여 절연층 표면에서 석출되어 실리사이드를 형성하며, 역시 저유전률층을 형성한다.
이들 저유전률층의 존재는, SiO2 환산으로 0.5㎚ 이하라는, 한층 더 게이트 절연층의 박막화가 요구되는 세대에서는, 어느새 치명적으로 된다.
또한, 문제는 저유전률 계면층의 존재뿐만 아니라, 이러한 게이트 절연층을 이용한 MISFET은, 온 상태로 되는 임계값 전압이 이상적인 값보다도 시프트되게 되는 문제가 있어서, 저전원 전압 상태에서 온 전류를 확보할 수 없다는 문제점이 있었다. 이 임계값 시프트의 요인으로서는, 하프늄(Hf)이 다결정 실리콘 전극/절연층 계면에서 다결정 실리콘을 구성하는 실리콘이나 기판 내를 확산하여 온 Si와 결합하고, 이 Hf-Si 결합 준위가 페르미 피닝(Fermi-pinning)을 가져온다는 모델을 생각할 수 있다.
이들 저유전률층의 형성 및 임계값 시프트의 문제는, Hf계 재료를 이용한 게이트 절연층에 한하지 않으며, 기판의 실리콘이 확산될 수 있는 금속, 혹은 전극인 다결정 실리콘과 반응할 수 있는 금속인, Zr, Ti, Ta의 산화물을 이용한 고유전률 게이트 절연층을 적용한 경우에도 마찬가지로 발생한다.
본 발명은 상기 문제를 해결하기 위해 이루어진 것으로, 반도체 장치에 적용되는 고유전률 절연층에서, 절연층 구성 성분과 실리콘의 반응을 억제하고, 절연층 표면에 저유전률층의 형성을 억제하며, 또한 임계값 시프트를 억제하는 것이 가능한 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명자들은 상기 문제를 극복하기 위해 예의 연구한 결과, 상기 문제는 모두, 절연층을 구성하는 원소와, 실리콘 기판 또는 전극을 구성하는 실리콘의 반응에 의해 발생하는 것인 점에 주목하여, 절연층의 위 또는 아래의 계면에서의 계면 반응 및 기판으로부터의 실리콘의 확산을 억제하는 재료로 이루어지는 배리어층을 형성한 구조가 유효한 것을 발견하였다. 즉, 고유전률 절연층 중 적어도 위 또는 아래의 계면에서, 실리콘의 확산 및 실리콘의 실리사이드 생성 반응이나, 저유전률 계면층의 생성을 일으키지 않고, 또한 SiO2에 비해 충분히 높은 유전률을 갖는 절연층을 배리어층으로서 설치한 구조를 제공한다.
본 발명에 따르면, 반도체 장치에 적용되는 고유전률 절연층에서, 절연층 구성 성분과 실리콘의 반응을 억제하며, 절연층 표면에 저유전률층의 형성을 억제하고, 또한 임계값 시프트를 억제하는 것이 가능한 반도체 장치 및 그 제조 방법을 제공할 수 있다.
〈실시예〉
이하에서는 본 발명을 상세하게 설명한다.
먼저, 실리콘 기판 상에 형성한 La 및 Al을 포함하는 금속 산화물층(이하, La 및 Al을 포함하는 금속 산화물층을 「LaAlO층」으로 표기함)의 특성을, 계면 반응 및 실리콘 확산 억제 효과에 주목하여 평가한 결과를 설명한다.
도 1은, HF 처리에 의해 자연 산화막을 제거한 n형 실리콘 기판 상에, LaAlO3 단결정 기판을 타깃으로 한 레이저 어블레이션법에 의해 LaAlO층을 5㎚ 퇴적 한 후, RTA(Rapid Thermal Anneal) 장치에 도입하고, 상압의 질소 분위기에서 1000℃, 30초의 RTA 처리를 실시한 시료의 단면 TEM 상이다. 도 1에서 볼 수 있는 바와 같이, 실리콘 기판과 LaAlO층의 계면은 직접 접하며, 어떠한 천이층도 존재하지 않고, 또한 저유전률 계면층도 생성하지 않는다. 또한, LaAlO층은 아몰퍼스층이었다.
도 2는 상기 LaAlO층의 Si2s, Al2p 및 La4d의 XPS 스펙트럼이다. Si2s 스펙트럼에 관해서는, 실리콘의 피크는 기판의 메탈에 기인하는 것뿐이며, 산화물 상태에 기인하는 피크는 관측되지 않는다. 이 결과는 TEM 상에서 계면층이 생성되지 않았던 결과와 모순되지 않는다. 또한, Al2p 및 La4d의 XPS 스펙트럼에서도, 모두 산화물에 기인하는 피크만으로 실리사이드의 형성에 기인하는 피크는 관측되지 않는다.
이들 결과는, 1000℃의 열 처리를 실시하였다고 하여도, LaAlO층은 기판의 실리콘의 반응에 의한 산화물, 실리사이드의 생성 모두 일어나지 않는 것을 나타내고 있다.
이들 결과는, 다결정 실리콘 전극 상에 LaAlO층을 적층한 경우, LaAlO층과 전극의 계면에서도 마찬가지로 얻어진다.
다음으로, 이 LaAlO층을, 실리콘 기판과, Hf 산화물의 게이트 절연층의 계면에 형성한 경우의 LaAlO층의 특성을 평가한 결과를 설명한다.
상기와 마찬가지의 방법에 의해 2㎚의 LaAlO층을 실리콘 기판 상에 퇴적시킨 후, 이것에 연속하여 HfO2를 타깃으로 한 레이저 어블레이션법에 의해 HfO2를 퇴적시키고, 1000℃, 30초의 RTA 처리를 실시하였다.
도 3에 이 시료의 2차 이온 질량 분석법(SIMS)에 의해 산소와 실리콘의 깊이 방향 분석을 행한 결과(도 3의 (b)), 및 비교를 위해 LaAlO층을 형성하지 않은 것 외에는 동일한 조건에 의해 제작한 HfO2 단층막에 대하여 동일하게 SIMS에 의한 분석을 행한 결과(도 3의 (a))를 나타낸다.
도 3으로부터 분명한 바와 같이, LaAlO층이 실리콘 기판과, HfO2층의 계면에 존재하고 있는 경우(도 3의 (b))는 실리콘 기판으로부터 HfO2층 내나 표면에의 실리콘의 확산 및 실리콘 기판과 LaAlO층 계면에서의 계면층의 생성은 관측되지 않지만, LaAlO층을 형성하지 않고, HfO2 단층층인 경우(도 3의 (a))에는, 실리콘 기판으로부터의 실리콘이 층 내를 확산하여, HfO2층 표면에서 석출되어 있는 것과, 실리콘 기판과 HfO2층 계면에 계면층이 생성되어 있는 것을 알 수 있다.
상기 도 3의 (a)와 도 3의 (b)의 비교의 결과에 의해, HfO2 절연층에서의 실리콘의 확산이나 계면층의 발생에 대한, LaAlO층의 배리어성은 절대적인 것이 나타나 있다.
다음으로 LaAlO층의 실리콘 확산에 대한 배리어성이 발현되는 데 적합한 막 두께를 평가하기 위해, LaAlO의 막 두께를 0.3㎚, 0.5㎚, 0.7㎚, 0.9㎚로 변화시키고, 1000℃, 30초의 RTA 처리를 실시하여, X선 광전자 분광법에 의해 표면에서 석 출되는 실리콘의 피크 강도를 평가한 결과를 도 4에 나타낸다.
도 4로부터 분명한 바와 같이, 막 두께 0.5㎚를 경계로 Si 피크 강도가 현저하게 작아지고 있으며, 0.5㎚ 이상에서는 거의 검출되지 않는다. 즉, LaAlO층의 실리콘 확산이 충분한 배리어성을 얻기 위해서는 0.5㎚ 이상의 막 두께가 바람직한 것을 알 수 있다.
다음으로 LaAlO층(아몰퍼스층)의 결정화에 대한 내열성을 평가하기 위해, LaAlO의 막 두께를 1.5㎚, 2.0㎚, 2.5㎚로 변화시키고, 1000℃, 30초의 RTA 처리를 실시하여, LaAlO3(600) 피크에 주목하여, 인-플레인 X선 회절 측정을 행한 결과를 도 5에 나타낸다.
도 5로부터, LaAlO3(600)의 회절 피크는, 막 두께 1.5㎚, 2.0㎚에서는 관측되지 않는 것에 대하여, 2.5㎚의 막 두께에서는 극히 미약한 피크가 관측된다. 이것은 2.0㎚ 이하의 막 두께에서는, 1000℃, 30초의 RTA 처리를 실시하여도 LaAlO는 결정화되지 않은 데 대하여, 2.5㎚에서는 동일한 프로세스를 거침으로써 결정화가 유기되는 것을 나타내고 있다. 예를 들면, 게이트 절연층에서의 결정화는, 그 결정 입계가, 전극인 다결정 실리콘을 활성화시키기 위해 도입되는 붕소나 비소 등의 불순물의 확산 경로로 되며, 이들 불순물이 채널까지 확산되기 때문에, 임계값 변동을 가져오거나, 결정 입계가 트랩 준위를 형성할 수 있기 때문에, 억제할 현상이다. 이것을 고려할 때, 게이트 절연층의 배리어층으로서의 LaAlO층은, 1000℃, 30초의 RTA 처리를 실시하여도 결정화가 유기되지 않는, 2㎚ 이하의 막 두께로 이용 하는 것이 바람직하다고 할 수 있다.
상기와 같은, 실리콘 확산에의 배리어성, 및 결정화에의 내열성인 것을 고려하면, LaAlO 배리어층의 막 두께는, 0.5㎚ 이상 2㎚ 이하의 아몰퍼스층인 것이 바람직하다.
도 3의 (b)에서 관측되는 바와 같은, 실리콘 기판의 실리콘이 확산되어 절연층 표면에서 석출되는 현상은, Zr, Ti, Ta의 산화물을 고유전률 절연층으로서 적용한 경우에도 마찬가지로 관측된다. 즉, 이들 절연층을 단순히 게이트 절연층으로서 이용한 경우, 실리콘 기판과 절연층의 계면에서는 실리콘 산화물 등을, 절연층과 전극의 계면에서는 표면에서는 실리콘 산화물 외에 실리사이드 등을 형성시켜, 저유전률 계면층으로 되거나, 임계값을 시프트시킬 우려가 있다. 따라서, 이들 절연층에서도 LaAlO층의 존재에 의해 실리콘 기판과 절연층 구성 성분의 반응이나, 실리콘의 절연층 내에서의 확산이 억제되며, 나아가서는 저유전률 계면층이나 임계값 시프트의 발생을 억제할 수 있다.
Hf, Zr, Ti, Ta의 산화물은 유전률이 높으며, 또한 내열성이 우수하기 때문에, 고온 프로세스를 거쳐서도 열화가 적은, 예를 들면 MISFET의 게이트 절연층 등 반도체 장치의 절연층으로서 적합하다. 한편, La와 Al을 포함하는 금속 산화물은, 상기한 바와 같은 배리어재로서 적합한 특성을 갖는 것은 물론, 그것 자체의 유전률이 높기 때문에, 박막화하여 고유전률 게이트 절연막에서의 실리콘 계면에서의 배리어재로서 사용하는 것에 매우 적합하다. 따라서 양자를 적층함으로써 신뢰성이 높은 반도체 장치를 얻을 수 있다.
LaAlO층은, 구체적으로는 예를 들면 LaAlO3으로 표시되는 La와 Al을 포함하는 복합 산화물이 이용되는데, 기판 또는 전극의 계면에 저유전률 반응층을 생성시키기 어려운 재료, 예를 들면, La2O3이나 Al2O3가 일부 포함되어 있어도 된다.
또한, 상기의 예에서는, 일련의 성막을 레이저 어블레이션법에 의해 행하였는데, 이 방법에 의한 제막에 한정되는 것은 아니며, CVD법, MBE법, 증착법, ALD법 등의 방법을 이용하여도 된다.
또한, 상기의 예에서는, LaAlO층은 아몰퍼스층이었는데, 실리콘(100) 기판 상에서는, 실리콘(100)과 LaAlO3의 미스매치는 1.1%로 작기 때문에, 실리콘 기판 상에 적극적으로 형성한 LaAlO3 결정층, 또한 LaAlO3은, 실리콘 기판 상에 에피택셜 성장하는 것이 가능하기 때문에, 보다 바람직하게는, 결정 입계가 발생하기 어려운 LaAlO3의 에피택셜 단결정층을 이용하여도 된다. 이 LaAlO3 결정은 페로브스카이트 구조를 가져서 대단히 치밀하며 안정된 층이 형성되기 때문에 배리어재로서도 효과를 나타낸다.
본 발명에 따른 반도체 장치는, MISFET에서의 게이트 절연층 및 게이트 전극 구조, 불휘발성 메모리 소자의 게이트 전극 및 절연층 구조, 용량 소자의 캐패시터의 전극 및 절연층 구조 등에 적용할 수 있지만 이들에 한정되는 것은 아니다.
도 6은 MISFET을 갖는 반도체 장치의 일 실시예를 나타내는 단면도이다. n형 실리콘 기판(101) 표면에, 실리콘 산화물층으로 이루어지는 소자 분리층(102)이 형성되어 있다. 소자 분리층(102)에 의해 획정된 소자 영역에는, 소스/드레인 확산층(105)이 형성되어 있다. 소스/드레인 확산층(105) 간의 n형 실리콘 기판(101) 상에는, 두께 약 2㎚∼5㎚의 게이트 절연층(103)과, 게이트 절연층(103) 상에 설치된, 폴리실리콘층인 게이트 전극(104)이 형성되어 있다.
게이트 절연층(103)과 실리콘 기판(101)의 계면에는 두께 약 0.5㎚∼2㎚의 기판-게이트 절연층 계면 배리어층(1011), 게이트 절연층(103)과 게이트 전극(104)의 계면에는 두께 약 0.5㎚∼2㎚의 게이트 절연층-게이트 전극 계면 배리어층(1012)이 형성되어 있다. 기판-게이트 절연층 계면 배리어층(1011), 게이트 절연층-게이트 전극 계면 배리어층(1012)에 본 발명에 따른 La와 Al을 포함하는 금속 산화물층이 적용된다.
기판-게이트 절연층 계면 배리어층(1011), 게이트 절연층(103), 게이트 전극(104), 게이트 절연층-게이트 전극 계면 배리어층(1012)의 측벽에는 실리콘 질화층의 게이트 측벽(107)이 형성되어 있다. 이렇게 해서, 게이트 전극(104)과, 소스/드레인 확산층(105)을 갖는 MISFET이 구성되어 있다.
이러한 MISFET이 형성된 n형 실리콘 기판(101) 상에는, 실리콘 산화층으로 이루어지는 층간 절연층(108)이 형성되어 있다. 층간 절연층(108)에는, 소스/드레인 확산층(105)에 달하는 컨택트홀이 개구되어 있다. 컨택트홀 내에는, 소스/드레인 확산층(105)에 전기적으로 접속하는 알루미늄의 금속 배선(109)이 매립되어 있다.
도 6에서는, 게이트 절연층(103)에 대하여, 그 상하 양 계면에 각 기판-게이 트 절연층 계면 배리어층(1011), 게이트 절연층-게이트 전극 계면 배리어층(1012)을 설치한 예를 나타내었는데, 기판-게이트 절연층 계면 배리어층(1011), 게이트 절연층-게이트 전극 계면 배리어층(1012) 중 적어도 한쪽이 존재하고 있어도 본 발명의 효과가 발휘된다. 바람직하게는, 적어도 기판-게이트 절연층 계면 배리어층(1011)이 설치되어 있으며, 보다 바람직하게는, 기판-게이트 절연층 계면 배리어층(1011), 게이트 절연층-게이트 전극 계면 배리어층(1012)의 양쪽이 형성되어 있는 것이 본 발명의 효과를 높이는 데에 있어서 바람직하다.
게이트 절연층(103)으로서는 HfO, HfO2, HfSiO4, HfSiON, ZrO2, ZrSiO4, TiO2, TaO5, Ta2O5, Sr2Ta2O7, SrTiO3, BaTiO3, CaTiO3, BaxSr1-xTiO3, PbTiO3, PbZrxTi1-xO3, SrBi2Ta2O9, SrBi2(TaxNb1-x)2O9, CeO2, HfAlO, HfAlON 혹은 Bi2(TaxNb1-x)O6 등에 의해 구성되는 것을 들 수 있다.
또한, 게이트 전극(106)으로서는 다결정 SiGe나 TiN, Mo, Au, Al, Pt, Ag, W 등의 금속 게이트 전극이어도 무방하다.
다음으로 도 6에 도시하는 MISFET을 갖는 반도체 장치의 제조 방법의 일 실시예에 대하여 도 7, 도 8을 이용하여 설명한다. 도 7, 도 8은 MISFET의 제조 공정의 일 실시예를 나타내는 개략적 단면도이다.
여기서는 HfO2 게이트 절연층에 대하여, LaAlO층을 상하의 계면 배리어층에 적용한 MISFET을 예로 하여 제작 방법에 대하여 설명한다.
먼저, 도 7의 (a)에 도시한 바와 같이, p형 실리콘 기판(101) 상에, 실리콘 열 산화막에 의해 소자 분리 영역(102)을 형성한다. 또한, 도면에서는 소자 분리 영역(102)이 기판 표면보다도 상방으로 나와 있는데, 소자분 영역(102)의 상면을 기판 표면과 동일한 높이로 하여도 된다.
다음으로, 도 7의 (b)에 도시한 바와 같이, 실리콘 기판 표면에 LaAlO층의 배리어층(1011)을 1.5㎚ 형성하는 금속 산화물 형성 공정 (A), 게이트 절연층으로 되는 HfO2층을 2㎚ 형성하는 절연층 형성 공정, 또한 LaAlO층의 배리어층(1012)을 다시 1.5㎚ 형성하는 금속 산화물 형성 공정 (B)를 행한다. 금속 산화물 형성 공정 (A), (B)의 상세 내용은 후술한다. 금속 산화물 형성 공정 (A), (B)는 희망하는 배리어층의 형성 위치에 의해 한쪽에만 행하여도 되며, 양쪽에 행하여도 된다.
다음으로, 도 7의 (c)에 도시한 바와 같이, 화학 기상 성장법에 의해 폴리실리콘막(104)을 전면에 퇴적하고, 다음으로, 도 8의 (d)에 도시한 바와 같이, 폴리실리콘막을 패터닝하여 게이트 전극(104)을 형성하는 전극 형성 공정을 행한다.
다음으로, 도 8의 (e)에 도시한 바와 같이, 게이트부의 측벽에 예를 들면 실리콘 질화막으로부터 형성되는 측벽 절연막(107)을 형성한다.
다음으로, 도 8의 (f)에 도시한 바와 같이, 전면에, 예를 들면 P를 이온 주입하고, 그 후 열 처리를 행하여, P를 실리콘 기판(101) 내에 확산하여 활성화시켜서, 소스 영역 및 드레인 영역(105)을 형성한다.
이 이후의 공정은 통상의 MIS형 트랜지스터의 제작 공정에 준하고 있으며, 화학 기상 성장법에 의해 전면에 층간 절연막으로 되는 실리콘 산화막을 퇴적하고, 이 층간 절연막(108)에 컨택트홀을 개구하며, 계속해서 스퍼터법에 의해 전면에 Al막을 퇴적하고, 이 Al막을 반응성 이온 에칭에 의해 패터닝하여 알루미늄 배선(109)을 형성함으로써, 상기 도 6에 도시한 바와 같은 구조를 갖는 MIS형 트랜지스터가 완성된다.
이와 같이 하여 형성된 MISFET은, 약 1000℃ 이상의 고온 프로세스를 거쳐서도 게이트 절연층의 누설 전류가 매우 낮게 억제되며, 또한 임계값의 시프트도 관측되지 않으며, 양호한 동작을 나타낸다.
이하에 상기의 금속 산화물 형성 공정 (A), (B)에 대하여 보다 상세하게 설명한다.
금속 산화물 형성 공정 (A), (B)로서 적용 가능한 금속 산화물 형성 공정 중 하나의 예는, 실리콘 기판 표면 혹은 절연막 표면, 혹은 그 양쪽에, 레이저 어블레이션법, CVD법, MBE법, 증착법, ALD법 등의 방법에 의해 La와 Al을 포함하는 산화물을 형성한다. 예를 들면, 레이저 어블레이션법에 의해서는, LaAlO3 단결정을 타깃으로 한 제막으로 형성할 수 있다.
금속 산화물 형성 공정 (A), (B)로서 적용 가능한 금속 산화물 형성 공정의 다른 예로서는, 실리콘 기판 표면 혹은 절연막 표면, 혹은 그 양쪽에, 메탈 La 및 메탈 Al을 1 원자층 이하의 두께로 퇴적한 메탈층을 형성한 후, 상기 메탈층 상에 산화성 분위기에서 La 및 Al을 포함하는 산화물층을 퇴적으로 함과 함께 상기 메탈층을 산화하는 방법이 있다. 이 때, 예를 들면 분자 빔 에피택시법(MBE법)을 적용 할 수 있다. 그 구체예에 대하여 이하에 설명한다.
먼저, HF 처리에 의해 자연 산화층이 제거된 n형 실리콘 기판을 MBE 챔버에 도입하고, 기판 온도를 300℃로 하며, 금속 La 및 금속 Al을 증발원으로서 이용하여, 실리콘 기판 상에 La 및 Al을 조성비 1:1의 비율로 1 원자층 증착한다. 그 후, 기판 온도를 600℃로 승온시키고, MBE 장치에 1×10-4㎩의 산소를 도입하면서, 금속 La 및 금속 Al을 증발원으로 하여, 1㎚의 LaAlO층을 퇴적한다.
이와 같이 하여 퇴적된 층의 XPS 스펙트럼은, 도 2에 도시한 것과 마찬가지의 것이며, Si의 산화물 상태의 피크 및, La와 Al의 메탈 기인된 피크는 관측되지 않고, Si는 기판의 피크만, La 및 Al은 각각 산화물에 기인하는 피크만이 관측되었다. 이 결과는, 최초로 1 원자층 퇴적된 La 및 Al은, 그 후의 프로세스에 의해 산화되어, 실리콘 기판 상에는 직접 LaAlO층이 존재하여서, 계면에 어떠한 천이층도 존재하지 않는 것을 나타내고 있다. 또한, 이러한 방법에 의해 제작된 배리어층은, 도 3과 마찬가지의 실리콘 확산에 대한 양호한 배리어 특성을 나타내며, 실리콘과의 실리사이드 생성 반응 및 저유전률 계면층의 생성을 일으키지 않는다.
본 발명의 추가 장점 및 변형은 기술에서의 숙련자라면 쉽게 알 수 있을 것이다. 따라서, 보다 더 넓은 측면에서의 본 발명은, 본원에 설명되며 나타난 상세한 설명 및 대표적인 실시예들에 한정되지 않는다. 따라서, 첨부된 특허청구범위 및 그들의 등가물에 의해 규정된 바와 같이 포괄적인 발명의 개념의 범주 또는 정신 내에서 여러 가지 변형들이 이루어질 수 있다.
본 발명에 따르면, 반도체 장치에 적용되는 고유전률 절연층에서, 절연층 구성 성분과 실리콘의 반응을 억제하고, 절연층 표면에 저유전률층의 형성을 억제하며, 또한 임계값 시프트를 억제하는 것이 가능한 반도체 장치 및 그 제조 방법을 제공할 수 있다.

Claims (17)

  1. 실리콘 기판과,
    상기 실리콘 기판 상에 형성되고 적어도 Hf, Zr, Ti, Ta로부터 선택되는 적어도 1종의 원소의 산화물의 절연층과,
    상기 절연층 상에 형성된 전극과,
    상기 실리콘 기판과 상기 절연층의 계면 및 상기 절연층과 상기 전극의 계면중 적어도 한쪽의 계면에, La 및 Al을 포함하는 금속 산화물층
    을 구비하고,
    상기 La 및 A1을 포함하는 금속 산화물층은, 아몰퍼스층인 것을 특징으로 하는 반도체 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 La 및 Al을 포함하는 금속 산화물층은, LaAlO3층인 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 La 및 Al을 포함하는 금속 산화물층은, 막 두께가 0.5㎚ 이상 2㎚ 이하인 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 La 및 Al을 포함하는 금속 산화물층은, 상기 실리콘 기판과 상기 절연층의 계면에, 상기 실리콘 기판 및 상기 절연층과 접하여 형성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 La 및 Al을 포함하는 금속 산화물층은, 상기 절연층과 상기 전극의 계면에, 상기 절연층 및 상기 전극에 접하여 형성되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 절연층이 게이트 절연층이며, 상기 전극이 게이트 전극인 MISFET을 구비하는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    상기 전극은 폴리실리콘 전극인 것을 특징으로 하는 반도체 장치.
  9. 실리콘 기판 상에 Hf, Zr, Ti, Ta로부터 선택되는 적어도 1종의 원소의 산화물의 절연층을 형성하는 절연층 형성 공정과,
    상기 절연층 상에 전극을 형성하는 전극 형성 공정과,
    상기 절연층 형성 공정 전에, 상기 실리콘 기판 표면에, La 및 Al을 포함하는 금속 산화물층을 형성하는 금속 산화물 형성 공정, 및 상기 절연층 형성 공정 후이고 상기 전극 형성 공정 전에, 상기 절연층 표면에, La 및 Al을 포함하는 금속 산화물층을 형성하는 금속 산화물 형성 공정으로 나타내는 공정 중 적어도 한쪽의 금속 산화물 형성 공정
    을 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 La 및 Al을 포함하는 금속 산화물층은, 아몰퍼스층인 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제9항에 있어서,
    상기 La 및 Al을 포함하는 금속 산화물층은, LaAlO3층인 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제9항에 있어서,
    상기 La 및 Al을 포함하는 금속 산화물층은, 막 두께가 0.5㎚ 이상 2㎚ 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 실리콘 기판 상에 Hf, Zr, Ti, Ta로부터 선택되는 적어도 1종의 원소의 산화물의 절연층을 형성하는 절연층 형성 공정과,
    상기 절연층 상에 전극을 형성하는 전극 형성 공정과,
    상기 절연층 형성 공정 전에, 상기 실리콘 기판 표면에, 메탈 La 및 메탈 Al을 1 원자층 이하의 두께로 퇴적한 메탈층을 형성한 후, 상기 메탈층 상에 산화성 분위기에서 La 및 Al을 포함하는 금속 산화물층을 퇴적으로 함과 함께 상기 메탈층을 산화하는 금속 산화물 형성 공정, 및 상기 절연층 형성 공정 후이고 상기 전극 형성 공정 전에, 상기 절연층 표면에, 메탈 La 및 메탈 Al을 1 원자층 이하의 두께로 퇴적한 메탈층을 형성한 후, 상기 메탈층 상에 산화성 분위기에서 La 및 Al을 포함하는 금속 산화물층을 퇴적으로 함과 함께 상기 메탈층을 산화하는 금속 산화물 형성 공정으로 나타내는 공정 중 적어도 한쪽의 금속 산화물 형성 공정
    을 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 La 및 Al을 포함하는 금속 산화물층은, 아몰퍼스층인 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제13항에 있어서,
    상기 La 및 Al을 포함하는 금속 산화물층은, LaAlO3층인 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제13항에 있어서,
    상기 La 및 Al을 포함하는 금속 산화물층은, 막 두께가 0.5㎚ 이상 2㎚ 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제13항에 있어서,
    상기 전극은 폴리실리콘 전극인 것을 특징으로 하는 반도체 장치의 제조 방법.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060267113A1 (en) * 2005-05-27 2006-11-30 Tobin Philip J Semiconductor device structure and method therefor
JP4868910B2 (ja) * 2006-03-30 2012-02-01 株式会社東芝 半導体装置およびその製造方法
JP4309911B2 (ja) 2006-06-08 2009-08-05 株式会社東芝 半導体装置およびその製造方法
EP1916706B1 (en) * 2006-10-23 2016-08-31 Imec Method for forming a semiconductor device and semiconductor device thus obtained
US20080164582A1 (en) * 2007-01-05 2008-07-10 Shrinivas Govindarajan Semiconductor devices and methods of manufacture thereof
JP5178152B2 (ja) 2007-11-05 2013-04-10 株式会社東芝 相補型半導体装置及びその製造方法
JP5232035B2 (ja) * 2009-02-06 2013-07-10 株式会社東芝 半導体装置及びその製造方法
JP5135250B2 (ja) * 2009-02-12 2013-02-06 株式会社東芝 半導体装置の製造方法
JP5387173B2 (ja) * 2009-06-30 2014-01-15 富士通セミコンダクター株式会社 半導体装置及びその製造方法
WO2011033637A1 (ja) * 2009-09-17 2011-03-24 株式会社 東芝 半導体装置の製造方法
JP2012060063A (ja) * 2010-09-13 2012-03-22 Toshiba Corp 半導体装置及びその製造方法
JP5439420B2 (ja) * 2011-03-22 2014-03-12 株式会社東芝 記憶装置
JP6424028B2 (ja) * 2014-07-02 2018-11-14 Dmg森精機株式会社 工作機械の配置構造
JP7210344B2 (ja) * 2019-03-18 2023-01-23 キオクシア株式会社 半導体装置及びその製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010051012A (ko) * 1999-10-25 2001-06-25 비센트 비.인그라시아, 알크 엠 아헨 실리콘과의 금속 산화물 경계면을 포함하는 반도체 구조를제조하기 위한 방법
KR20030024897A (ko) * 2001-06-21 2003-03-26 마츠시타 덴끼 산교 가부시키가이샤 반도체장치 및 그 제조방법

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2816192B2 (ja) 1989-08-16 1998-10-27 株式会社日立製作所 半導体装置の製造方法
US6407435B1 (en) * 2000-02-11 2002-06-18 Sharp Laboratories Of America, Inc. Multilayer dielectric stack and method
JP2002141503A (ja) * 2000-08-24 2002-05-17 National Institute Of Advanced Industrial & Technology 自己整合型トランジスタの製造方法
US20020089023A1 (en) * 2001-01-05 2002-07-11 Motorola, Inc. Low leakage current metal oxide-nitrides and method of fabricating same
US6541280B2 (en) 2001-03-20 2003-04-01 Motorola, Inc. High K dielectric film
JP2002314072A (ja) * 2001-04-19 2002-10-25 Nec Corp 高誘電体薄膜を備えた半導体装置及びその製造方法並びに誘電体膜の成膜装置
US6642131B2 (en) * 2001-06-21 2003-11-04 Matsushita Electric Industrial Co., Ltd. Method of forming a silicon-containing metal-oxide gate dielectric by depositing a high dielectric constant film on a silicon substrate and diffusing silicon from the substrate into the high dielectric constant film
US6528376B1 (en) * 2001-11-30 2003-03-04 Taiwan Semiconductor Manufacturing Co., Ltd. Sacrificial spacer layer method for fabricating field effect transistor (FET) device
JP3840207B2 (ja) * 2002-09-30 2006-11-01 株式会社東芝 絶縁膜及び電子素子
WO2004053997A1 (en) * 2002-12-09 2004-06-24 Interuniversitair Microelektronica Centrum (Imec) Method for forming a dielectric stack
US6828200B2 (en) * 2003-01-03 2004-12-07 Texas Instruments Incorporated Multistage deposition that incorporates nitrogen via an intermediate step
JP3834564B2 (ja) 2003-06-13 2006-10-18 シャープ株式会社 半導体装置及びその製造方法
JP4105044B2 (ja) * 2003-06-13 2008-06-18 株式会社東芝 電界効果トランジスタ
US7045847B2 (en) * 2003-08-11 2006-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with high-k gate dielectric
US6958511B1 (en) * 2003-10-06 2005-10-25 Fasl, Llc Flash memory device and method of fabrication thereof including a bottom oxide layer with two regions with different concentrations of nitrogen
US7002224B2 (en) * 2004-02-03 2006-02-21 Infineon Technologies Ag Transistor with doped gate dielectric
US20050224897A1 (en) * 2004-03-26 2005-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. High-K gate dielectric stack with buffer layer to improve threshold voltage characteristics
US7105889B2 (en) * 2004-06-04 2006-09-12 International Business Machines Corporation Selective implementation of barrier layers to achieve threshold voltage control in CMOS device fabrication with high k dielectrics
US7115959B2 (en) * 2004-06-22 2006-10-03 International Business Machines Corporation Method of forming metal/high-k gate stacks with high mobility

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010051012A (ko) * 1999-10-25 2001-06-25 비센트 비.인그라시아, 알크 엠 아헨 실리콘과의 금속 산화물 경계면을 포함하는 반도체 구조를제조하기 위한 방법
KR20030024897A (ko) * 2001-06-21 2003-03-26 마츠시타 덴끼 산교 가부시키가이샤 반도체장치 및 그 제조방법

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Publication number Publication date
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US20060054961A1 (en) 2006-03-16
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US20080318404A1 (en) 2008-12-25
US7833865B2 (en) 2010-11-16
JP2006080409A (ja) 2006-03-23

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