KR20060034467A - 다층 유전체막으로 이루어진 트랜지스터 및 그 제조 방법 - Google Patents

다층 유전체막으로 이루어진 트랜지스터 및 그 제조 방법 Download PDF

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KR20060034467A
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Abstract

특성 및/또는 신뢰성이 향상된 트랜지스터가 제공된다. 트랜지스터는 채널 영역 상에 형성된 다층 유전체막으로, 다층 유전체막 전체 두께의 1/2 이상의 두께를 가지고 금속산화물, 금속실리케이트, 알루미네이트 또는 이들의 혼합물로 이루어진 하부 유전체막과 하부 유전체막 상에 형성되고 3족 금속 산화물, 3족 금속 질화물, 13족 금속 산화물 또는 13족 금속 질화물로 이루어진 상부 유전체막을 구비하는 다층 유전체막 및 다층 유전체막상에 형성된 게이트 전극을 포함한다. 트랜지스터의 제조 방법 또한 제공된다.
다층 유전체막, 다층 게이트 전극, 금속 실리케이트, 3족 금속 산화물, 문턱 전압

Description

다층 유전체막으로 이루어진 트랜지스터 및 그 제조 방법{Transistor having multi-dielectric layer and fabrication method thereof}
도 1a는 본 발명의 제1 실시예에 따른 트랜지스터의 단면도이다.
도 1b는 본 발명의 제2 실시예에 따른 트랜지스터의 단면도이다.
도 1c는 본 발명의 제3 실시예에 따른 트랜지스터의 단면도이다.
도 2a 및 도 2b는 실험예 1에 따라 제조한 트랜지스터의 C-V 특성을 나타내는 그래프들이다.
도 3a 및 도 3b는 실험예 2에 따라 제조한 트랜지스터의 C-V 특성을 나타내는 그래프들이다.
도 4a 및 도 4b는 실험예 1 및 2에 따라 제조한 트랜지스터의 문턱 전압 특성을 나타내느 그래프들이다.
도 5a 및 도 5b는 실험예 1 및 2에 따라 제조한 트랜지스터의 BTI 특성을 나타내는 그래프들이다.
도 6a 및 도 6b는 실험예 5에 따라 제조한 유전체막의 XPS(X-ray Photoelectron Spectroscopy) 분석 결과를 나타내는 그래프들이다.
(도면의 주요 부분에 대한 부호의 설명)
10: 유전체막 11, 11': 하부 유전체막
13, 13': 상부 유전체막 20: 게이트 전극
21: 하부 게이트 전극 23: 상부 게이트 전극
본 발명은 특성 및 신뢰성이 개선된 트랜지스터 및 그 제조 방법에 관한 것이다.
집적 회로의 각 세대가 발전함에 따라, 고집적도 및 고성능을 제공하기 위하여 소자의 크기는 점차 작아지고 있다. 특히, 게이트 유전체막은 가능한 얇게 형성한다. 이는 게이트 유전체막의 두께가 감소할수록 MOS 트랜지스터와 같은 미세 전자 소자의 구동 전류가 증가하기 때문이다. 따라서, 소자의 성능을 향상시키기 위하여 극도로 얇을 뿐만 아니라 신뢰성이 있고 결함이 적은 게이트 유전체막을 형성하는 것이 점점 중요해지고 있다.
수십년 동안 열산화막 즉 실리콘 산화막이 게이트 유전체막으로 사용되어 왔다. 이는 실리콘 열 산화막이 하부의 실리콘 기판에 대하여 안정적이고 상대적으로 제조 공정이 간단하기 때문이다.
그러나, 실리콘 산화막은 3.9 정도의 낮은 유전상수를 가지므로 실리콘 산화막으로 이루어진 게이트 유전체막의 두께를 감소시키는 데에는 한계가 있을 뿐만 아니라 특히 얇은 실리콘 산화막으로 이루어진 게이트 유전체막을 통하여 흐르는 게이트 누설전류로 인하여 실리콘 산화막의 두께를 감소시키는 것은 더욱 어렵다.
이에 따라, 실리콘 산화막보다 두꺼우나 소자의 성능을 개선시킬 수 있는 대체 유전체막으로 하프늄 산화막, 지르코늄 산화막 등의 단일 금속 산화막, 하프늄 실리케이트, 지르코늄 실리케이트 등의 금속 실리케이트 또는 하프늄 알루미늄 산화물 등의 알루미네이트와 같은 고유전율(high k) 유전체막이 검토되고 있다.
그런데, 이들 고유전율 유전체막 중에서 하프늄 또는 지르코늄 계열의 유전막을 pMOS 소자에 적용할 경우 문턱 전압이 실리콘 산질화물(SiON)을 유전체막으로 적용했을 경우의 문턱 전압 보다 0.3 내지 0.6V 정도 큰 문턱 전압이 얻어진다. 채널 엔지니어링으로 조절할 수 있는 마진이 0.1 내지 0.2V 정도 수준인 것을 고려할 때 현 공정에 고유전율 유전체막을 적용할 경우 문턱 전압을 원하는 수준으로 조절하는데는 한계가 있다.
또, 이들 고유전율 유전체막 상에 직접 폴리실리콘 게이트 전극을 형성할 경우 게이트 공핍(depletion)이 발생하고 nMOS 소자의 경우에는 PBTI(Positive Bias Temperature Instability) 특성이 열화된다.
따라서, 문턱 전압 등 소자 특성이 양호하고 BTI 특성이 열화되지 않아서 신뢰성이 높은 트랜지스터에 적합한 유전체막 및 게이트 전극 구조가 요구된다.
본 발명이 이루고자 하는 기술적 과제는 특성 및 신뢰성이 향상된 트랜지스터를 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 특성 및 신뢰성이 향상된 트랜지스터의 제조 방법을 제공하고자 하는 것이다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 트랜지스터는 기판 내에 형성된 소오스 및 드레인 영역, 상기 소오스 및 드레인 영역 사이의 채널 영역 상에 형성된 다층 유전체막으로, 상기 다층 유전체막 전체 두께의 1/2 이상의 두께를 가지고 금속산화물, 금속실리케이트, 알루미네이트 또는 이들의 혼합물로 이루어진 하부 유전체막과 상기 하부 유전체막 상에 형성되고 3족 금속 산화물, 3족 금속 질화물, 13족 금속 산화물 또는 13족 금속 질화물로 이루어진 상부 유전체막을 구비하는 다층 유전체막, 및 상기 다층 유전체막 상에 형성된 게이트 전극을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 트랜지스터는 기판 내에 형성된 소오스 및 드레인 영역, 상기 소오스 및 드레인 영역 사이의 채널 영역 상에 형성된 다층 유전체막으로, 금속 실리케이트로 이루어진 하부 유전체막과 상기 하부 유전체막 상에 형성되고 상기 금속과 동일한 금속 및 3족 또는 13족 금속 원소의 실리케이트로 이루어진 상부 유전체막을 구비하는 다층 유전체막 및 상기 다층 유전체막 상에 형성된 게이트 전극을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 트랜지스터 제조 방법은 기판 상에 다층 유전체막을 형성하는 단계로, 상기 다층 유전체 막 전체 두께의 1/2 이상의 두께로 금속산화물, 금속실리케이트, 알루미네이트 또는 이들의 혼합물로 이루어진 하부 유전체막을 형성하고, 상기 하부 유전체막 상에 3족 금속 산화물, 3족 금속 질화물, 13족 금속 산화물 또는 13족 금속 질화물로 이루어진 상부 유전체막을 형성하여 상기 다층 유전체막을 형성하는 단계, 및 상기 다층 유전체막 상에 게이트 전극을 형성하는 단계를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 트랜지스터 제조 방법은 기판 상에 다층 유전체막을 형성하되, 금속 실리케이트로 이루어진 하부 유전체막을 형성하고, 상기 하부 유전체막 상에 상기 금속과 동일한 금속 및 3족 또는 13족 금속 원소의 실리케이트로 이루어진 상부 유전체막을 형성하여 상기 다층 유전체막을 형성하는 단계 및 상기 다층 유전체막 상에 게이트 전극을 형성하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해 석되어지는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 발명에 따른 트랜지스터는 DRAM, SRAM 등의 휘발성 메모리 소자 또는 EEPROM, 플래쉬 메모리 소자 등의 비휘발성 메모리 소자, MEMS(Micro Electro Mechanical System) 소자, 광전자 (optoelectronic) 소자, 디스플레이 소자(display device) 등에 적용될 수 있다. 또, 본 발명에 따른 트랜지스터가 형성되는 기판으로는 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어진 기판, SOI(Silicon On Insulator) 기판, 세라믹 기판, 석영 기판 등이 있으나, 이는 예시적인 것에 불과하다. 이하 실시예들에서는 가장 범용적으로 사용되는 실리콘 기판을 예로 들어 설명한다.본 발명의 실시예들에 따른 트랜지스터는 특성 향상에 적합한 다층 유전체막과 게이트 구조로 구현될 것이다. 본 발명의 바람직한 실시예들은 도 1a 내지 도 1c를 참조함으로써 가장 잘 이해될 수 있을 것이다. 도 1a 내지 도 1c는 본 발명의 제1 내지 제3 실시예에 따른 트랜지스터의 단면도들이다.
본 발명의 제1 실시예에 따른 트랜지스터를 나타내는 도 1a를 참조하면, 기판(1)에 형성된 소오스/드레인 영역(3)에 의해 정의되는 채널 영역(5) 상에 다층 유전체막(10)이 형성되고, 다층 유전체막(10)상부에 다층 게이트 전극(20)이 형성되어 있다.
실리콘 기판(1)은 폴리싱된 실리콘 기판, 에피택시에 의해 성장한 단결정 에피 기판 또는 SOI(Silicon On Insulator) 기판일 수 있다.
다층 유전체막(10)은 하부 유전체막(11) 및 상부 유전체막(13)으로 구성된 이중막 구조(double layer structure)로 이루어진다. 이 때, 하부 유전체막(11)의 두께는 다층 유전체막(10) 두께의 1/2 이상이 되는 것이 다층 유전체막(10)의 유전율 및 누설 전류 특성을 최적화할 수 있다. 하부 유전체막(11)은 실리콘 산화물, 실리콘 질화물. 실리콘 산질화물보다 유전율이 큰 물질로 구성된다. 따라서, 하부 유전체막(11)은 금속산화물, 금속실리케이트, 알루미네이트 또는 이들의 혼합막으로 이루어질 수 있다. 또, 금속산화물, 금속실리케이트, 알루미네이트 및 이들의 혼합막으로부터 선택된 이종막들의 적층막으로 이루어질 수 있다. 또, 하부 유전체막(11)은 질소 원자를 더 포함할 수 있다. 즉, 상술한 물질들의 질화물로 이루어질 수도 있다.
금속산화물로는 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 탄탈륨 산화물(Ta2O5), 티타늄 산화물(TiO2), 알루미늄 산화물(Al2O3), 란탄 산화물(La2O3) 또는 가돌리늄 산화물(Gd2O3)과 같은 란타노이드(lanthanoid) 산화물, 이트륨 산화물(Y2O3), 등이 사용될 수 있다. 그러나 본 발명은 이들 금속 산화물에 한정되지 않으며, 본 발명의 사상 및 범위 내에서 본 발명에 적합한 어떠한 다른 물질도 사용될 수 있다.
금속 실리케이트로는 M1-xSixO2로 표시되는 물질이 사용될 수 있으며, x는 0.1-0.99이고, M은 하프늄(Hf), 지르코늄(Zr), 탄탈륨(Ta), 티타늄(Ti), 스트론튬(Sr), 바륨(Ba), 스칸듐(Sc), 이트륨(Y) 또는 란탄(La)일 수 있다. 그러나, 본 발 명은 이들 금속들에 한정되지 않으며, 본 발명의 사상 및 범위 내에서 본 발명에 적합한 어떠한 다른 물질도 사용될 수 있다.
알루미네이트로는 M' xAlyOz로 표시되는 물질이 사용될 수 있으며, M'로는 하프늄(Hf), 지르코늄(Zr), 탄탈륨(Ta), 티타늄(Ti), 스트론튬(Sr), 바륨(Ba), 스칸듐(Sc), 이트륨(Y) 또는 란탄(La)일 수 있다. 그러나, 본 발명은 이들 금속들에 한정되지 않으며, 본 발명의 사상 및 범위 내에서 본 발명에 적합한 어떠한 다른 물질도 사용될 수 있다.
실리콘으로 이루어진 채널 영역(5)과의 정합성(coherency)이 우수하고 계면 트랩 밀도(Dit)가 작으며, 실리콘 산화막의 형성열보다 더 음(more negative)의 형성열 값을 가져서 형성 공정시 화학적으로 안정한 상태를 유지하여 실리콘 산화막과 같이 등가산화막 두께를 증가시키는 불필요한 계면층이 형성되지 않도록 하며, 후속의 고온의 어닐링 조건하에서도 비정질을 유지하여 전류가 흐를 수 있는 결정 입계가 형성되지 않도록 하기 위해서, 하부 유전체막(11)으로는 금속 실리케이트가 적합할 수 있다. 금속 실리케이트 중에서 제조 공정 및 다양한 특성들이 연구된 하프늄 실리케이트(Hf1-xSixO2)가 CMOS 소자에 용이하게 적용될 수 있다.
그리고, 금속 실리케이트의 경우 금속의 조성비를 나타내는 1-x의 값을 변화시킴으로써 최적의 유전율을 나타내도록 할 수 있다. 1-x는 0.5 내지 0.9 범위인 것이 유전율의 최적화 관점에서 바람직하다. 그러나, 본 발명은 상기 1-x의 범위에 의해서 한정되지 않음은 물론이다.
하부 유전체막(11)은 상술한 특성들을 충분히 만족시키고 전체 유전체막(10)의 유전율을 최대로 하면서 누설전류 특성도 만족시킬 수 있는 두께를 가진다. 따라서, 하부 유전체막(11)은 60Å 이하 두께를 가진다.
상부 유전체막(13)은 하부 유전체막(11)으로 인해 변동되는 nMOS와 pMOS의 문턱전압(Vth)을 조절할 수 있는 물질로 구성된다. 또, 미세 전자 소자를 완성하기 위한 후속의 고온의 어닐링 조건하에서도 비정질을 유지하여 전류가 흐를 수 있는 결정 입계가 형성되지 않는 물질로 구성된다.
따라서, 상부 유전체막(13)은 3족 금속 산화물, 3족 금속 질화물, 13족 금속 산화물 또는 13족 금속 질화물로 이루어질 수 있다. 3족 또는 13족 금속 산화물로는 알루미늄 산화물, 란탄노이드 산화물, 또는 이트륨 산화물 을 예로 들 수 있다. 3족 또는 13족 금속 질화물은 상기 산화물에 질소를 더 포함하는 알루미늄 질화물, 란탄노이드 질화물 또는 이트륨 질화물을 예로 들 수 있다. 하부 유전체막(11)과 상부 유전체막(13)이 모두 금속 산화물로 구성되는 경우 하부 유전체막(11)과 상부 유전체막(13)을 구성하는 금속이 다른 것이 적합하다.
3족 금속 산화물, 3족 금속 질화물, 13족 금속 산화물 또는 13족 금속 질화물이 문턱 전압을 조절하는 기작은 고정 전하 모델과 페르미 준위 피닝(pinning) 모델로 설명할 수 있으나, 상부 유전체막(13)에 의한 문턱 전압 조절 기작은 이에 한정되는 것은 아니며, 문턱 전압 조절에 적합한 모델이라면 어느 것이나 적용가능함은 물론이다.
먼저, 고정 전하 모델에 따르면, 3족 금속 산화물, 3족 금속 질화물, 13족 금속 산화물 또는 13족 금속 질화물로 이루어진 박막 내부에는 음의 고정 전하가 존재하여 문턱 전압이 양의 방향으로 이동하도록 하여 nMOS의 문턱 전압은 증가하도록 하고 pMOS의 문턱 전압은 감소하도록 하는 것으로 추측할 수 있다.
페르미 준위 피닝 모델에 따르면, 게이트 전극, 예컨대 폴리실리콘 전극의 도전성 밴드(Ec) 근처에 치우쳐 있는 페르미 준위 피닝 위치가 3족 금속 산화물, 3족 금속 질화물, 13족 금속 산화물 또는 13족 금속 질화물로 이루어진 박막이 삽입되면서 아래 쪽으로 이동하면서, 게이트 전극의 유효 일 함수(effective work function)가 증가하고 이로부터 nMOS의 문턱 전압은 증가하도록 하고 pMOS의 문턱 전압은 감소하도록 하는 것으로 추측할 수 있다.
nMOS와 pMOS의 문턱 전압을 최적화하도록 하기 위해서는 상부 유전체막(13)은 박막 상태로 형성되어야 한다. 따라서, 상부 유전체막(13)의 두께는 10Å 이하인 것이 적합하다.
다층 게이트 전극(20)은 하부 게이트 전극(21) 및 상부 게이트 전극(23)으로 구성된 이중막 구조(double layer structure)로 형성된다.
하부 게이트 전극(21)은 PBTI 특성 열화 및 게이트 공핍 등을 방지할 수 있는 도전성 박막으로 이루어진다. 도전성 박막은 그 위에 형성되는 상부 게이트 전극(21) 내의 도펀트(dopant)들이 확산되는 것을 방지하는 역할을 하면서 전하 트랩핑을 근본적으로 억제할 수 있는 물질로 이루어질 수 있다. 따라서, 하부 게이트 전극(21)은 금속 또는 금속 질화물로 이루어질 수 있다. 금속은 텅스텐, 몰리브덴, 티타늄, 탄탈륨, 하프늄, 지르코늄 또는 알루미늄일 수 있다. 금속 질화물은 상기 금속의 질화물 또는 탄탈륨실리콘질화물일 수 있다. 하부 게이트 전극(21)은 100Å이하의 두께일 수 있다.
상부 게이트 전극(23)은 폴리실리콘, 텅스텐, 몰리브덴, 티타늄, 탄탈륨, 하프늄, 지르코늄, 알루미늄 등의 금속, 이들 금속으로부터 얻어지는 실리사이드화물, 폴리사이드로 이루어질 수 있다. 이중 CMOS 공정과의 적합성을 고려할 때 폴리실리콘 또는 폴리사이드가 상부 게이트 전극(23)으로 보다 효과적으로 적용될 수 있다.
도 1b를 참고하면, 제2 실시예에 따른 트랜지스터는 하부 유전체막(도 1a 의 11 참고)으로 금속 실리케이트를 형성하고 그 위에 상부 유전체막(도 1a의 13 참고)으로 3족 금속 산화물, 3족 금속 질화물, 13족 금속 산화물 또는 13족 금속 질화물을 적층한 후에 실시하는 어닐링의 조건에 따라 하부 유전체막의 구성 성분들이 상부 유전체막으로 확산되어 얻어진 새로운 하부 유전체막(11')과 새로운 상부 유전체막(13')으로 이루어진 다층 유전체막(10')을 포함하는 트랜지스터에 관한 것이다. 이 경우에도 새로운 하부 유전체막(11')의 두께가 전체 유전체막의 두께의 1/2 이상이 된다.
제2 실시예에 따르면, 하부 유전체막(11')은 금속 실리케이트로 이루어진다. 금속 실리케이트는 제1 실시예와 마찬가지로 M1-xSixO2로 표시되는 물질이 사용될 수 있으며, x는 0.1-0.99이고, M은 하프늄(Hf), 지르코늄(Zr), 탄탈륨(Ta), 티타늄(Ti), 스트론튬(Sr), 바륨(Ba), 스칸듐(Sc), 이트륨(Y), 란탄(La)일 수 있다. 그러 나, 본 발명은 이들 금속들에 한정되지 않으며, 본 발명의 사상 및 범위 내에서 본 발명에 적합한 어떠한 다른 물질도 사용될 수 있다. 그리고, 제1 실시예와 마찬가지로 1-x는 0.5 내지 0.9 범위인 것이 유전율의 최적화 관점에서 바람직하다. 그러나, 본 발명은 상기 1-x의 범위에 의해서 한정되지 않음은 물론이다.
상부 유전체막(13')은 하부 유전체막(11')을 구성하는 금속과 실리콘이 확산되어 형성된 실리케이트로 이루어진다. 구체적으로 상부 유전체막(13')은 하부 유전체막(11')을 구성하는 금속 및 상기 금속과 다른 3족 또는 13족 금속의 실리케이트로 이루어진다. 예컨대, 하프늄 알루미늄 실리케이트, 하프늄 란탄 실리케이트, 하프늄 이트륨 실리케이트, 하프늄 가돌리늄 실리케이트, 지르코늄 알루미늄 실리케이트, 지르코늄 란탄 실리케이트, 지르코늄 이트륨 실리케이트, 지르코늄 가돌리늄 실리케이트, 탄탈륨 알루미늄 실리케이트, 탄탈륨 란탄 실리케이트, 탄탈륨 이트륨 실리케이트, 탄탈륨 가돌리늄 실리케이트, 티타늄 알루미늄 실리케이트, 티타늄 란탄 실리케이트, 티타늄 이트륨 실리케이트, 티타늄 가돌리늄 실리케이트, 스트론튬 알루미늄 실리케이트, 스트론튬 란탄 실리케이트, 스트론튬 이트륨 실리케이트, 스트론튬 가돌리늄 실리케이트, 바륨 알루미늄 실리케이트, 바륨 란탄 실리케이트, 바륨 이트륨 실리케이트, 바륨 가돌리늄 실리케이트, 스칸듐 알루미늄 실리케이트, 스칸듐 란탄 실리케이트, 스칸듐 이트륨 실리케이트, 스칸듐 가돌리늄 실리케이트, 이트륨 알루미늄 실리케이트, 이트륨 란탄 실리케이트, 이트륨 가돌리늄 실리케이트, 란탄 알루미늄 실리케이트, 란탄 이트륨 실리케이트, 란탄 가돌리늄 실리케이트를 예로 들 수 있다. 또한, 상부 유전체막(13')은 상기 물질들에 질 소를 더 포함할 수도 있다.
게이트 전극(23)은 제1 실시예와 마찬가지로 하부 게이트 전극(21) 및 상부 게이트 전극(23)으로 구성된 이중막 구조(double layer structure)로 형성될 수 있다. 따라서, 제1 실시예에서 설명한 물질들이 하부 게이트 전극(21)과 상부 게이트 전극(23)을 구성하기 위해 사용될 수 있으며, 이에 대한 설명은 생략하도록 한다.
도 1c는 본 발명의 제3 실시예에 따른 트랜지스터의 구조를 나타낸 단면도이다. 도 1c를 참고하면, 제3 실시예는 제1 실시예 및 제2 실시예와 대체로 동일하나, 게이트 전극(20)이 다층이 아니라 단층으로 이루어진다는 점에 있어서 다르다. 즉, 제1 및 제2 실시예에서 설명한 다층 유전체막(10, 10') 상에 단층 게이트 전극(20)이 형성된다. 따라서, 제1 및 제2 실시예에서 설명한 다층 유전체막(10, 10')에 대한 상세한 설명은 생략하도록 한다.
게이트 전극(20)을 단층막으로 구성할 경우에는 게이트 전극(20) 자체가 PBTI 특성 열화 및 게이트 공핍 등을 방지할 수 있어야 한다. 따라서, 게이트 전극(20)은 금속, 금속 질화물 또는 금속 실리사이드로 구성될 수 있다.
금속은 텅스텐, 몰리브덴, 티타늄, 탄탈륨, 하프늄, 지르코늄 또는 알루미늄이고, 금속 질화물은 상기 금속의 질화물 또는 탄탈륨실리콘질화물일 수 있다. 금속 실리사이드는 상기 금속의 실리사이드화물일 수 있다.
또, 도 1a 내지 도 1c에 도시되어 있지는 않으나, 하부 유전체막(11, 11')의 하부에 실리콘 산화막(SiO2) 또는 실리콘 산질화막(SiON)을 더 포함할 수도 있다. 실리콘 산화막 또는 실리콘 산질화막은 실리콘 기판(1)과의 정합성이 우수하기 때문에 그 위에 형성되는 하부 유전체막(11, 11')의 정합성을 향상시키기 위해서 더 구비할 수 있다. 실리콘 산화막은 자연산화막일 수 있다. 또, 실리콘 산화막은 급속 열적 산화, 습식 산화등에 의도적으로 성장시킨 산화막일 수도 있다.
이하에서는 도 1a 내지 도 1c에 예시되어 있는 트랜지스터의 제조 방법을 설명한다.
먼저 도 1a 내지 도 1c에 도시되어 있는 바와 같은 채널 영역(5)을 구비하는 기판(1)을 준비한다. 이어서, 채널 영역(5) 상에 하부 유전체막(11)을 형성한다.
하부 유전체막(11)을 상술한 금속 산화물로 형성하고자 할 경우, 원자층 증착방법을 사용하면, 낮은 온도에서 형성하는 것이 가능하다. 나아가, 원자층 증착방법을 사용함으로써, 다양한 전구체(precursor)들이 사용될 수 있고, 막의 두께를 정밀하게 제어할 수 있다. 금속 산화물을 형성하기 위한 원자층 증착 방법은 금속 소오스(M), 퍼지 가스(P), 산소 소오스(O), 및 퍼지 가스(P) 공급 공정을 번갈아가면서 반복적으로 실시함으로써 진행될 수 있다. 이와 같은 공정을 반복하여 60Å 이하의 두께로 금속산화물막을 형성한다. 금속 산화물막을 HfO2 또는 ZrO2 로 형성할 경우에는 아래 표 1에 기재된 물질들이 금속 소오스(M)로 사용될 수 있다.
[표 1]
Hf Zr
할라이드 HfCl4 ZrCl4
알콕사이드 Hf(OtC4H9)4 Hf(OC2H5)4 Zr(OtC4H9)4
아미드 Hf(N(C2H5)2)4 Hf(N(CH3)2)4 Hf(N(CH3C2H5)4 Zr(N(C2H5)2)4 Zr(N(CH3)2)4 Zr(N(CH3C2H5))4
알콕시아민 Hf(dmae)4 Zr(dmae)4
기타
상기 표 1에서 dmae는 디메틸아민이다.
산소 소오스로는 H2O, O3, O 래디컬, 알코올(예., 이소프로필알코올), D2O, H2O2가 사용될 수 있다.
물론, 금속 산화물은 화학 기상 증착법(CVD), 유기금속 화학기상증착법(MOCVD) 또는 반응성 스퍼터링 기술을 사용하여 형성할 수도 있다. 유기금속 화학기상증착 기술은 하프늄 소오스로서 Hf-t-부톡사이드를 사용할 수 있고, 지르코늄 소오스로서 Zr-t-부톡사이드를 사용할 수 있다.
하부 유전체막(11)을 금속 실리케이트로 형성하고자 할 경우, 원자층 증착법을 사용하면, 금속 산화물의 경우와 마찬가지로 낮은 온도에서 형성하는 것이 가능하고, 다양한 전구체(precursor)들이 사용될 수 있고, 막의 두께 및 실리콘의 조성을 정밀하게 제어할 수 있다.
금속 실리케이트막을 형성하기 위한 원자층 증착 방법에 따르면 금속 소오스(M), 퍼지 가스(P), 실리콘 소오스(Si), 퍼지 가스(P), 산소 소오스(O), 및 퍼지 가스(P) 공급 공정을 번갈아가면서 반복적으로 실시하거나 금속 소오스(M), 퍼지 가스(P), 산소 소오스(O), 및 퍼지 가스(P) 공급 공정과 실리콘 소오스(Si), 퍼지 가스(P), 산소 소오스(O) 및 퍼지 가스(P) 공급 공정을 번갈아 반복적으로 실시함 으로써 진행될 수 있다. 이와 같은 공정을 반복하여 60Å 두께 이하로 금속 실리케이트막을 형성한다.
금속 실리케이트막을 Hf1-x Six O2 또는 Zr1-x Six O2 로 형성할 경우에는 아래 표 2에 기재된 물질들이 금속 소오스(M)와 실리콘 소오스(Si)로 사용될 수 있다.
[표 2]
Hf Zr Si
할라이드 HfCl4 ZrCl4 SiCl4
알콕사이드 Hf(OtC4H9)4 Hf(OC2H5)4 Zr(OtC4H9)4 Si(OC4H9)4 Si(OCH3)4 Si(OC2H5)4
아미드 Hf(N(C2H5)2)4 Hf(N(CH3)2)4 Hf(N(CH3C2H5))4 Zr(N(C2H5)2)4 Zr(N(CH3)2)4 Zr(N(CH3C2H5))4 Si(N(C2H5)2)4 Si(N(CH3)2)4 Si(N(CH3C2H5))4
알콕시아민 Hf(dmae)4 Zr(dmae)4 Si(dmae)4
기타 SiH4, SiCl4H2
상기 표 2에서 dmae는 디메틸아민이다.
산소 소오스로는 H2O, O3, O 래티컬, 알코올(예., 이소프로필알코올), D2O, H2O2가 사용될 수 있다. 이외에도, 본 발명의 사상 및 범위 내에서 본 발명에 적합한 다른 전구체들이 사용될 수도 있다.
물론, 금속 실리케이트막의 두께 및 조성비 측면에서 원자층 증착 방법과 유사한 수준으로 조절하는 것이 가능하다면, 화학 기상 증착법, 유기금속 화학기상증착법 또는 반응성 스퍼터링 기술을 사용할 수도 있다. 유기금속 화학기상증착 기술은 HF(O-Si-R3)4 또는 Zr(O-Si-R3)4 와 같은 전구체들을 사용하여 수행될 수 있다. 화학식들에서, "R"은 C2H5를 나타낸다. 이외에도, 하프늄 소오스로서 Hf-t-부톡사이 드가 사용될수 있고, 지르코늄 소오스로서 Zr-t-부톡사이드가 사용될수 있다. 또한, 실리콘 소오스로서는 테트라에톡시오르소실란(tetraethoxyorthosilane) 또는 테트라에틸오르소 실리케이트(tetraethylothorsilicate)가 사용될 수 있다.
또, 경우에 따라서는 금속 산화물을 결정화가 일어나지 않는 임계 두께 이하로 형성한 후 열처리에 의해 실리케이트화하여 금속 실리케이트를 형성할 수도 있다. 이와 관련된 방법은 본 출원인에게 공동 양도된 대한민국특허출원 제2004-0073078호에 충분히 개시되어 있으며, 상기 공개 특허의 내용은 본 명세서에 충분히 개시된 것처럼 원용되어 통합된다.
하부 유전체막(11)을 알루미네이트(M' xAlyOz)로 형성하고자 할 경우, 원자층 증착법을 사용하면, 금속 산화물 및 금속 실리케이트의 경우와 마찬가지로 낮은 온도에서 형성하는 것이 가능하고, 다양한 전구체(precursor)들이 사용될 수 있다.
알루미네이트막을 형성하기 위한 원자층 증착법에 따르면, 알루미늄 소오스(Al), 퍼지 가스(P), 산소 소오스(O), 퍼지 가스(P) 공급으로 이루어진 알루미늄 공정 사이클과 금속 소오스(M'), 퍼지 가스(P), 산소 소오스(O), 퍼지 가스(P) 공급으로 이루어진 금속 공정 사이클의 반복 비율은 형성되는 물질의 결정화 온도가 높아서 비정질 상태로 형성될 수 있는가, 순수 고정 전하량이 최소화될 수 있는가, 유전율을 최대화할 수 있는가 등을 고려하여 증착 조건을 결정한다. 이와 같은 공정을 반복하여 60Å 두께 이하로 알루미네이트막을 형성한다.
하부 유전체막(11)은 유전체막(10) 전체의 커패시턴스에 미치는 영향과 누설 전류 특성을 감안하여 형성 두께를 결정한다. 따라서, 하부 유전체막(11)은 60Å 두께 이하로 형성한다. 특히, 60Å은 후속 열처리 공정 동안 파핑 현상의 발생을 방지할 수 있는 최대 두께이다. 당업계에서 잘 알려진 바와 같이, 고유전체막을 형성하는 동안 유전체막 내에 포획되는 하이드록실(hydroxyl) 중성자들은 후속 어닐링 시에 폭발 현상을 유발시킨다. 그 결과 유전체막이 손상되어 그 내부에 홀(hole)을 남기는 파핑 현상이 발생한다. 따라서, 파핑 현상의 발생을 방지하기 위해서 하부 유전체막(11)은 60Å 이하의 두께로 형성한다.
선택적으로, 하부 유전체막(11)을 형성한 후 상부 유전체막(13) 형성 전에 열처리를 실시할 수 있다. 열처리는 단순 열처리 공정, 열적 질화(thermal nitridation) 공정, 열적 산화(oxidation) 공정 단독 또는 이들의 조합에 의해 진행할 수 있다.
단순 열처리 공정은 불활성 가스 분위기하 또는 진공 분위기하에서 진행할 수 있다. 불활성 가스는 Ar, He, N2, D2, H2 또는 이들의 조합일 수 있다.
열적 질화 공정은 질소 분위기하에서 진행할 수 있다. 열적 질화 공정은 직접적인 플라즈마 질화(Direct Plasma Nitridation), 리모트 플라즈마 질화(Remote Plasma Nitridation) 또는 NH3 플라즈마 질화 등의 플라즈마 질화 공정일 수 있다. 열적 질화 공정은 NH3, NO, N2O 분위기하에서의 급속 열 공정일 수 있다.
열적 산화 공정은 산소 분위기하에서 진행할 수 있다. 열적 산화 공정은 N2O, NO, O2 를 사용하는 건식 산화 공정, O3를 사용하는 어닐링 공정, 산소 라디칼 을 사용하는 산화 공정, O2 플라즈마를 사용하는 산화 공정, H2O를 사용하는 습식 산화 공정, 인-시츄 스팀 발생(ISSG)을 사용하는 습식 산화 공정, 수증기 발생(WVG)을 사용하는 습식 산화 공정일 수 있다.
상술한 열처리 공정들 중에서 RTP(Rapid Thermal Process) 장비에서 진행하는 공정이 본 발명에 효과적으로 적용될 수 있다. 구체적으로, RTN(Rapid Thermal Nitridation) 후 RTO(Rapid Thermal Oxidation)를 진행하는 방식이 효과적일 수 있다.
이어서, 하부 유전체막(11) 상에 상부 유전체막(13)을 형성한다. 상부 유전체막(13)은 nMOS와 pMOS의 문턱 전압을 최적화하기 위한 것이므로 박막 상태로 형성되어야 한다. 따라서, 상부 유전체막(13)의 두께는 10Å 이하인 것이 적합하다. 그러므로, 상부 유전체막(13) 또한 원자층 증착법으로 형성하는 것이 바람직하다.
상부 유전체막(13)을 형성하기 위한 원자층 증착 방법에 따르면 3족 금속 소오스(M), 퍼지 가스(P), 산소 소오스(O), 및 퍼지 가스(P) 공급 공정을 번갈아가면서 반복적으로 실시함으로써 진행될 수 있다. 이와 같은 공정의 반복 싸이클 수를 조절하거나 각 소오스 가스의 공급 시간을 조절함으로써 10Å 두께 이하로 상부 유전체막(13)을 형성한다. 상부 유전체막(13)을 알루미늄산화막으로 형성할 경우 Al 소오스로는 TMA(트리메틸알루미늄) 등이 산소 소오스로는 오존 등이 사용될 수 있다.
계속해서, 상부 유전체막(13)이 형성된 결과물에 대하여 어닐링 공정을 실시 한다. 어닐링은 N2 가스 분위기하에서 750 내지 950℃ 에서 30초 내지 1분간 진행한다. 어닐링의 조건에 따라서, 박막 상태로 형성된 상부 유전체막(13) 내로 하부 유전체막(11)을 구성하는 구성 성분들이 확산되어서 도 1b에 도시되어 있는 바와 같은 새로운 하부 유전체막(11')과 상부 유전체막(13')으로 이루어진 이중막 구조의 유전체막(10')이 얻어질 수도 있다.
또, 선택적으로 하부 유전체막(11')으로 금속 실리케이트를 앞에서 설명한 방법으로 형성한 후, 상부 유전체막(13')으로 하부 유전체막(11')을 구성하는 금속 및 상기 금속과 다른 3족 또는 13족 금속의 실리케이트를 원자층 증착법으로 형성함으로써 도 1b에 도시되어 있는 제2 실시예에 따른 트랜지스터의 다층 유전체막(10')을 형성할 수도 있다.
마지막으로, 유전체막(10 또는 10') 상부에 게이트 전극(20)을 형성한다.
제1 및 제2 실시예에 따라, 다층 구조의 게이트 전극을 형성할 수도 있고, 제3 실시예에 따라 단층 구조의 게이트 전극을 형성할 수도 있다.
다층 구조의 게이트 전극을 형성하고자 할 경우에는, 먼저, 유전체막(10 또는 10') 상부에 하부 게이트 전극(21)을 형성한다. 하부 게이트 전극은 PBTI 특성 열화 및 게이트 공핍 등을 방지하기 위해서 도전성 박막으로 형성한다. 도전성 박막은 100Å 두께 이하로 형성한다. 도전성 박막은 텅스텐, 몰리브덴, 티타늄, 탄탈륨, 하프늄, 지르코늄, 알루미늄 등의 금속, 상기 금속의 질화물 또는 탄탈륨실리콘질화물 등의 금속 실리콘 질화물로 형성할 수 있다. 도전성 박막은 금속, 금속 질화물 또는 금속 실리콘 질화물을 원자층 증착법, 화학기상증착법, 물리기상증착법 등을 사용하여 형성할 수 있다. 그 중에서도 원자층 증착법 또는 화학기상증착법이 유전체막(10 또는 10')의 손상을 방지하고 우수한 막질을 얻을 수 있다.
하부 게이트 전극(21)을 형성한 후 그 위에 상부 게이트 전극(23)을 형성한다. 상부 게이트 전극(23)은 폴리실리콘, 텅스텐, 몰리브덴, 티타늄, 탄탈륨, 하프늄, 지르코늄, 알루미늄 등의 금속, 이들 금속으로부터 얻어지는 실리사이드, 폴리사이드로 형성할 수 있다. 폴리실리콘의 경우 SiH2Cl2와 PH3 가스를 사용하여 저압화학기상증착법으로 형성한다.
도 1c에 도시되어 있는 제3 실시예와 같이 단층 구조의 게이트 전극(20)을 형성하고자 할 경우에는 단층 게이트 전극(20) 자체가 PBTI 특성 열화 및 게이트 공핍 등을 방지할 수 있어야 한다. 따라서, 텅스텐, 몰리브덴, 티타늄, 탄탈륨, 하프늄, 지르코늄, 알루미늄 등의 금속, 상기 금속의 질화물, 상기 금속의 실리콘 질화물, 상기 금속의 실리사이드화물 등을 사용하여 형성할 수 있다. 단층 게이트 전극(20)은 원자층 증착법, 화학기상증착법, 물리기상증착법 등을 사용하여 형성할 수 있다. 그 중에서도 원자층 증착법 또는 화학기상증착법이 유전체막(10 또는 10')의 손상을 방지하고 우수한 막질을 얻을 수 있다.
본 발명에 관한 보다 상세한 내용은 다음의 구체적인 실험예들을 통하여 설명하며, 여기에 기재되지 않은 내용은 이 기술 분야에서 숙련된 자이면 충분히 기술적으로 유추할 수 있는 것이므로 설명을 생략한다.
<실험예 1>
상부 유전체막이 문턱 전압에 미치는 영향을 다음과 같이 평가하였다. 먼저, 기판 상에 하부 유전체막으로 하프늄 실리케이트막을 30Å 두께로 형성하고, 상부 유전체막으로 알루미늄 산화막을 원자층 증착법으로 형성하였다. 이 때, 알루미늄 산화막의 증착 사이클을 1, 3 및 6으로 달리한 샘플들을 준비하였다. 이어서, 게이트 전극으로 폴리실리콘막을 형성한 후, 각 샘플별로 CMOS 공정을 이용하여 nMOS와 pMOS를 형성하여 테스트 샘플들을 준비하였다. 각 테스트 샘플들에 대하여 C-V 특성을 측정하였다. 그 결과가 도 2a 및 도 2b에 도시되어 있다.
도 2a는 nMOS에 대하여 측정한 결과를 도 2b는 pMOS에 대하여 측정한 결과를 나타내는 그래프이다 도 2a 및 도 2b에 도시되어 있는 바와 같이 알루미늄 산화막의 증착 사이클이 증가할수록 C-V 곡선이 nMOS와 pMOS 모두 양의 방향으로 이동하는 것을 알 수 있다. 이로부터 상부 유전체막으로 3족 금속 산화물인 알루미늄 산화막을 형성하면 nMOS의 문턱전압이 증가하도록 하고 pMOS는 문턱전압이 감소하도록 하여 SiON의 경우와 실질적으로 유사한 문턱전압 특성을 나타냄을 알 수 있다.
<실험예 2>
실험예 1과 동일하게 상부 유전체막이 문턱 전압에 미치는 영향을 다음과 같이 평가하였다. 먼저, 기판 상에 하부 유전체막으로 하프늄 실리케이트막을 30Å 두께로 형성하고, 상부 유전체막으로 알루미늄 산화막을 원자층 증착법으로 형성하였다. 이 때, 알루미늄 산화막의 증착 사이클을 1, 3 및 6으로 달리한 샘플들을 준비하였다. 이어서, 유전체막 상에 다층 게이트 전극을 형성하였다. 하부 게이트 전 극으로 티타늄 질화막을 40Å 두께로 형성하고, 상부 게이트 전극으로 도핑된 폴리실리콘막을 형성하여 테스트 샘플들을 준비하였다. 각 샘플별로 nMOS와 pMOS를 형성하고 이들에 대하여 C-V특성을 측정하였다. 그 결과가 도 3a 및 도 3b에 도시되어 있다.
도 3a는 nMOS에 대하여 측정한 결과를 도 3b는 pMOS에 대하여 측정한 결과를 나타내는 그래프이다 도 3a 및 도 3b에 도시되어 있는 바와 같이 알루미늄 산화막의 증착 사이클이 증가할수록 C-V 곡선이 nMOS와 pMOS 모두 양의 방향으로 이동하는 것을 알 수 있다. 이로부터 실험예 1과 마찬가지로 상부 유전체막으로 3족 금속 산화물인 알루미늄 산화막을 형성하면 nMOS의 문턱전압이 증가하도록 하고 pMOS는 문턱전압이 감소하도록 하여 SiON의 경우와 실질적으로 유사한 문턱전압 특성을 나타냄을 알 수 있다.
한편 도 2a 및 도 2b와 도 3a 및 도 3b를 비교해보면, 게이트 전극을 폴리실리콘으로 형성한 실험예 1에 비해 게이트 전극을 티타늄 질화막과 폴리실리콘막의 다층 게이트 전극으로 형성한 실험예 2의 경우 게이트 공핍이 거의 억제되었음을 알 수 있다. 즉, 실제로 소자가 작동하는 역전(inversion) 영역에서의 커패시턴스 값이 증가하게되고 동일 누설전류에서 약 5Å 정도의 CET(Capacitive Equivalent Thickness) 이득을 확보할 수 있음을 알 수 있다. 이로써 상부 유전체막으로 알루미늄 산화막을 형성하면 CMOS 소자의 문턱 전압 특성을 향상시킬 수 있음을 다시 확인할 수 있다. 또, 유전체막 상에 도전성 박막(티타늄 질화막)을 형성함으로써 폴리실리콘으로 이루어진 상부 게이트 전극의 공핍이 거의 억제됨을 알 수 있다.
<실험예 3>
실험예 1과 실험예 2에 준비한 테스트 샘플들에 대해서 문턱 전압 특성을 평가하였다. 그 결과가 도 4a 및 도 4b에 도시되어 있다. 도 4a 및 도 4b의 결과로부터 nMOS의 경우 문턱 전압이 증가하고 pMOS의 경우 문턱 전압이 감소하여 SiON의 문턱전압 값에 근접함을 알 수 있다.
<실험예 4>
실험예 1 및 실험예 2에서 준비한 테스트 샘플들에 대해서 BTI 특성을 평가하였다. 그 결과가 도 5a 및 도 5b에 도시되어 있다. BTI 특성은 10MV/㎝ 의 일정한 전압 스트레스를 가한 후에 Id-Vg 곡선을 스윕(sweep)하고 그 때의 문턱전압(Vth) 쉬프트양을 도시하는 방법으로 나타내었다.
도 5a에 도시되어 있는 바와 같이, 하프늄 실리케이트 하부 유전체막/알루미늄 산화막 상부 유전체막/티타늄 질화막 하부 게이트 전극/폴리실리콘 상부 게이트 전극으로 이루어진 nMOS의 PBTI 특성을 확인한 결과 기존의 하프늄 실리케이트 유전체막/폴리실리콘 게이트 전극으로 이루어진 nMOS의 PBTI 특성 대비 열화가 거의 억제되었으며, SiON 유전체막/폴리실리콘 게이트 전극으로 이루어진 nMOS의 PBTI 특성과 거의 동등한 수준임을 확인할 수 있다.
그리고, 도 5b에 도시되어 있는 바와 같이, SiON 유전체막/폴리실리콘 게이트 전극으로 이루어진 pMOS나 하프늄 실리케이트 유전체막/폴리실리콘 게이트 전극으로 이루어진 pMOS의 NBTI의 특성과 하프늄 실리케이트 하부 유전체막/알루미늄 산화막 상부 유전체막/티타늄 질화막 하부 게이트 전극/폴리실리콘 상부 게이트 전 극으로 이루어진 pMOS의 NBTI 특성을 비교해보면 본 발명에 따른 pMOS의 경우 문턱 전압 쉬프트가 더 작으면서 열화가 더 억제되었음을 알 수 있다.
이는 티타늄 질화막 하부 게이트 전극이 폴리실리콘 상부 게이트 전극내의 도펀트가 확산되는 것을 차단하는 확산 장벽막 역할을 하면서 전하 트랩핑을 근본적으로 억제하여 BTI 특성이 향상된 것으로 추측할 수 있다.
<실험예 5>
기판 상에 하부 유전체막으로 하프늄 실리케이트막을 50Å 두께로 형성하고, 상부 유전체막으로 알루미늄 산화막을 원자층 증착법으로 형성하였다. 이 때, 알루미늄 산화막의 증착 사이클을 1 및 6으로 달리한 샘플들을 준비하였다. 이어서, 950℃ 에서 30초 분간 어닐링을 실시하였다. 이렇게 얻어진 샘플들에 대해서 XPS(X-ray Photoelectron Spectroscopy) 분석을 실시하였다. 분석 결과가 도 6a 및 도 6b에 도시되어 있다.
도 6a 및 도 6b의 결과로부터 알루미늄산화막의 원자층 증착 사이클이 1회일 경우 알루미늄 피크 원자 농도(atomic concentration)(%)가 1.06%인 반면, 알루미늄산화막의 원자층 증착 사이클이 6회일 경우 유전체막 표면의 알루미늄 피크 원자 농도가 4.16%로 증가하였다.
한편, 하부 유전체막을 구성하는 하프늄과 실리콘이 상부에까지 확산되어 상부 유전체막이 실질적으로 하프늄 알루미늄 실리케이트로 변화하였음을 알 수 있다. 그 결과 유전체막이 하프늄 실리케이트(Hf1-xSixO2) 하부 유전체막/하프늄 알루 미늄 실리케이트(HfaAlbSicO2) 상부 유전체막의 새로운 이중막으로 구성될 수 있음을 알 수 있다.
본 발명에 따른 CMOS 소자는 다음과 같은 효과가 하나 혹은 그 이상 있다.
첫째, 종래의 고유전율 유전체막으로 이루어진 CMOS 소자에 비해 nMOS의 문턱 전압이 증가하고 pMOS의 문턱 전압이 감소하기 때문에 CMOS 소자의 문턱 전압 문턱 특성이 개선될 수 있다.
둘째, 게이트 공핍 등의 문제와 BTI 특성 열화를 방지하여 CMOS 소자의 신뢰성이 향상될 수 있다.

Claims (63)

  1. 기판 내에 형성된 소오스 및 드레인 영역;
    상기 소오스 및 드레인 영역 사이의 채널 영역 상에 형성된 다층 유전체막으로, 상기 다층 유전체막 전체 두께의 1/2 이상의 두께를 가지고 금속산화물, 금속실리케이트, 알루미네이트 또는 이들의 혼합물로 이루어진 하부 유전체막과 상기 하부 유전체막 상에 형성되고 3족 금속 산화물, 3족 금속 질화물, 13족 금속 산화물 또는 13족 금속 질화물로 이루어진 상부 유전체막을 구비하는 다층 유전체막; 및
    상기 다층 유전체막 상에 형성된 게이트 전극을 포함하는 트랜지스터.
  2. 제1 항에 있어서, 상기 하부 유전체막은 상기 금속실리케이트인 트랜지스터.
  3. 제2 항에 있어서, 상기 금속 실리케이트는 M1-xSixO2로 표시되고, 상기 x는 0.1-0.99이고, 상기 M은 하프늄, 지르코늄, 탄탈륨, 티타늄, 스트론튬, 바륨, 스칸듐, 이트륨 또는 란탄인 트랜지스터.
  4. 제3 항에 있어서, 상기 금속 실리케이트는 하프늄실리케이트(Hf1-xSixO2)인 트랜지스터.
  5. 제4 항에 있어서, 상기 1-x는 0.5~0.9인 트랜지스터.
  6. 제4 항에 있어서, 상기 상부 유전체막은 알루미늄산화물인 트랜지스터.
  7. 제6 항에 있어서, 상기 게이트 전극은 금속 질화물 또는 금속 실리콘 질화물로 이루어진 하부 게이트 전극과 상기 하부 게이트 전극 상에 형성되고 폴리실리콘 또는 폴리사이드로 이루어진 상부 게이트 전극으로 이루어진 다층 게이트 전극인 트랜지스터.
  8. 제7 항에 있어서, 상기 하부 게이트 전극은 티타늄 질화물인 트랜지스터.
  9. 제8 항에 있어서, 상기 상부 게이트 전극은 폴리실리콘 또는 폴리사이드로 이루어진 트랜지스터.
  10. 제9 항에 있어서, 상기 하부유전체막 하부에 SiO2 막 또는 SiON막을 더 포함하는 트랜지스터.
  11. 제9 항에 있어서, 상기 하부 유전체막은 질소를 더 포함하는 트랜지스터.
  12. 제1 항에 있어서, 상기 상부 유전체막은 알루미늄 산화물, 란탄노이드 산화물, 이트륨 산화물, 알루미늄 질화물, 란타노이드 질화물, 또는 이트륨 질화물인 트랜지스터.
  13. 제1 항에 있어서, 상기 게이트 전극은 금속, 금속 질화물, 금속 실리콘 질화물 박막으로 이루어진 하부 게이트 전극과 상기 하부 게이트 전극 상에 형성되고 폴리실리콘, 금속, 금속 실리사이드 또는 폴리사이드로 이루어진 상부 게이트 전극으로 이루어진 다층 게이트 전극인 트랜지스터.
  14. 제13 항에 있어서, 상기 하부 게이트 전극은 상기 금속 질화물 또는 상기 금속 실리콘 질화물로 이루어진 트랜지스터.
  15. 제14 항에 있어서, 상기 금속 질화물은 텅스텐, 몰리브덴, 티타늄, 탄탈륨, 하프늄, 지르코늄 또는 알루미늄 금속의 질화물이고, 상기 금속 실리콘 질화물은 상기 금속의 실리콘 질화물인 트랜지스터.
  16. 제13 항에 있어서, 상기 상부 게이트 전극은 폴리실리콘 또는 폴리사이드로 이루어진 트랜지스터.
  17. 제1 항에 있어서, 상기 게이트 전극은 금속, 금속 질화물, 금속 실리콘 질화물 또는 금속 실리사이드화물로 이루어진 단층 게이트 전극인 트랜지스터.
  18. 기판 내에 형성된 소오스 및 드레인 영역;
    상기 소오스 및 드레인 영역 사이의 채널 영역 상에 형성된 다층 유전체막으로, 금속 실리케이트로 이루어진 하부 유전체막과 상기 하부 유전체막 상에 형성되고 상기 금속과 동일한 금속 및 3족 또는 13족 금속 원소의 실리케이트로 이루어진 상부 유전체막을 구비하는 다층 유전체막; 및
    상기 다층 유전체막 상에 형성된 게이트 전극을 포함하는 트랜지스터.
  19. 제18 항에 있어서, 상기 하부 유전체막은 상기 다층 유전체막의 전체 두께의 1/2 이상의 두께를 가지는 트랜지스터.
  20. 제18 항에 있어서, 상기 금속 실리케이트는 M1-xSixO2로 표시되고, 상기 x는 0.1-0.99이고, 상기 M은 하프늄, 지르코늄, 탄탈륨, 티타늄, 스트론튬, 바륨, 스칸듐, 이트륨 또는 란탄인 트랜지스터.
  21. 제20 항에 있어서, 상기 금속 실리케이트는 하프늄실리케이트(Hf1-xSixO2)인 트랜지스터.
  22. 제21 항에 있어서, 상기 1-x는 0.5~0.9인 트랜지스터.
  23. 제21 항에 있어서, 상기 상부 유전체막은 하프늄 알루미늄 실리케이트(HfaAlbSicO2)인 트랜지스터.
  24. 제23 항에 있어서, 상기 게이트 전극은 금속 질화물 또는 금속 실리콘 질화물로 이루어진 하부 게이트 전극과 상기 하부 게이트 전극 상에 형성되고 폴리실리콘 또는 폴리사이드로 이루어진 상부 게이트 전극으로 이루어진 다층 게이트 전극인 트랜지스터.
  25. 제24 항에 있어서, 상기 하부 게이트 전극은 티타늄 질화물인 트랜지스터.
  26. 제25 항에 있어서, 상기 하부유전체막 하부에 SiO2 막 또는 SiON막을 더 포함하는 트랜지스터.
  27. 제25 항에 있어서, 상기 하부 유전체막은 질소를 더 포함하는 트랜지스터.
  28. 제18 항에 있어서, 상기 상부 유전체막은 상기 금속알루미늄실리케이트, 상 기 금속란탄노이드실리케이트, 또는 상기금속이트륨실리케이트인 트랜지스터.
  29. 제28 항에 있어서, 상기 상부 유전체막은 하프늄 알루미늄 실리케이트 (HfaAlbSicO2)인 트랜지스터.
  30. 제18 항에 있어서, 상기 게이트 전극은 금속, 금속 질화물, 금속 실리콘 질화물 박막으로 이루어진 하부 게이트 전극과 상기 하부 게이트 전극 상에 형성되고 폴리실리콘, 금속, 금속 실리사이드 또는 폴리사이드로 이루어진 상부 게이트 전극으로 이루어진 다층 게이트 전극을 더 포함하는 트랜지스터
  31. 제30 항에 있어서, 상기 하부 게이트 전극은 상기 금속 질화물 또는 상기 금속 실리콘 질화물로 이루어진 트랜지스터.
  32. 제31 항에 있어서, 상기 금속 질화물은 텅스텐, 몰리브덴, 티타늄, 탄탈륨, 하프늄, 지르코늄 또는 알루미늄 금속의 질화물이고, 상기 금속 실리콘 질화물은 상기 금속의 실리콘 질화물인 트랜지스터.
  33. 제31 항에 있어서, 상기 상부 게이트 전극은 폴리실리콘 또는 폴리사이드로 이루어진 트랜지스터.
  34. 기판 상에 다층 유전체막을 형성하는 단계로, 상기 다층 유전체막 전체 두께의 1/2 이상의 두께로 금속산화물, 금속실리케이트, 알루미네이트 또는 이들의 혼합물로 이루어진 하부 유전체막을 형성하고, 상기 하부 유전체막 상에 3족 금속 산화물, 3족 금속 질화물, 13족 금속 산화물 또는 13족 금속 질화물로 이루어진 상부 유전체막을 형성하여 상기 다층 유전체막을 형성하는 단계; 및
    상기 다층 유전체막 상에 게이트 전극을 형성하는 단계를 포함하는 트랜지스터의 제조 방법.
  35. 제34 항에 있어서, 상기 게이트 전극을 형성하는 단계 전에 상기 다층 유전체막을 어닐링하는 단계를 더 포함하는 트랜지스터의 제조 방법.
  36. 제35 항에 있어서, 상기 어닐링 단계는 750 내지 950℃에서 실시하는 트랜지스터의 제조 방법.
  37. 제35 항에 있어서, 상기 어닐링 단계는 30초 내지 1분간 실시하는 트랜지스터의 제조 방법.
  38. 제34 항에 있어서, 상기 하부 유전체막을 형성하고 상기 상부 유전체막을 형성하는 사이에 단순 열처리 공정, 열적 질화 공정, 열적 산화 공정 또는 이들의 조합 공정을 더 실시하는 트랜지스터의 제조 방법.
  39. 제38 항에 있어서, 상기 하부 유전체막을 형성하고 상기 상부 유전체막을 형성하는 사이에 열적 질화 공정과 열적 산화 공정을 차례대로 실시하는 트랜지스터의 제조 방법.
  40. 제34 항에 있어서, 상기 하부 유전체막과 상기 상부 유전체막은 원자층 증착법으로 형성하는 트랜지스터의 제조 방법.
  41. 제34 항에 있어서, 상기 하부 유전체막은 상기 금속실리케이트로 형성하는 트랜지스터의 제조 방법.
  42. 제41 항에 있어서, 상기 금속 실리케이트는 M1-xSixO2로 표시되고, 상기 x는 0.1-0.99이고, 상기 M은 하프늄, 지르코늄, 탄탈륨, 티타늄, 스트론튬, 바륨, 스칸듐, 이트륨 또는 란탄인 트랜지스터의 제조 방법.
  43. 제42 항에 있어서, 상기 금속 실리케이트는 하프늄실리케이트(Hf1-xSixO2)인 트랜지스터의 제조 방법.
  44. 제43 항에 있어서, 상기 1-x는 0.5~0.9인 트랜지스터의 제조 방법.
  45. 제43 항에 있어서, 상기 상부 유전체막은 알루미늄산화물로 형성하는 트랜지스터의 제조 방법.
  46. 제45 항에 있어서, 상기 게이트 전극은 금속 질화물 또는 금속 실리콘 질화물로 이루어진 하부 게이트 전극과 상기 하부 게이트 전극 상에 형성되고 폴리실리콘 또는 폴리사이드로 이루어진 상부 게이트 전극으로 이루어진 다층 게이트 전극으로 형성하는 트랜지스터의 제조 방법.
  47. 제46 항에 있어서, 상기 하부 게이트 전극은 티타늄 질화물로 형성하는 트랜지스터의 제조 방법.
  48. 제47 항에 있어서, 상기 상부 게이트 전극은 폴리실리콘 또는 폴리사이드로 형성하는 트랜지스터의 제조 방법.
  49. 제34 항에 있어서, 상기 상부 유전체막은 알루미늄 산화물, 란탄노이드 산화물, 이트륨 산화물, 알루미늄 질화물, 란타노이드 질화물, 또는 이트륨 질화물로 형성하는 트랜지스터의 제조 방법.
  50. 제34 항에 있어서, 상기 게이트 전극은 금속, 금속 질화물, 금속 실리콘 질 화물 박막으로 이루어진 하부 게이트 전극과 상기 하부 게이트 전극 상에 형성되고 폴리실리콘, 금속, 금속 실리사이드 또는 폴리사이드로 이루어진 상부 게이트 전극으로 형성하는 트랜지스터의 제조 방법.
  51. 제50 항에 있어서, 상기 하부 게이트 전극은 상기 금속 질화물 또는 상기 금속 실리콘 질화물로 형성하는 트랜지스터의 제조 방법.
  52. 제51 항에 있어서, 상기 금속 질화물은 텅스텐, 몰리브덴, 티타늄, 탄탈륨, 하프늄, 지르코늄 또는 알루미늄 금속의 질화물이고, 상기 금속 실리콘 질화물은 상기 금속의 실리콘 질화물인 트랜지스터의 제조 방법.
  53. 제51 항에 있어서, 상기 상부 게이트 전극은 폴리실리콘 또는 폴리사이드로 이루어진 트랜지스터의 제조 방법.
  54. 제34 항에 있어서, 상기 게이트 전극은 금속, 금속 질화물, 금속 실리콘 질화물 또는 금속 실리사이드화물로 이루어진 단층 게이트 전극으로 형성하는 트랜지스터의 제조 방법.
  55. 기판 상에 다층 유전체막을 형성하되, 금속 실리케이트로 이루어진 하부 유전체막을 형성하고, 상기 하부 유전체막 상에 상기 금속과 동일한 금속 및 3족 또 는 13족 금속 원소의 실리케이트로 이루어진 상부 유전체막을 형성하여 상기 다층 유전체막을 형성하는 단계; 및
    상기 다층 유전체막 상에 게이트 전극을 형성하는 단계를 포함하는 트랜지스터의 제조 방법.
  56. 제55 항에 있어서, 상기 하부 유전체막은 상기 다층 유전체막의 전체 두께의 1/2 이상의 두께로 형성하는 트랜지스터의 제조 방법.
  57. 제55 항에 있어서, 상기 하부 유전체막과 상기 상부 유전체막은 원자층 증착법으로 형성하는 트랜지스터의 제조 방법.
  58. 제55 항에 있어서, 상기 금속 실리케이트는 M1-xSixO2로 표시되고, 상기 x는 0.1-0.99이고, 상기 M은 하프늄, 지르코늄, 탄탈륨, 티타늄, 스트론튬, 바륨, 스칸듐, 이트륨 또는 란탄인 트랜지스터의 제조 방법.
  59. 제58 항에 있어서, 상기 금속 실리케이트는 하프늄실리케이트(Hf1-xSixO2)인 트랜지스터의 제조 방법.
  60. 제59 항에 있어서, 상기 1-x는 0.5~0.9인 트랜지스터의 제조 방법.
  61. 제60 항에 있어서, 상기 상부 유전체막은 하프늄 알루미늄 실리케이트(HfaAlbSicO2)로 형성하는 트랜지스터의 제조 방법.
  62. 제61 항에 있어서, 상기 게이트 전극은 금속 질화물 또는 금속 실리콘 질화물로 이루어진 하부 게이트 전극과 상기 하부 게이트 전극 상에 형성되고 폴리실리콘 또는 폴리사이드로 이루어진 상부 게이트 전극으로 이루어진 다층 게이트 전극으로 형성하는 트랜지스터의 제조 방법.
  63. 제62 항에 있어서, 상기 하부 게이트 전극은 티타늄 질화물인 트랜지스터의 제조 방법.
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