KR20160073905A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20160073905A
KR20160073905A KR1020150148870A KR20150148870A KR20160073905A KR 20160073905 A KR20160073905 A KR 20160073905A KR 1020150148870 A KR1020150148870 A KR 1020150148870A KR 20150148870 A KR20150148870 A KR 20150148870A KR 20160073905 A KR20160073905 A KR 20160073905A
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    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation

Abstract

반도체 장치 및 그 제조 방법이 제공된다. 상기 반도체 장치는, 기판 상에 형성된 게이트 절연막, 상기 게이트 절연막 상에 형성된 제1 배리어막, 상기 제1 배리어막 상에 형성된 산화막, 상기 산화막 상에 형성된 제2 배리어막, 상기 제2 배리어막 상에 형성된 게이트 전극, 및 상기 기판 내에, 상기 게이트 전극의 양측에 배치되는 소오스/드레인을 포함하되, 상기 산화막은 상기 제1 배리어막에 포함된 물질이 산화되어 형성된 산화물을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
최근 반도체 소자의 특성을 개선하기 위해, 폴리 실리콘 게이트(polysilicon gate) 대신 금속 게이트가 종종 사용된다. 금속 게이트는 대체 금속 게이트 공정(replacement metal gate process)을 이용하여 제조될 수 있다.
한편, 최근 반도체 소자의 밀도를 증가시키기 위해, 반도체 소자의 스케일은 점점 줄어들고 있다. 스케일이 줄어든 반도체 소자에서, 이와 같은 대체 금속 게이트 공정은 복수의 식각, 증착, 연마 단계를 필요로 한다.
본 발명이 해결하고자 하는 기술적 과제는, 배리어막의 물리적 확산 경로를 통한 불순물 확산을 방지하기 위해, 배리어막 사이에 산화막을 형성하여 물리적 확산 경로를 차단하는 구조를 갖는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 배리어막의 물리적 확산 경로를 통한 불순물 확산을 방지하기 위해, 배리어막 사이에 산화막을 형성하여 물리적 확산 경로를 차단하는 구조를 갖는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 기판 상에 형성된 게이트 절연막, 상기 게이트 절연막 상에 형성된 제1 배리어막, 상기 제1 배리어막 상에 형성된 산화막, 상기 산화막 상에 형성된 제2 배리어막, 상기 제2 배리어막 상에 형성된 게이트 전극, 및 상기 기판 내에, 상기 게이트 전극의 양측에 배치되는 소오스/드레인을 포함하되, 상기 산화막은 상기 제1 배리어막에 포함된 물질이 산화되어 형성된 산화물을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 배리어막은 전도성 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 배리어막과 상기 제2 배리어막은 동일 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 배리어막은 Ti를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 산화막은 비정질일 수 있다.
본 발명의 몇몇 실시예에서, 상기 산화막의 두께는 20Å 이하일 수 있다.
본 발명의 몇몇 실시예에서, 상기 산화막은 TiO2를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 기판과 상기 게이트 절연막 사이에 배치된 인터페이스막을 더 포함할 수 있다.
상기 기술적 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는, 제1 영역과 제2 영역이 정의된 기판, 상기 제1 영역에 형성된, 제1 게이트 절연막과, 상기 제1 게이트 절연막 상에 형성된 제1 배리어막과, 상기 기판 내의 제1 소오스/드레인을 포함하는 제1 트랜지스터, 및 상기 제2 영역에 형성된 제2 게이트 절연막과, 상기 제2 게이트 절연막 상에 형성된 제2 배리어막과, 상기 제2 배리어막 상에 형성된 산화막과, 상기 산화막 상에 형성된 제3 배리어막과, 상기 제3 배리어막 상에 형성된 게이트 전극과, 상기 기판 내의 제2 소오스/드레인을 포함하는 제2 트랜지스터를 포함하되, 상기 제1 트랜지스터는 상기 게이트 전극을 미포함하고, 상기 산화막은 상기 제2 배리어막에 포함된 물질이 산화되어 형성된 산화물을 포함하고, 상기 제1 트랜지스터는 제1 채널 길이를 갖고, 상기 제2 트랜지스터는 상기 제1 채널 길이와 다른 제2 채널 길이를 갖는다.
본 발명의 몇몇 실시예에서, 상기 제2 채널 길이는 상기 제1 채널 길이보다 클 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 내지 제3 배리어막은 전도성 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 내지 제3 배리어막은 동일 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 내지 제3 배리어막은 Ti를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 산화막은 비정질일 수 있다.
본 발명의 몇몇 실시예에서, 상기 산화막의 두께는 20Å 이하일 수 있다.
본 발명의 몇몇 실시예에서, 상기 산화막은 TiO2를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 기판과 상기 제1 게이트 절연막 사이에 배치된 제1 인터페이스막과, 상기 기판과 상기 제2 게이트 절연막 사이에 배치된 제2 인터페이스막을 더 포함할 수 있다.
상기 기술적 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는, 기판 상에 제1 방향으로 연장되고, 상기 기판으로부터 돌출된 액티브 핀, 상기 액티브 핀 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되어 형성된 게이트 절연막, 상기 게이트 절연막 상에 형성된 제1 배리어막, 상기 제1 배리어막 상에 형성된 산화막, 상기 산화막 상에 형성된 제2 배리어막, 상기 제2 배리어막 상에 형성된 게이트 전극, 및 상기 액티브 핀 내에, 상기 게이트 전극의 양측에 배치되는 소오스/드레인을 포함하되, 상기 산화막은 상기 제1 배리어막에 포함된 물질이 산화되어 형성된 산화물을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 배리어막은 전도성 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 배리어막과 상기 제2 배리어막은 동일 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 배리어막은 Ti를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 산화막은 비정질일 수 있다.
본 발명의 몇몇 실시예에서, 상기 산화막의 두께는 20Å 이하일 수 있다.
본 발명의 몇몇 실시예에서, 상기 산화막은 TiO2를 포함할 수 있다.
상기 기술적 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에, 트렌치를 포함하는 층간 절연막을 형성하고, 상기 트렌치의 내부면 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 제1 배리어막을 형성하고, 상기 제1 배리어막을 산소 환경에 노출시켜, 상기 제1 배리어막 상에 산화막을 형성하고, 상기 산화막 상에 상기 제1 배리어막과 동일 물질을 포함하는 제2 배리어막을 형성하고, 상기 제2 배리어막 상에 게이트 전극을 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 배리어막과, 상기 산화막과, 상기 제2 배리어막을 형성하는 것은, 인 시츄(in-situ)공정을 이용할 수 있다.
본 발명의 몇몇 실시예에서, 상기 산화막의 두께는 20Å 이하일 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 배리어막은 전도성 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 배리어막은 Ti를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 게이트 절연막을 형성하기 전에, 상기 트렌치의 바닥면 상에 인터페이스막을 형성하는 것을 더 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 단면도이다.
도 2는 본 발명의 제2 실시예에 따른 반도체 장치의 단면도이다.
도 3은 본 발명의 제3 실시예에 따른 반도체 장치의 단면도이다.
도 4는 본 발명의 제4 실시예에 따른 반도체 장치의 단면도이다.
도 5는 본 발명의 제5 실시예에 따른 반도체 장치의 사시도이다.
도 6은 도 5의 A-A를 절단한 단면도이다.
도 7은 도 5의 B-B를 절단한 단면도이다.
도 8은 본 발명의 제6 실시예에 따른 반도체 장치의 사시도이다.
도 9는 도 8의 C1-C1과 C2-C2를 절단한 단면도이다.
도 10은 도 8의 D1-D1과 D2-D2를 절단한 단면도이다.
도 11 내지 13은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 회로도 및 레이아웃도이다.
도 14는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 순차적으로 나타낸 흐름도이다.
도 15 내지 도20 은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 21은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 순차적으로 나타낸 흐름도이다.
도 22는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면이다.
도 23은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기 위한 개략적인 블록도이다.
도 24는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 응용예를 설명하기 위한 개략적인 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 구성 요소가 다른 구성 요소와 "연결된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 구성 요소와 직접 연결 또는 커플링된 경우 또는 중간에 다른 구성 요소를 개재한 경우를 모두 포함한다. 반면, 하나의 구성 요소가 다른 구성 요소와 "직접 연결된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 구성 요소를 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
구성 요소가 다른 구성 요소의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 구성 요소의 바로 위뿐만 아니라 중간에 다른 구성 요소를 개재한 경우를 모두 포함한다. 반면, 구성 요소가 다른 구성 요소의 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 구성 요소를 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 구성 요소들과 다른 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 구성 요소는 다른 구성 요소의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 구성 요소는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성 요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 본 발명의 제1 실시예에 따른 반도체 장치에 대하여 설명한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 단면도이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)는, 기판(100), 제1 게이트 절연막(130), 제1 배리어막(141), 제1 산화막(143), 제2 배리어막(142), 제1 게이트 전극(150), 제1 게이트 스페이서(160), 제1 소오스/드레인 영역(170) 등을 포함할 수 있다.
기판(100)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등의 강성 기판이거나 폴리이미드(polyimide), 폴리에스테르(polyester) 폴리카보네이트(polycarbonate), 폴리에테르술폰(polyethersulfone), 폴리메틸 메타크릴레이트(polymethylmethacrylate), 폴리에틸렌나프탈레이트(polyethylene naphthalate), 폴리에틸렌테레프탈레이트(polyethyleneterephthalate) 등의 가요성 플라스틱 기판일 수 있다. 또한, 기판(100)은 예를 들어, 제1 도전형(P형)일 수 있으나, 이에 한정되는 것은 아니다.
제1 게이트 절연막(130)은 기판(100) 상에 형성되고, 고유전율(high-k)을 갖는 물질을 포함할 수 있다. 제1 게이트 절연막(130)은, 예를 들어, HfSiON, HfO2, ZrO2, Ta2O5, TiO2, SrTiO3, BaTiO3, 및 SrTiO3로 구성된 그룹에서 선택된 물질 중 어느 하나를 포함할 수 있다. 제1 게이트 절연막(130)은 제1 게이트 스페이서(160)의 측벽을 따라 컨포말하게 형성될 수 있다.
한편, 제1 게이트 절연막(130)은 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다. 예를 들어, 제1 게이트 절연막(130)이 HfO2인 경우에, 게이트 절연막(130)은 약 50Å 이하의(약 5Å 내지 50Å)의 두께로 형성될 수 있으나, 이에 한정되는 것은 아니다.
제1 배리어막(141)은 제1 게이트 절연막(130) 상에 형성된다. 제1 배리어막(141)은 전도성 물질을 포함할 수 있으며, 예를 들어, TiN막을 포함할 수 있다. 제1 배리어막(141)은 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성할 수 있다. 제1 배리어막(141)은 예를 들어, 약 5 내지 25Å 정도의 두께로 형성될 수 있다.
제1 배리어막(141)과 후술할 제2 배리어막(142)은 제1 게이트 전극(150)과 제1 게이트 절연막(130) 사이에서 접착막(adhesion layer)의 역할을 할 수 있다. 제1 배리어막(141)은 예를 들어, 화학적 기상 증착법(CVD) 또는 원자층 증착법(ALD) 등을 이용하여, 제1 게이트 스페이서(160)의 측벽을 따라 컨포말하게 형성될 수 있다.
제1 산화막(143)은 제1 배리어막(141) 상에 형성될 수 있다. 제1 산화막(143)은 특히, 제1 배리어막(141)과 제2 배리어막(142) 사이에 형성되어, 제1 게이트 전극(150)에 포함되는 육불화텅스텐(WF6)으로부터 발생한 불소(F) 이온이 제1 게이트 절연막(130)을 향해 침투하는 것을 방지하는 역할을 할 수 있다.
본 발명의 몇몇 실시예에서, 제1 산화막(143)은 제1 배리어막(141)을 산소 환경에 노출시켜, 자연 산화 현상을 이용하여 형성될 수 있다. 제1 배리어막(141)과 후술할 제2 배리어막(142)은 결정질 상태로 형성될 수 있으며, 이에 따라 제1 배리어막(141) 및 제2 배리어막(142)은 불소(F) 이온에 대해 물리적 이동 경로를 제공할 수 있다. 이러한 불소(F) 이온이 확산되는 것을 차단하기 위해 제1 산화막(143)을 형성한다. 불소(F) 이온이 확산되는 경로를 차단하기 위해, 제1 배리어막(141)과 제2 배리어막(142) 전체를 비정질 상태로 변환할 수 있으나, 이를 위해서는 제1 배리어막(141)과 제2 배리어막(142) 내에 결정화 온도가 높은 이종 물질을 도핑해야 한다. 이는 제1 배리어막(141)과 제2 배리어막(142) 전체의 비저항 증가를 유발시켜, 반도체 소자의 신뢰성을 저하시킬 수 있다.
또한, 불소(F) 이온이 확산되는 경로를 차단하기 위해, 제1 배리어막(141)과 제2 배리어막(142) 사이에, 제1 배리어막(141) 및 제2 배리어막(142)과 이종 물질을 증착할 수 있으나, 이는 배선 저항 증가를 유발시킬 수 있다. 따라서, 본 발명에서는 추가적인 공정 및 비저항 증가 없이 불소(F) 이온이 확산되는 경로를 차단할 수 있도록 제1 배리어막(141)과 제2 배리어막(142) 사이에 자연 산화막인 제1 산화막(143)을 형성한다.
여기에서, 제1 산화막(143)은 제1 배리어막(141)에 포함된 물질(예를 들어, Ti)의 산화물(예를 들어, TiO2)을 포함할 수 있으며, 제1 산화막(143)의 두께는 예를 들어, 20Å 이하로 형성될 수 있다. 제1 산화막(143)은 불소(F) 이온이 확산되는 경로를 차단하는 역할을 할 수 있도록 비정질 상태로 형성될 수 있다.
제2 배리어막(142)은 제1 산화막(143) 상에 형성된다. 제2 배리어막(142)은 제1 배리어막(141)과 동일 물질을 포함할 수 있다. 제2 배리어막(142)은 전도성 물질을 포함할 수 있으며, 예를 들어, TiN막을 포함할 수 있다. 제2 배리어막(142)은 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성할 수 있다. 제2 배리어막(142)은 예를 들어, 약 5 내지 25Å 정도의 두께로 형성될 수 있다.
제1 배리어막(141)과 제2 배리어막(142)은 제1 게이트 전극(150)과 제1 게이트 절연막(130) 사이에서 접착막(adhesion layer)의 역할을 할 수 있다. 제2 배리어막(142)은 예를 들어, 화학적 기상 증착법(CVD) 또는 원자층 증착법(ALD) 등을 이용하여, 제1 게이트 스페이서(160)의 측벽을 따라 컨포말하게 형성될 수 있다.
제1 배리어막(141)과, 제1 산화막(143)과, 제2 배리어막(142)은 엑스 시츄(ex-situ) 공정을 이용하여 형성할 수 있다. 즉, 제1 배리어막(141)과 제2 배리어막(142)을 형성하는 과정에서, 제1 배리어막(141)을 산소 환경에 노출시켜, 제1 배리어막(141) 상에 제1 산화막(143)을 형성하고, 이어서 제2 배리어막(142)을 형성할 수 있다. 즉, 제1 산화막(143)은 자연 산화 현상을 이용하여 형성될 수 있다.
또한, 제1 배리어막(141)과, 제1 산화막(143)과, 제2 배리어막(142)은 인 시츄(in-situ) 공정을 이용하여 형성할 수 있다. 제1 배리어막(141)과 제2 배리어막(142)을 형성하는 과정에서, 산소 원자를 주입하여 제1 배리어막(141) 상에 제1 산화막(143)을 증착할 수 있다.
제1 게이트 전극(150)은 제2 배리어막(142) 상에 형성된다. 제1 게이트 전극(150)은 도전성을 갖는 물질, 예를 들어, 텅스텐(W) 또는 알루미늄(Al)을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 게이트 스페이서(160)는 제1 게이트 절연막(130)과 제1 배리어막(141)의 측면에 형성될 수 있다. 제1 게이트 스페이서(160)는 예를 들어, SiN, SiON 중에서 어느 하나를 포함할 수 있다.
제1 소오스/드레인 영역(170)은 기판(100) 내의 제1 게이트 전극(150)의 양측에 배치될 수 있다. 제1 소오스/드레인 영역(170)은 n형 불순물이 도핑된 n형 소오스/드레인일 수 있다. 제1 소오스/드레인 영역(170)은 LDD(Low Doped Drain) 형상일 수 있으나, 이에 한정되는 것은 아니다. 제1 소오스/드레인 영역(170)의 형상은 형성하고자 하는 소자의 종류에 따라 달라질 수 있다.
이하에서는, 본 발명의 다른 실시예들에 따른 반도체 장치에 대하여 설명하기로 한다.
도 2는 본 발명의 제2 실시예에 따른 반도체 장치의 단면도이다. 설명의 편의상, 본 발명의 제1 실시예에 따른 반도체 장치를 설명한 것과 실질적으로 동일한 부분의 설명은 생략하기로 한다.
도 2를 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치(2)는, 기판(100, 200), 제1 게이트 절연막(130), 제1 배리어막(141), 제1 게이트 스페이서(160), 제1 소오스/드레인 영역(170), 제2 게이트 절연막(230), 제3 배리어막(241), 제2 산화막(243), 제4 배리어막(242), 제2 게이트 전극(250), 제2 게이트 스페이서(260), 제2 소오스/드레인 영역(270) 등을 포함할 수 있다.
기판(100, 200)은 제1 영역(Ⅰ)과 제2 영역(Ⅱ)을 포함할 수 있다. 제1 영역(Ⅰ)과 제2 영역(Ⅱ)은 예를 들어, STI(Shallow Trench Isolation)와 같은 필드 절연막에 의해 구분될 수 있다. 여기에서, 제1 영역(Ⅰ)은 제1 트랜지스터(TR1)의 채널 길이가 제1 길이(W1)인 영역이고, 제2 영역(Ⅱ)은 제2 트랜지스터(TR2)의 채널 길이가 제2 길이(W2)인 영역일 수 있다. 여기에서, 제1 길이(W1)와 제2 길이(W2)는 서로 다르며, 예를 들어, 제2 길이(W2)가 제1 길이(W1)보다 클 수 있다. 여기에서, 채널 길이란, 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2) 각각의 인접하는 소오스/드레인 사이의 거리로 정의된다.
기판(100)은 제1 영역(Ⅰ)을 의미하고, 기판(200)은 제2 영역(Ⅱ)을 의미하는 것으로 정의한다. 일반적으로, 반도체 소자의 특성에 따라, 숏 채널(short channel)과 롱 채널(long channel)을 갖도록 반도체 소자를 제조할 수 있으며, 제1 영역(Ⅰ)은 숏 채널 영역이고, 제2 영역(Ⅱ)은 롱 채널 영역을 의미한다. 이 때, 제1 영역(Ⅰ)에 형성되는 제1 트랜지스터(TR1)에는, 제2 영역(Ⅱ)에 형성되는 제2 트랜지스터(TR2)와 달리 게이트 전극이 미형성될 수 있다. 제1 배리어막(141)이 도전성 물질을 포함하기 때문에, 제1 영역(Ⅰ)에 형성된 제1 트랜지스터(TR1)는 게이트 전극을 미포함하여도 트랜지스터로서 동작할 수 있다. 본 발명에서의 특징인 산화막은 제2 영역(Ⅱ)에 형성되는 제2 트랜지스터(TR2) 내에 형성될 수 있다. 즉, 제2 산화막(243)에 의하여, 제2 게이트 전극(250)에 포함되는 육불화텅스텐(WF6)으로부터 발생한 불소(F) 이온이 제2 게이트 절연막(230)을 향해 침투하는 것을 방지할 수 있다.
제1 트랜지스터(TR1)는 기판(100), 제1 게이트 절연막(130), 제1 배리어막(141), 제1 게이트 스페이서(160), 제1 소오스/드레인 영역(170) 등을 포함할 수 있으며, 이에 관해서는 위에서 설명한 것과 실질적으로 동일하다. 다만, 제1 배리어막(141)의 두께는 제3 배리어막(241)의 두께보다 두꺼울 수 있다. 제1 배리어막(141)은 제1 게이트 절연막(130)에 의해 정의된 공간을 채울 수 있다. 본 발명의 몇몇 실시예에서, 제1 배리어막(141)은 전체적으로 평평한(flat) 상면을 가질 수 있다.
제2 트랜지스터(TR2)는 기판(200), 제2 게이트 절연막(230), 제3 배리어막(241), 제2 산화막(243), 제4 배리어막(242), 제2 게이트 전극(250), 제2 게이트 스페이서(260), 제2 소오스/드레인 영역(270)을 포함할 수 있다. 제3 배리어막(241), 제2 산화막(243), 및 제4 배리어막(242)은 각각 오목한 형상(concave sahpe)을 가질 수 있다.
기판(200), 제2 게이트 절연막(230), 제3 배리어막(241), 제2 산화막(243), 제4 배리어막(242), 제2 게이트 전극(250), 제2 게이트 스페이서(260), 제2 소오스/드레인 영역(270)은 각각, 위에서 설명한 기판(100), 제1 게이트 절연막(130), 제1 배리어막(141), 제1 산화막(143), 제2 배리어막(142), 제1 게이트 전극(150), 제1 게이트 스페이서(160), 제1 소오스/드레인 영역(170)과 실질적으로 동일하다.
도 3은 본 발명의 제3 실시예에 따른 반도체 장치의 단면도이다. 설명의 편의상, 본 발명의 제1 실시예에 따른 반도체 장치를 설명한 것과 실질적으로 동일한 부분의 설명은 생략하기로 한다.
도 3을 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)는, 기판(100), 제1 인터페이스막(120), 제1 게이트 절연막(130), 제1 배리어막(141), 제1 산화막(143), 제2 배리어막(142), 제1 게이트 전극(150), 제1 게이트 스페이서(160), 제1 소오스/드레인 영역(170) 등을 포함할 수 있다.
기판(100), 제1 게이트 절연막(130), 제1 배리어막(141), 제1 산화막(143), 제2 배리어막(142), 제1 게이트 전극(150), 제1 게이트 스페이서(160), 제1 소오스/드레인 영역(170)에 대해서는 위에서 설명한 것과 실질적으로 동일하다.
제1 인터페이스막(120)은 기판(100) 상에 형성되며, 기판(100)과 제1 게이트 절연막(130) 사이에 형성될 수 있다.
제1 인터페이스막(120)은 기판(100)과 제1 게이트 절연막(130) 사이의 불량 계면을 방지하는 역할을 할 수 있다. 제1 인터페이스막(120)은 유전율(k)이 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막(k는 약 4) 또는 실리콘 산질화막 (산소 원자 및 질소 원자 함량에 따라 k는 약 4~8)을 포함할 수 있다. 또는, 제1 인터페이스막(120)은 실리케이트로 이루어질 수도 있으며, 상기 예시된 막들의 조합으로 이루어질 수도 있다.
도 4는 본 발명의 제4 실시예에 따른 반도체 장치의 단면도이다. 설명의 편의상, 본 발명의 제1 내지 제3 실시예에 따른 반도체 장치를 설명한 것과 실질적으로 동일한 부분의 설명은 생략하기로 한다.
도 4를 참조하면, 본 발명의 제4 실시예에 따른 반도체 장치(4)는, 기판(100, 200), 제1 인터페이스막(120), 제1 게이트 절연막(130), 제1 배리어막(141), 제1 게이트 스페이서(160), 제1 소오스/드레인 영역(170), 제2 인터페이스막(220), 제2 게이트 절연막(230), 제3 배리어막(241), 제2 산화막(243), 제4 배리어막(242), 제2 게이트 전극(250), 제2 게이트 스페이서(260), 제2 소오스/드레인 영역(270) 등을 포함할 수 있다.
제2 인터페이스막(220)은 위에서 설명한 제1 인터페이스막(120)과 실질적으로 동일하며, 반도체 장치(4)의 나머지 구성 요소들에 대해서도 각각, 위에서 설명한 것과 실질적으로 동일하다.
이하에서는, 본 발명의 다른 실시예들에 따른 반도체 장치로서, 핀 타입 반도체 장치에 대하여 설명하기로 한다.
도 5는 본 발명의 제5 실시예에 따른 반도체 장치의 사시도이다. 도 6은 도 5의 A-A를 절단한 단면도이다. 도 7은 도 5의 B-B를 절단한 단면도이다.
도 5 내지 도 7을 참조하면, 본 발명의 제5 실시예에 따른 반도체 장치(5)는, 기판(300), 제1 필드 절연막(310), 액티브 핀(F), 제3 게이트 절연막(330), 제5 배리어막(341), 제3 산화막(343), 제6 배리어막(342), 제3 게이트 전극(350), 제3 게이트 스페이서(360), 제3 소오스/드레인 영역(410), 제1 층간 절연막(500) 등을 포함할 수 있다.
기판(300)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등의 강성 기판이거나 폴리이미드(polyimide), 폴리에스테르(polyester) 폴리카보네이트(polycarbonate), 폴리에테르술폰(polyethersulfone), 폴리메틸 메타크릴레이트(polymethylmethacrylate), 폴리에틸렌나프탈레이트(polyethylene naphthalate), 폴리에틸렌테레프탈레이트(polyethyleneterephthalate) 등의 가요성 플라스틱 기판일 수 있다.
제1 필드 절연막(310)은 기판(300) 상에 형성되어, 소자 분리를 위해 이용된다. 제1 필드 절연막(310)은 절연막으로서, HDP 산화막, SOG 산화막, CVD 산화막 등일 수 있으나, 이에 한정되는 것은 아니다.
액티브 핀(F)은 기판(300)에 형성된다. 특히, 액티브 핀(F)은 기판(300) 상에 돌출되어 형성될 수 있다. 특히, 액티브 핀(F)은 기판(300)으로부터 제3 방향(Z)으로 돌출되어 형성될 수 있다. 액티브 핀(F)은 기판(300)의 일부일 수도 있고, 기판(300)으로부터 성장된 에피층(epitaxial layer)을 포함할 수도 있다. 액티브 핀(F)은 제1 방향(X)을 따라서 길게 연장될 수 있다. 필드 절연막(310)은 기판(300)의 상면과 액티브 핀(F)의 측면의 일부를 덮을 수 있다.
제1 게이트 구조물(GS1)은 액티브 핀(F) 상에, 액티브 핀(F)과 교차하는 방향으로 형성될 수 있다. 제1 게이트 구조물(GS1)은 제2 방향(Y)을 따라서 길게 연장될 수 있다.
제1 게이트 구조물(GS1)은 액티브 핀(F) 상에 순차적으로 형성된 제3 게이트 절연막(330), 제5 배리어막(341), 제3 산화막(343), 제6 배리어막(342), 제3 게이트 전극(350)과, 제3 게이트 절연막(330) 및 제5 배리어막(341)의 측면에 형성된 제3 게이트 스페이서(360) 등을 포함할 수 있다. 이러한 구조로 인해 액티브 핀(F)의 양 측면과 상면에 채널이 형성될 수 있다.
제3 게이트 절연막(330)은 액티브 핀(F) 상에 형성될 수 있다. 다만, 제3 게이트 절연막(330)과 액티브 핀(F) 사이에는 인터페이스막이 더 형성될 수도 있다. 제3 게이트 절연막(330)은 제3 게이트 스페이서(360)의 측벽을 따라 컨포말하게 형성될 수 있다. 예를 들어, 제3 게이트 절연막(330)은 제5 배리어막(341)과 제3 게이트 스페이서(360)의 사이에 배치될 수 있다.
제3 게이트 절연막(330)은 고유전율(high-k)을 갖는 물질을 포함할 수 있다. 구체적으로, 제3 게이트 절연막(330)은, 예를 들어, HfSiON, HfO2, ZrO2, Ta2O5, TiO2, SrTiO3, BaTiO3, 및 SrTiO3로 구성된 그룹에서 선택된 물질 중 어느 하나를 포함할 수 있다.
한편, 제3 게이트 절연막(330)은 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다. 예를 들어, 제3 게이트 절연막(330)이 HfO2인 경우에, 제3 게이트 절연막(330)은 약 50Å 이하의(약 5Å 내지 50Å)의 두께로 형성될 수 있으나, 이에 한정되는 것은 아니다.
제5 배리어막(341)은 제3 게이트 절연막(330) 상에 형성될 수 있다. 제5 배리어막(341)은 제3 게이트 절연막(330)과 접촉되어 형성될 수 있다. 본 발명의 몇몇 실시예에 따르면, 도 5에 도시된 바와 같이, 제5 배리어막(341)은 후술할 제3 게이트 스페이서(360)의 측벽을 따라 상부로 연장될 수 있다.
제5 배리어막(341)은 전도성 물질을 포함할 수 있으며, 예를 들어, TiN막을 포함할 수 있다. 제5 배리어막(341)은 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성할 수 있다. 제5 배리어막(341)은 예를 들어, 약 5 내지 25Å 정도의 두께로 형성될 수 있다.
제5 배리어막(341)과 후술할 제6 배리어막(342)은 제3 게이트 전극(350)과 제3 게이트 절연막(330) 사이에서 접착막(adhesion layer)의 역할을 할 수 있다. 제5 배리어막(341)은 예를 들어, 화학적 기상 증착법(CVD) 또는 원자층 증착법(ALD) 등을 이용하여, 제3 게이트 스페이서(360)의 측벽을 따라 컨포말하게 형성될 수 있다.
제3 산화막(343)은 제5 배리어막(341) 상에 형성될 수 있다. 제3 산화막(343)은 특히, 제5 배리어막(341)과 제6 배리어막(342) 사이에 형성되어, 제3 게이트 전극(350)에 포함되는 육불화텅스텐(WF6)으로부터 발생한 불소(F) 이온이 제3 게이트 절연막(130)을 향해 침투하는 것을 방지하는 역할을 할 수 있다.
본 발명의 몇몇 실시예에서, 제3 산화막(343)은 제5 배리어막(341)을 산소 환경에 노출시켜, 자연 산화 현상을 이용하여 형성될 수 있다. 제5 배리어막(341)과 후술할 제6 배리어막(342)은 결정질 상태로 형성될 수 있으며, 이에 따라 제5 배리어막(341) 및 제6 배리어막(342)은 불소(F) 이온에 대해 물리적 이동 경로를 제공할 수 있다. 이러한 불소(F) 이온이 확산되는 것을 차단하기 위해 제3 산화막(343)을 형성한다.
여기에서, 제3 산화막(343)은 제5 배리어막(341)에 포함된 물질(예를 들어, Ti)의 산화물(예를 들어, TiO2)을 포함할 수 있으며, 제3 산화막(343)의 두께는 예를 들어, 20Å 이하로 형성될 수 있다. 제3 산화막(343)은 불소(F) 이온이 확산되는 경로를 차단하는 역할을 할 수 있도록 비정질 상태로 형성될 수 있다.
제6 배리어막(342)은 제3 산화막(343) 상에 형성된다. 제6 배리어막(342)은 제5 배리어막(341)과 동일 물질을 포함할 수 있다. 제6 배리어막(342)은 전도성 물질을 포함할 수 있으며, 예를 들어, TiN막을 포함할 수 있다. 제6 배리어막(342)은 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성할 수 있다. 제6 배리어막(342)은 예를 들어, 약 5 내지 25Å 정도의 두께로 형성될 수 있다.
제5 배리어막(341)과 제6 배리어막(342)은 제3 게이트 전극(350)과 제3 게이트 절연막(330) 사이에서 접착막(adhesion layer)의 역할을 할 수 있다. 제6 배리어막(342)은 예를 들어, 화학적 기상 증착법(CVD) 또는 원자층 증착법(ALD) 등을 이용하여, 제3 게이트 스페이서(360)의 측벽을 따라 컨포말하게 형성될 수 있다.
제3 게이트 전극(350)은 제6 배리어막(342) 상에 형성된다. 제3 게이트 전극(350)은 도전성을 갖는 물질, 예를 들어, 텅스텐(W) 또는 알루미늄(Al)을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제3 게이트 스페이서(360)는 제1 게이트 구조물(GS1)의 측면 중 적어도 일 측에 형성될 수 있다. 제3 게이트 스페이서(360)는 질화막, 산질화막, low-k 물질 중 적어도 하나를 포함할 수 있다.
또한, 제3 게이트 스페이서(360)는 일 측면을 곡선으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 제3 게이트 스페이서(360)의 형상은 이와 다를 수 있다. 예를 들어, 제3 게이트 스페이서(360)의 형상은, 도시된 것과 달리, I자형 또는 L자형으로 형성될 수 있다.
또한, 도면에서는 제3 게이트 스페이서(360)가 단일 층으로 형성되는 것으로 도시되었으나, 이에 한정되는 것은 아니고, 복수 층으로 형성될 수도 있다.
한편, 제3 소오스/드레인 영역(410)은 제1 게이트 구조물(GS1)의 양 측 중 적어도 일 측에 형성되고, 액티브 핀(F) 내에 형성될 수 있다. 제3 소오스/드레인 영역(410)과 제1 게이트 구조물(GS1)은 제3 게이트 스페이서(360)에 의하여 절연될 수 있다.
반도체 장치(5)가 NMOS 트랜지스터인 경우, 제3 소오스/드레인 영역(410)은 기판(300)과 동일 물질 또는, 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 기판(300)이 Si일 때, 소오스/드레인 영역은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC, SiP)일 수 있다. 인장 스트레스 물질은 제1 게이트 구조물(GS1) 하부의 액티브 핀(F), 즉 채널 영역에 인장 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
한편, 반도체 장치(5)가 PMOS 트랜지스터인 경우, 제3 소오스/드레인 영역(410)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자 상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 제1 게이트 구조물(GS1) 하부의 액티브 핀(F), 즉 채널 영역에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도를 향상시킬 수 있다.
본 발명의 몇몇 실시예에서, 제3 소오스/드레인 영역(410)은 에피택셜 성장(epitaxial growth)을 통해 형성할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
제1 층간 절연막(500)은 예를 들어, 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PRTEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma), PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) 또는 이들의 조합으로 이뤄질 수 있으나, 이에 한정되는 것은 아니다.
도 8은 본 발명의 제6 실시예에 따른 반도체 장치의 사시도이다. 도 9는 도 8의 C1-C1과 C2-C2를 절단한 단면도이다. 도 10은 도 8의 D1-D1과 D2-D2를 절단한 단면도이다. 설명의 편의상, 본 발명의 제5 실시예에 따른 반도체 장치를 설명한 것과 실질적으로 동일한 부분의 설명은 생략하기로 한다.
도 8 내지 도 10을 참조하면, 본 발명의 제6 실시예에 따른 반도체 장치(6)는, 기판(300, 300′), 제1 필드 절연막(310), 제1 액티브 핀(F1), 제3 게이트 절연막(330), 제5 배리어막(341), 제3 게이트 스페이서(360), 제3 소오스/드레인 영역(410), 제1 층간 절연막(500), 제2 필드 절연막(310′), 제2 액티브 핀(F2), 제4 게이트 절연막(330′), 제7 배리어막(341′), 제4 산화막(343′), 제8 배리어막(342′), 제4 게이트 전극(350′), 제4 게이트 스페이서(360′), 제4 소오스/드레인 영역(410′), 제2 층간 절연막(500′) 등을 포함할 수 있다.
반도체 장치(6)에서, 기판(300, 300′)은 제1 영역(Ⅰ)과 제2 영역(Ⅱ)을 포함할 수 있다. 제1 영역(Ⅰ)과 제2 영역(Ⅱ)은 예를 들어, STI(Shallow Trench Isolation)와 같은 필드 절연막에 의해 구분될 수 있다. 여기에서, 제1 영역(Ⅰ)은 제1 게이트 구조물(GS1)을 포함하는 제1 트랜지스터(TR1)의 채널 길이가 제3 길이(W3)인 영역이고, 제2 영역(Ⅱ)은 제2 게이트 구조물(GS2)을 포함하는 제2 트랜지스터(TR2)의 채널 길이가 제4 길이(W4)인 영역일 수 있다. 여기에서, 제3 길이(W3)와 제4 길이(W4)는 서로 다르며, 예를 들어, 제4 길이(W4)가 제3 길이(W3)보다 클 수 있다. 여기에서, 채널 길이란, 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2) 각각의 인접하는 소오스/드레인 사이의 거리로 정의된다.
기판(300), 제1 필드 절연막(310), 제1 액티브 핀(F1), 제3 게이트 절연막(330), 제5 배리어막(341), 제3 게이트 스페이서(360), 제3 소오스/드레인 영역(410), 제1 층간 절연막(500)은 각각, 위에서 설명한 구성 요소들과 실질적으로 동일하다. 다만, 제5 배리어막(341)의 두께는 제7 배리어막(341′)의 두께보다 두꺼울 수 있다. 제5 배리어막(341)은 제3 게이트 절연막(330)에 의해 정의된 공간을 채울 수 있다. 제5 배리어막(341)은 평평한(flat) 상면을 가질 수 있다.
또한, 기판(300′), 제2 필드 절연막(310′), 제2 액티브 핀(F2), 제4 게이트 절연막(330′), 제7 배리어막(341′), 제4 산화막(343′), 제8 배리어막(342′), 제4 게이트 전극(350′), 제4 게이트 스페이서(360′), 제4 소오스/드레인 영역(410′), 제2 층간 절연막(500′)은 각각, 위에서 설명한 기판(300), 제1 필드 절연막(310), 액티브 핀(F), 제3 게이트 절연막(330), 제5 배리어막(341), 제3 산화막(343), 제6 배리어막(342), 제3 게이트 전극(350), 제3 게이트 스페이서(360), 제3 소오스/드레인 영역(410), 제1 층간 절연막(500)들과 실질적으로 동일하다. 본 발명의 몇몇 실시예에서, 제7 배리어막(341′), 제4 산화막(343′), 제8 배리어막(342′)은 각각 오목한 형상(concave shape)을 가질 수 있다.
도 11 내지 13은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 회로도 및 레이아웃도이다.
도 13은 도 12의 레이아웃도에서, 다수의 핀과 다수의 게이트 구조물만을 도시한 것이다. 상술한 본 발명의 몇몇 실시예에 따른 반도체 장치는 핀형 트랜지스터를 사용하는 일반적인 로직소자로 구성된 모든 장치에 적용가능하나, 도 11 내지 도 13은 예시적으로 SRAM을 도시한다.
우선, 도 11을 참조하면, 본 발명의 제7 실시예에 따른 반도체 장치는 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다.
제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(/BL)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다.
제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PMOS 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NMOS 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여, 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결될 수 있다.
여기서, 도 11 내지 도 13를 참조하면, 서로 이격된 제1 액티브 핀(F1), 제2 액티브 핀(F2), 제3 액티브 핀(F3), 제4 액티브 핀(F4)은 일 방향(예를 들어, 도 12의 상하 방향)으로 길게 연장되도록 형성된다.
또한, 제1 게이트 구조물(351), 제2 게이트 구조물(352), 제3 게이트 구조물(353), 제4 게이트 구조물(354)은 타 방향(예를 들어, 도 12의 좌우 방향)으로 길게 연장되고, 제1 액티브 핀(F1) 내지 제4 액티브 핀(F4)과 교차하는 방향으로 형성된다.
구체적으로, 제1 게이트 구조물(351)은 제1 액티브 핀(F1)과 제2 액티브 핀(F2)을 완전히 교차하고, 제3 액티브 핀(F3)의 종단의 일부와 오버랩되도록 형성될 수 있다. 제3 게이트 구조물(353)은 제4 액티브 핀(F4)과 제3 액티브 핀(F3)을 완전히 교차하고, 제2 액티브 핀(F2)의 종단의 일부와 오버랩되도록 형성될 수 있다. 제2 게이트 구조물(352), 제4 게이트 구조물(354)은 각각 제1 액티브 핀(F1), 제4 액티브 핀(F4)과 교차하도록 형성될 수 있다.
도 12에 도시된 것과 같이, 제1 풀업 트랜지스터(PU1)는 제1 게이트 구조물(351)과 제2 액티브 핀(F2)이 교차되는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제1 게이트 구조물(351)과 제1 액티브 핀(F1)이 교차되는 영역 주변에 정의되고, 제1 패스 트랜지스터(PS1)는 제2 게이트 구조물(352)과 제1 액티브 핀(F1)이 교차되는 영역 주변에 정의된다.
제2 풀업 트랜지스터(PU2)는 제3 게이트 구조물(353)과 제3 액티브 핀(F3)이 교차되는 영역 주변에 정의되고, 제2 풀다운 트랜지스터(PD2)는 제3 게이트 구조물(353)과 제4 액티브 핀(F4)이 교차되는 영역 주변에 정의되고, 제2 패스 트랜지스터(PS2)는 제4 게이트 구조물(354)과 제4 액티브 핀(F4)이 교차되는 영역 주변에 정의된다.
명확하게 도시하지 않았으나, 제1 내지 제4 게이트 구조물(351~354)과, 제1 내지 제4 액티브 핀(F1~F4)이 교차되는 영역의 양측에는 리세스가 형성되고, 리세스 내에 소오스/드레인 영역이 형성될 수 있으며, 다수의 컨택(361)이 형성될 수 있다.
뿐만 아니라, 공유 컨택(shared contact)(362)은 제2 액티브 핀(F2), 제3 게이트 구조물(353)과, 배선(371)을 동시에 연결한다. 공유 컨택(363)은 제3 액티브 핀(F3), 제1 게이트 구조물(351)과, 배선(372)을 동시에 연결한다.
제1 풀업 트랜지스터(PU1), 제1 풀다운 트랜지스터(PD1), 제1 패스 트랜지스터(PS1), 제2 풀업 트랜지스터(PU2), 제2 풀다운 트랜지스터(PD2), 제2 패스 트랜지스터(PS2)로는 예를 들어, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치가 채용될 수 있다.
이하에서는, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법에 대하여 설명하기로 한다.
도 14는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 순차적으로 나타낸 흐름도이다. 도 15 내지 도 20은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 14 내지 도 20을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 우선, 기판(100) 상에 트렌치를 포함하는 층간 절연막 패턴(IL)을 형성한다(S100).
구체적으로, 기판(100) 상에 더미 게이트 패턴(DG)과, 더미 스페이서 패턴(DS)과, 층간 절연막 패턴(IL)을 형성한 후, 더미 게이트 패턴(DG)을 제거하여 트렌치를 형성한다. 층간 절연막 패턴(IL)을 형성하기 전에, 더미 게이트 패턴(DG)과 더미 스페이서 패턴(DS)을 마스크로 이용하여, 기판(100) 내에 제1 소오스/드레인 영역(170)을 형성할 수 있다.
이어서, 트렌치의 바닥면 상에 제1 게이트 절연막(130)을 형성한다(S110). 그리고, 제1 게이트 절연막(130) 상에 제1 배리어막(141)을 형성한다(S120). 제1 배리어막(141)은 더미 스페이서 패턴(DS)의 측벽을 따라 컨포말하게 형성할 수 있다. 제1 배리어막(141)은 전도성 물질을 포함할 수 있으며, 예를 들어, TiN막을 포함할 수 있다. 제1 배리어막(141)은 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성할 수 있다. 제1 배리어막(141)은 예를 들어, 약 5 내지 25Å 정도의 두께로 형성될 수 있다.
이어서, 제1 배리어막(141)을 산소 환경에 노출시켜, 제1 배리어막(141) 상에 제1 산화막(143)을 형성한다(S130). 여기에서, 제1 산화막(143)은 제1 배리어막(141)에 포함된 물질(예를 들어, Ti)의 산화물(예를 들어, TiO2)을 포함할 수 있으며, 제1 산화막(143)의 두께는 예를 들어, 20Å 이하로 형성될 수 있다. 제1 산화막(143)은 불소(F) 이온이 확산되는 경로를 차단하는 역할을 할 수 있도록 비정질 상태로 형성될 수 있다.
이어서, 제1 산화막(143) 상에 제2 배리어막(142)을 형성한다(S140). 여기에서, 제2 배리어막(142)은 제1 배리어막(141)과 동일 물질을 포함할 수 있다. 제2 배리어막(142)은 전도성 물질을 포함할 수 있으며, 예를 들어, TiN막을 포함할 수 있다. 제2 배리어막(142)은 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성할 수 있다. 제2 배리어막(142)은 예를 들어, 약 5 내지 25Å 정도의 두께로 형성될 수 있다.
이어서, 제2 배리어막(142) 상에 제1 게이트 전극(150)을 형성한다(S150). 제1 게이트 전극(150)은 도전성을 갖는 물질, 예를 들어, 텅스텐(W) 또는 알루미늄(Al)을 포함할 수 있다.
이어서, 평탄화 공정과 식각 공정을 이용하여, 도 17에서의 반도체 장치를 제조한다.
도 21은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 순차적으로 나타낸 흐름도이다. 도 22는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면이다. 설명의 편의상, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명한 것과 실질적으로 동일한 부분의 설명은 생략하기로 한다.
도 21 및 도 22를 참조하면, 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은, 제1 게이트 절연막(130)을 형성하기 전에, 제1 인터페이스막(120)을 더 형성할 수 있다(S105).
제1 인터페이스막(120)은 기판(100) 상에 형성되며, 기판(100)과 제1 게이트 절연막(130) 사이에 형성될 수 있다.
제1 인터페이스막(120)은 기판(100)과 제1 게이트 절연막(130) 사이의 불량 계면을 방지하는 역할을 할 수 있다. 제1 인터페이스막(120)은 유전율(k)이 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막(k는 약 4) 또는 실리콘 산질화막 (산소 원자 및 질소 원자 함량에 따라 k는 약 4~8)을 포함할 수 있다. 또는, 제1 인터페이스막(120)은 실리케이트로 이루어질 수도 있으며, 상기 예시된 막들의 조합으로 이루어질 수도 있다.
이하에서는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기로 한다. 도 23은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기 위한 개략적인 블록도이다.
도 23을 참조하면, 전자 시스템은 제어 장치(510; CONTROLLER), 인터페이스(520; INTERFACE), 입출력 장치(530; I/O), 기억 장치(540; MEMORY), 전원 공급 장치(550; POWER SUPPLY), 버스(560; BUS)를 포함할 수 있다.
제어 장치(510), 인터페이스(520), 입출력 장치(530), 기억 장치(540), 전원 공급 장치(550)는 버스(560)를 통하여 서로 결합될 수 있다. 버스(560)는 데이터들이 이동되는 통로(path)에 해당한다.
제어 장치(510)는 마이크로프로세서, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함하여 데이터를 처리할 수 있다.
인터페이스(520)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(520)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(520)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
입출력 장치(530)는 키패드(keypad) 및 디스플레이 장치 등을 포함하여 데이터를 입출력할 수 있다.
기억 장치(540)는 데이터 및/또는 명령어 등을 저장할 수 있다. 본 발명의 몇몇의 실시예에 따른 반도체 장치는 기억 장치(540)의 일부 구성요소로 제공될 수 있다.
전원 공급 장치(550)는 외부에서 입력된 전원을 변환하여, 각 구성요소(510~540)에 제공할 수 있다.
도 24는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 응용예를 설명하기 위한 개략적인 블록도이다.
도 24를 참조하면, 전자 시스템은 중앙 처리 장치(610; CPU), 인터페이스(620; INTERFACE), 주변 장치(630; PERIPHERAL DEVICE), 주 기억 장치(640; MAIN MEMORY), 보조 기억 장치(650, SECONDARY MEMORY), 버스(660; BUS)를 포함할 수 있다.
중앙 처리 장치(610), 인터페이스(620), 주변 장치(630), 주 기억 장치(640), 보조 기억 장치(650)은 버스(660)을 통하여 서로 결합될 수 있다. 버스(660)은 데이터들이 이동되는 통로(path)에 해당한다.
중앙 처리 장치(610)는 제어 장치, 연산 장치 등을 포함하여 프로그램을 수행하고 데이터를 처리할 수 있다.
인터페이스(620)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(520)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(520)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
주변 장치(630)는 마우스, 키보드, 디스플레이 장치 및 프린터 장치 등을 포함하여 데이터를 입출력할 수 있다.
주 기억 장치(640)는 중앙 처리 장치(610)와 데이터를 송수신하고, 프로그램 수행에 필요한 데이터 및/또는 명령어 등을 저장할 수 있다. 본 발명의 몇몇의 실시예에 따른 반도체 장치는 주 기억 장치(640)의 일부 구성 요소로 제공될 수 있다.
보조 기억 장치(650)는 자기 테이프, 자기 디스크, 플로피 디스크, 하드 디스크, 광 디스크 등의 비휘발성 저장 장치를 포함하여 데이터 및/또는 명령어 등을 저장할 수 있다. 보조 기억 장치(650)는 전자 시스템의 전원이 차단되는 경우에도 데이터를 저장할 수 있다.
이외에도, 본 발명의 몇몇 실시예에 따른 반도체 장치는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 120: 제1 인터페이스막
130: 제1 게이트 절연막 141: 제1 배리어막
142: 제2 배리어막 143: 제1 산화막
150: 제1 게이트 전극 160: 제1 게이트 스페이서
170: 제1 소오스/드레인 영역

Claims (20)

  1. 기판 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 제1 배리어막;
    상기 제1 배리어막 상에 형성된 산화막;
    상기 산화막 상에 형성된 제2 배리어막;
    상기 제2 배리어막 상에 형성된 게이트 전극; 및
    상기 기판 내에, 상기 게이트 전극의 양측에 배치되는 소오스/드레인을 포함하되,
    상기 산화막은 상기 제1 배리어막에 포함된 물질이 산화되어 형성된 산화물을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 배리어막은 전도성 물질을 포함하는 반도체 장치.
  3. 제 2항에 있어서,
    상기 제1 배리어막과 상기 제2 배리어막은 동일 물질을 포함하는 반도체 장치.
  4. 제 2항에 있어서,
    상기 제1 배리어막은 Ti를 포함하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 산화막은 비정질인 반도체 장치.
  6. 제 5항에 있어서,
    상기 산화막의 두께는 20Å 이하인 반도체 장치.
  7. 제1 영역과 제2 영역이 정의된 기판;
    상기 제1 영역에 형성된 제1 트랜지스터로서, 제1 게이트 절연막과, 상기 제1 게이트 절연막 상에 형성된 제1 배리어막과, 상기 기판 내의 제1 소오스/드레인을 포함하는 제1 트랜지스터; 및
    상기 제2 영역에 형성된 제2 트랜지스터로서, 제2 게이트 절연막과, 상기 제2 게이트 절연막 상에 형성된 제2 배리어막과, 상기 제2 배리어막 상에 형성된 산화막과, 상기 산화막 상에 형성된 제3 배리어막과, 상기 제3 배리어막 상에 형성된 게이트 전극과, 상기 기판 내의 제2 소오스/드레인을 포함하는 제2 트랜지스터를 포함하되,
    상기 제1 트랜지스터는 상기 게이트 전극을 미포함하고,
    상기 산화막은 상기 제2 배리어막에 포함된 물질이 산화되어 형성된 산화물을 포함하고,
    상기 제1 트랜지스터는 제1 채널 길이를 갖고, 상기 제2 트랜지스터는 상기 제1 채널 길이와 다른 제2 채널 길이를 갖는 반도체 장치.
  8. 제 7항에 있어서,
    상기 제2 채널 길이는 상기 제1 채널 길이보다 큰 반도체 장치.
  9. 제 7항에 있어서,
    상기 제1 내지 제3 배리어막은 전도성 물질을 포함하는 반도체 장치.
  10. 제 9항에 있어서,
    상기 제1 내지 제3 배리어막은 동일 물질을 포함하는 반도체 장치.
  11. 제 9항에 있어서,
    상기 제1 내지 제3 배리어막은 Ti를 포함하는 반도체 장치.
  12. 제 7항에 있어서,
    상기 산화막은 비정질인 반도체 장치.
  13. 제 12항에 있어서,
    상기 산화막의 두께는 20Å 이하인 반도체 장치.
  14. 기판 상에 제1 방향으로 연장되고, 상기 기판으로부터 돌출된 액티브 핀;
    상기 액티브 핀 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되어 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 제1 배리어막;
    상기 제1 배리어막 상에 형성된 산화막;
    상기 산화막 상에 형성된 제2 배리어막;
    상기 제2 배리어막 상에 형성된 게이트 전극; 및
    상기 액티브 핀 내에, 상기 게이트 전극의 양측에 배치되는 소오스/드레인을 포함하되,
    상기 산화막은 상기 제1 배리어막에 포함된 물질이 산화되어 형성된 산화물을 포함하는 반도체 장치.
  15. 기판 상에, 트렌치를 포함하는 층간 절연막을 형성하고,
    상기 트렌치의 내부면 상에 게이트 절연막을 형성하고,
    상기 게이트 절연막 상에 제1 배리어막을 형성하고,
    상기 제1 배리어막을 산소 환경에 노출시켜, 상기 제1 배리어막 상에 산화막을 형성하고,
    상기 산화막 상에 상기 제1 배리어막과 동일 물질을 포함하는 제2 배리어막을 형성하고,
    상기 제2 배리어막 상에 게이트 전극을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  16. 제 15항에 있어서,
    상기 제1 배리어막과, 상기 산화막과, 상기 제2 배리어막을 형성하는 것은, 인 시츄(in-situ)공정을 이용하는 반도체 장치의 제조 방법.
  17. 제 15항에 있어서,
    상기 산화막의 두께는 20Å 이하인 반도체 장치의 제조 방법.
  18. 제 15항에 있어서,
    상기 제1 및 제2 배리어막은 전도성 물질을 포함하는 반도체 장치의 제조 방법.
  19. 제 18항에 있어서,
    상기 제1 및 제2 배리어막은 Ti를 포함하는 반도체 장치의 제조 방법.
  20. 제 15항에 있어서,
    상기 게이트 절연막을 형성하기 전에, 상기 트렌치의 바닥면 상에 인터페이스막을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
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Citations (3)

* Cited by examiner, † Cited by third party
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KR20060034467A (ko) * 2004-10-19 2006-04-24 삼성전자주식회사 다층 유전체막으로 이루어진 트랜지스터 및 그 제조 방법
US20120119204A1 (en) * 2010-11-17 2012-05-17 International Business Machines Corporation Replacement Gate Having Work Function at Valence Band Edge
US20130292744A1 (en) * 2012-05-02 2013-11-07 Globalfoundries Inc. Integrated circuit and method for fabricating the same having a replacement gate structure

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