KR20150082025A - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
반도체 장치 및 그 제조 방법이 제공된다. 상기 반도체 장치의 제조 방법은, 액티브 핀이 형성된 기판 상에, 상기 액티브 핀과 교차하는 방향으로 게이트 패턴을 형성하고, 노출된 상기 액티브 핀을 리세스시키고, 상기 액티브 핀 상에 비정질 물질을 증착하고, 상기 비정질 물질을 결정화하여 시드 층을 형성하고, 상기 시드 층 상에 에피택셜 층을 형성하는 것을 포함한다.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
최근의 반도체 장치는 저전압에서 고속 동작을 할 수 있는 방향으로 발전하고 있으며, 반도체 장치의 제조 공정은 집적도가 향상되는 방향으로 발전되고 있다.
이렇게 향상된 장치의 집적도는 반도체 장치 중의 하나인 전계 효과 트랜지스터(FET)에 숏 채널 효과(short channel effect) 등을 야기할 수 있다. 따라서, 이를 극복하기 위해 3차원의 공간 구조로 채널이 형성되는 핀 전계 효과 트랜지스터(FinFET)에 대한 연구가 활발하게 진행되고 있다.
한국공개특허 제10-2013-0014041호에는 치환된 소오스/드레인을 갖는 FINFET 제조 방법에 관하여 개시되어 있다.
본 발명이 해결하고자 하는 기술적 과제는, 핀 피치(pitch) 및 핀의 폭(width) 차이에 의한 에피택셜 층의 비정상적인 성장을 방지할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는, 핀 피치(pitch) 및 핀의 폭(width) 차이에 의한 에피택셜 층의 비정상적인 성장을 방지할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 액티브 핀이 형성된 기판 상에, 상기 액티브 핀과 교차하는 방향으로 게이트 패턴을 형성하고, 노출된 상기 액티브 핀을 리세스시키고, 상기 액티브 핀 상에 비정질 물질을 증착하고, 상기 비정질 물질을 결정화하여 시드 층을 형성하고, 상기 시드 층 상에 에피택셜 층을 형성하는 것을 포함한다.
상기 액티브 핀의 측면에, 상기 액티브 핀의 상면보다 낮은 높이의 상면을 갖는 소자 분리막 패턴을 형성하는 것을 더 포함할 수 있다.
상기 액티브 핀을 리세스시키는 것은, 상기 액티브 핀의 상면이 상기 소자 분리막 패턴의 상면과 동일한 높이를 갖도록 상기 액티브 핀을 제거할 수 있다.
상기 비정질 물질은, Si, Ge, B, As, P, C, 및 In으로 이루어진 군에서 선택된 적어도 하나를 포함할 수 있다.
상기 비정질 물질을 증착하는 것은, 상기 액티브 핀과 직접 접촉하도록 형성할 수 있다.
상기 비정질 물질을 결정화하는 것은, SPE(Solid Phase Epitaxi) 공정을 이용할 수 있다.
상기 비정질 물질을 결정화하는 것은, 공정 온도가 500℃ 이상 1300℃ 이하일 수 있다.
상기 에피택셜 층을 형성하는 것은, 상기 시드 층을 에피택셜 성장시켜 완성할 수 있다.
상기 에피택셜 층에 포함된 스트레스 물질의 농도는 상기 시드 층에 포함된 상기 스트레스 물질의 농도보다 높을 수 있다.
상기 스트레스 물질은, Ge을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은, 액티브 핀이 형성된 기판 상에, 상기 액티브 핀과 교차하는 방향으로 게이트 패턴을 형성하고, 상기 액티브 핀 상에 비정질 물질을 증착하고, 상기 비정질 물질을 결정화하여 시드 층을 형성하고, 상기 시드 층 상에 에피택셜 층을 형성하는 것을 포함하되, 상기 에피택셜 층에 포함된 스트레스 물질의 농도는 상기 시드 층에 포함된 상기 스트레스 물질의 농도보다 높다.
상기 비정질 물질은, Si, Ge, B, As, P, C, 및 In으로 이루어진 군에서 선택된 적어도 하나를 포함할 수 있다.
상기 비정질 물질을 결정화하는 것은, SPE(Solid Phase Epitaxi) 공정을 이용할 수 있다.
상기 비정질 물질을 결정화하는 것은, 공정 온도가 500℃ 이상 1300℃ 이하일 수 있다.
상기 에피택셜 층을 형성하는 것은, 상기 시드 층을 에피택셜 성장시켜 완성할 수 있다.
상기 스트레스 물질은, Ge을 포함할 수 있다.
상기 시드 층의 상면이 노출되도록 상기 에피택셜 층을 제거하는 것을 더 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 액티브 핀이 형성된 기판 상에, 상기 액티브 핀과 교차하는 방향으로 형성된 게이트 패턴, 상기 액티브 핀 상에 형성되고, 단결정 물질로 이루어진 시드 층, 및 상기 시드 층 상에 형성된 에피택셜 층을 포함하되, 상기 에피택셜 층에 포함된 스트레스 물질의 농도는 상기 시드 층에 포함된 상기 스트레스 물질의 농도보다 높다.
상기 액티브 핀의 측면에, 상기 액티브 핀의 상면과 동일한 높이의 상면을 갖도록 형성된 소자 분리막 패턴을 더 포함할 수 있다.
상기 시드 층은, 상기 액티브 핀과 직접 접촉하여 형성될 수 있다.
상기 시드 층은, Si, Ge, B, As, P, C, 및 In으로 이루어진 군에서 선택된 적어도 하나의 물질을 포함할 수 있다.
상기 스트레스 물질은, Ge을 포함할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 도시한 사시도이다.
도 2는 도 1의 A1 - A1을 따라 절단단 단면도이다.
도 3은 도 1의 B1 - B1을 따라 절단한 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 장치를 도시한 사시도이다.
도 5는 도 4의 A2 - A2를 따라 절단단 단면도이다.
도 6은 도 4의 B2 - B2를 따라 절단한 단면도이다.
도 7 및 도 8은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 회로도와 레이아웃도이다.
도 9는 도 8의 레이아웃도에서, 다수의 핀과 다수의 게이트 전극만을 도시한 것이다.
도 10 내지 도 14는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 15 내지 도 18은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 19는 본 발명의 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기 위한 개략적인 블록도이다.
도 20은 본 발명의 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 응용예를 설명하기 위한 개략적인 블록도이다.
도 2는 도 1의 A1 - A1을 따라 절단단 단면도이다.
도 3은 도 1의 B1 - B1을 따라 절단한 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 장치를 도시한 사시도이다.
도 5는 도 4의 A2 - A2를 따라 절단단 단면도이다.
도 6은 도 4의 B2 - B2를 따라 절단한 단면도이다.
도 7 및 도 8은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 회로도와 레이아웃도이다.
도 9는 도 8의 레이아웃도에서, 다수의 핀과 다수의 게이트 전극만을 도시한 것이다.
도 10 내지 도 14는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 15 내지 도 18은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 19는 본 발명의 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기 위한 개략적인 블록도이다.
도 20은 본 발명의 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 응용예를 설명하기 위한 개략적인 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서 설명되는 반도체 장치 및 그 제조 방법은, 핀(fin)을 리세스시킨 후, 방향성 증착(directional deposition) 방법을 이용하여 시드 층(seed layer)을 형성하고, 시드 층 위에 에피택셜 층(예를 들어, SiGe layer)을 형성하는 것에 관한 것이다. 최근에는, 핀펫(finfet)을 제조할 때, 핀펫의 퍼포먼스(performance) 향상을 위하여 에피택셜 층을 핀 위에 형성한다. 에피택셜 층은 핀에 스트레스를 가하여 채널 영역의 캐리어 이동도(mobility)를 향상시킬 수 있다. 즉, 핀펫이 P형 트랜지스터인 경우, 에피택셜 층에는 압축 스트레스 물질을 포함할 수 있다. 압축 스트레스 물질은 Si에 비하여 격자 상수가 큰 물질일 수 있고, 예를 들어, SiGe일 수 있다. 또한, 핀펫이 N형 트랜지스터인 경우, 에피택셜 층에는 기판과 동일한 물질 또는 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 기판이 Si일 때, 인장 스트레스 물질은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다. 다수의 핀이 합쳐진(merged) 경우, 합쳐지지 않은(unmerged) 경우에 비하여 에피택셜 층에 의해 가해지는 스트레스 효과가 2배 정도 증가할 수 있다. 다만, 종래의 방법에 따라 핀이 합쳐지도록 에피택셜 성장시키는 경우, 핀 피치(pitch) 및 핀의 폭(width)에 따라 에피택셜 층이 성장하는 속도 및 방향이 달라지게 되어, 후속 공정에서 문제점을 발생시킨다. 처음에는 핀으로부터 에피택셜 층이 <111> 방향으로 성장하다가 에피택셜 층이 서로 접촉한 후에는 에피택셜 층이 <100> 방향으로 빠르게 성장하게 된다. 상대적으로 핀 피치가 넓은 영역에서는 에피택셜 층이 <111> 방향으로 성장하는 동안, 에피택셜 층이 서로 접촉한 영역에서는 에피택셜 층이 <100> 방향으로 성장하게 되어, 에피택셜 층의 형태가 균일하지 않게 된다. 본 발명의 실시예에 따르면, 핀 피치 및 핀의 폭 차이에 의한 에피택셜 층의 비정상적인 성장을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 도시한 사시도이다. 도 2는 도 1의 A1 - A1을 따라 절단단 단면도이다. 도 3은 도 1의 B1 - B1을 따라 절단한 단면도이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 기판(100), 소자 분리막 패턴(200), 제1 액티브 핀(110), 제2 액티브 핀(120), 게이트 패턴(300), 소오스/드레인(360), 시드 층(400), 에피택셜 층(500) 등을 포함한다.
기판(100)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs, 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, 기판(100)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등의 강성 기판이거나 폴리이미드(polyimide), 폴리에스테르(polyester) 폴리카보네이트(polycarbonate), 폴리에테르술폰(polyethersulfone), 폴리메틸 메타크릴레이트(polymethylmethacrylate), 폴리에틸렌나프탈레이트(polyethylene naphthalate), 폴리에틸렌테레프탈레이트(polyethyleneterephthalate) 등의 가요성 플라스틱 기판일 수 있다.
소자 분리막 패턴(200)은 기판(100) 상에 형성되어, 소자 분리를 위해 이용된다. 소자 분리막 패턴(200)은 절연막으로서, HDP 산화막, SOG 산화막, CVD 산화막 등일 수 있으나, 이에 한정되는 것은 아니다.
제1 액티브 핀(110)은 기판 상에 돌출되도록 형성된다. 제1 액티브 핀(110)은 제2 방향(Y)을 따라서 길게 연장될 수 있다. 제1 액티브 핀(110)은 기판(100)의 일부일 수 있다. 소자 분리막 패턴(200)은 기판(100)의 상면과 제1 액티브 핀(110)의 측면의 일부를 덮을 수 있다.
제2 액티브 핀(120)은 기판 상에 돌출되고, 제1 액티브 핀(110)과 이격되어 형성된다. 제2 액티브 핀(120)은 제2 방향(Y)을 따라서 길게 연장될 수 있다. 제2 액티브 핀(120)은 기판(100)의 일부일 수 있다. 소자 분리막 패턴(200)은 기판(100)의 상면과 제2 액티브 핀(120)의 측면의 일부를 덮을 수 있다.
게이트 패턴(300)은 제1 및 제2 액티브 핀(110, 120) 상에, 제1 및 제2 액티브 핀(110, 120)과 교차하는 방향으로 형성된다. 게이트 패턴(300)은 제1 방향(X)을 따라서 길게 연장될 수 있다. 게이트 패턴(300)은 제1 및 제2 액티브 핀(110, 120) 상에 순차적으로 형성된 인터페이스막 패턴(310), 게이트 절연막 패턴(320), 일함수 조절막 패턴(330), 게이트 메탈 패턴(340), 게이트 스페이서(350) 등을 포함할 수 있다.
인터페이스막 패턴(310)은 소자 분리막 패턴(200)과 제1 및 제2 액티브 핀(110, 120) 상에 형성될 수 있다. 인터페이스막 패턴(310)은, 소자 분리막 패턴(200)과 게이트 절연막 패턴(320) 사이의 불량 계면을 방지하는 역할을 할 수 있다. 인터페이스막 패턴(310)은 유전율(k)이 9 이하인 저유전 물질층, 예를 들면, 실리콘 산화막(k는 약 4) 또는 실리콘 산질화막(산소 원자 및 질소 원자 함량에 따라 k는 약 4~8)을 포함할 수 있다. 또한, 인터페이스막 패턴(310)은 실리케이트로 이루어질 수도 있으며, 앞에서 예시한 막들의 조합으로 이루어질 수도 있다.
게이트 절연막 패턴(320)은 인터페이스막 패턴(310) 상에 형성될 수 있다. 다만, 인터페이스막 패턴(310)이 존재하지 않는 경우, 게이트 절연막 패턴(320)은 소자 분리막 패턴(200)과 제1 및 제2 액티브 핀(110, 120) 상에 형성될 수 있다. 게이트 절연막 패턴(320)은 고유전율(high-k)을 갖는 물질을 포함할 수 있다. 구체적으로, 게이트 절연막 패턴(320)은, 예를 들어, HfSiON, HfO2, ZrO2, Ta2O5, TiO2, SrTiO3, BaTiO3, 및 SrTiO3로 구성된 그룹에서 선택된 물질 중 어느 하나를 포함할 수 있다. 한편, 게이트 절연막 패턴(320)은 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다. 예를 들어, 게이트 절연막 패턴(320)이 HfO2인 경우에, 게이트 절연막 패턴(320)은 약 50Å 이하의(약 5Å 내지 50Å)의 두께로 형성될 수 있으나, 이에 한정되는 것은 아니다.
일함수 조절막 패턴(330)은 게이트 절연막 패턴(320) 상에 형성될 수 있다. 일함수 조절막 패턴(330)은 게이트 절연막 패턴(320)과 접촉되어 형성될 수 있다. 일함수 조절막 패턴(330)은 일함수 조절을 위해 이용된다. 일함수 조절막 패턴(330)은, 예를 들어, 메탈 질화물을 포함할 수 있다. 구체적으로, 일함수 조절막 패턴(330)은 Mo, Pd, Ru, Pt, TiN, WN, TaN, Ir, TaC, RuN, TiAl, TaAlC, TiAlN, 및 MoN 중 적어도 하나를 포함할 수 있다. 더욱 구체적으로, 일함수 조절막 패턴(330)은, 예를 들어, TiN으로 이루어진 단일막, 또는 TiN 하부막과 TaN 상부막으로 이루어진 이중막 등으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 한편, 도시하지는 않았지만, 게이트 절연막 패턴(320)과 일함수 조절막 패턴(330) 사이에 캡핑막이 형성될 수 있다. 캡핑막은 일함수 조절을 위해 이용될 수 있다. 구체적으로, 캡핑막은 게이트 절연막 패턴(320)과 일함수 조절막 패턴(330) 사이에서 완충 역할을 하여, 캡핑막이 존재하는 경우, 일함수 조절막 패턴(330)만 존재하는 경우보다 정교하게 일함수를 조절할 수 있다. 캡핑막은, 예를 들어, LaO, GdO, DyO, SrO, BaO, 알루미늄산화막, 및 알루미늄 금속 산화막 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
게이트 메탈 패턴(340)은 일함수 조절막 패턴(330) 상에 형성될 수 있다. 게이트 메탈 패턴(340)은, 도시된 것과 같이, 일함수 조절막 패턴(330)과 접촉하여 형성될 수 있다. 즉, 게이트 메탈 패턴(340)은 일함수 조절막 패턴(330)에 의해 생성된 공간을 채우도록 형성될 수 있다. 게이트 메탈 패턴(340)은 도전성을 갖는 물질, 예를 들어, W 또는 Al을 포함할 수 있으나, 이에 한정되는 것은 아니다.
게이트 스페이서(350)는 게이트 패턴(300) 측면 중 적어도 일 측에 형성될 수 있다. 게이트 스페이서(350)는 질화막, 산질화막, low-k 물질 중 적어도 하나를 포함할 수 있다. 또한, 게이트 스페이서(350)는 일 측면을 곡선으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 게이트 스페이서(350)의 형상은 이와 다를 수 있다. 예를 들어, 게이트 스페이서(350)의 형상은, 도시된 것과 달리, I자형 또는 L자형으로 형성될 수 있다. 또한, 도면에서는 게이트 스페이서(350)가 단일 층으로 형성되는 것으로 도시되었으나, 이에 한정되는 것은 아니고, 복수 층으로 형성될 수도 있다.
소오스/드레인(360)은 게이트 패턴(300)의 양 측 중 적어도 일 측에 형성되고, 제1 및 제2 액티브 핀(110, 120) 내에 형성될 수 있다. 소오스/드레인(360)과 게이트 패턴(300)은 게이트 스페이서(350)에 의하여 절연될 수 있다.
한편, 도시하지는 않았지만, 소오스/드레인(360) 상에는 실리사이드막이 형성될 수 있다. 실리사이드막 상에는 컨택이 형성될 수 있다. 실리사이드막은 소오스/드레인(360)과 컨택 사이에 형성되어, 면 저항과 접촉 저항을 감소시키는 역할을 할 수 있다.
시드 층(400)은 제1 및 제2 액티브 핀(110, 120) 상에 형성되고, 단결정 물질로 이루어진다. 우선, 제1 및 제2 액티브 핀(110, 120)을 덮도록 비정질 물질을 컨포말하게 형성하고, 비정질 물질을 결정화하여 시드 층(400)을 형성할 수 있다. 이 때, 비정질 물질의 두께는 10Å 내지 500Å일 수 있다. 비정질 물질은, Si, Ge, B, As, P, C, 및 In으로 이루어진 군에서 선택된 적어도 하나의 물질을 포함할 수 있다. 따라서, 시드 층(400)은 Si, Ge, B, As, P, C, 및 In으로 이루어진 군에서 선택된 적어도 하나의 물질을 포함할 수 있다. 비정질 물질을 결정화할 때, SPE(Solid Phase Epitaxi) 공정을 이용할 수 있으며, 예를 들어, RTP(Rapid Thermal Process) 공정 또는 MSA(Milli-Second Anneal) 공정을 이용하여 비정질 물질을 결정화할 수 있다. 이 경우, 공정 온도는 500℃ 내지 1300℃일 수 있다.
에피택셜 층(500)은 시드 층(400) 상에 형성된다. 에피택셜 층(500)은 우선, 시드 층(400)을 에피택셜 성장시켜 형성하고, 성장된 에피택셜 층(500)의 상부를 제거하여 시드 층(400)의 상면이 노출되도록 하여 에피택셜 층(500)을 형성할 수 있다. 시드 층(400)이 있는 경우에는 시드 층(400)이 없을 때와 달리, 에피택셜 층(500)이 시드 층(400)으로부터 X, Y, Z방향으로 성장하게 되며, 에피택셜 층(500)이 불균일하게 성장하는 것을 방지할 수 있다. 이 때, 에피택셜 층(500)에는 스트레스 물질(예를 들어, Ge)을 포함할 수 있으며, 시드 층(400)에 포함된 스트레스 물질(예를 들어, Ge)의 농도보다 높을 수 있다.
이어서, 도 4 내지 도 6을 참조하여, 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기로 한다.
도 4는 본 발명의 다른 실시예에 따른 반도체 장치를 도시한 사시도이다. 도 5는 도 4의 A2 - A2를 따라 절단단 단면도이다. 도 6은 도 4의 B2 - B2를 따라 절단한 단면도이다.
도 4 내지 도 6을 참조하면, 본 발명의 다른 실시예에 따른 반도체 장치는 기판(100), 소자 분리막 패턴(200), 제1 액티브 핀(110), 제2 액티브 핀(120), 게이트 패턴(300), 소오스/드레인(360), 시드 층(400), 에피택셜 층(500) 등을 포함한다.
기판(100)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs, 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, 기판(100)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등의 강성 기판이거나 폴리이미드(polyimide), 폴리에스테르(polyester) 폴리카보네이트(polycarbonate), 폴리에테르술폰(polyethersulfone), 폴리메틸 메타크릴레이트(polymethylmethacrylate), 폴리에틸렌나프탈레이트(polyethylene naphthalate), 폴리에틸렌테레프탈레이트(polyethyleneterephthalate) 등의 가요성 플라스틱 기판일 수 있다.
소자 분리막 패턴(200)은 기판(100) 상에 형성되어, 소자 분리를 위해 이용된다. 소자 분리막 패턴(200)은 절연막으로서, HDP 산화막, SOG 산화막, CVD 산화막 등일 수 있으나, 이에 한정되는 것은 아니다.
제1 액티브 핀(110)은 제2 방향(Y)을 따라서 길게 연장되어 형성될 수 있다. 제1 액티브 핀(110)은 기판(100)의 일부일 수 있다. 소자 분리막 패턴(200)은 기판(100)의 상면과 제1 액티브 핀(110)의 측면을 덮을 수 있다.
제2 액티브 핀(120)은 제1 액티브 핀(110)과 이격되어, 제2 방향(Y)을 따라서 길게 연장되어 형성될 수 있다. 제2 액티브 핀(120)은 기판(100)의 일부일 수 있다. 소자 분리막 패턴(200)은 기판(100)의 상면과 제2 액티브 핀(120)의 측면을 덮을 수 있다.
게이트 패턴(300)은 제1 및 제2 액티브 핀(110, 120) 상에, 제1 및 제2 액티브 핀(110, 120)과 교차하는 방향으로 형성된다. 게이트 패턴(300)은 제1 방향(X)을 따라서 길게 연장될 수 있다. 게이트 패턴(300)은 제1 및 제2 액티브 핀(110, 120) 상에 순차적으로 형성된 인터페이스막 패턴(310), 게이트 절연막 패턴(320), 일함수 조절막 패턴(330), 게이트 메탈 패턴(340), 게이트 스페이서(350) 등을 포함할 수 있다.
인터페이스막 패턴(310)은 소자 분리막 패턴(200)과 제1 및 제2 액티브 핀(110, 120) 상에 형성될 수 있다. 인터페이스막 패턴(310)은, 소자 분리막 패턴(200)과 게이트 절연막 패턴(320) 사이의 불량 계면을 방지하는 역할을 할 수 있다. 인터페이스막 패턴(310)은 유전율(k)이 9 이하인 저유전 물질층, 예를 들면, 실리콘 산화막(k는 약 4) 또는 실리콘 산질화막(산소 원자 및 질소 원자 함량에 따라 k는 약 4~8)을 포함할 수 있다. 또한, 인터페이스막 패턴(310)은 실리케이트로 이루어질 수도 있으며, 앞에서 예시한 막들의 조합으로 이루어질 수도 있다.
게이트 절연막 패턴(320)은 인터페이스막 패턴(310) 상에 형성될 수 있다. 다만, 인터페이스막 패턴(310)이 존재하지 않는 경우, 게이트 절연막 패턴(320)은 소자 분리막 패턴(200)과 제1 및 제2 액티브 핀(110, 120) 상에 형성될 수 있다. 게이트 절연막 패턴(320)은 고유전율(high-k)을 갖는 물질을 포함할 수 있다. 구체적으로, 게이트 절연막 패턴(320)은, 예를 들어, HfSiON, HfO2, ZrO2, Ta2O5, TiO2, SrTiO3, BaTiO3, 및 SrTiO3로 구성된 그룹에서 선택된 물질 중 어느 하나를 포함할 수 있다. 한편, 게이트 절연막 패턴(320)은 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다. 예를 들어, 게이트 절연막 패턴(320)이 HfO2인 경우에, 게이트 절연막 패턴(320)은 약 50Å 이하의(약 5Å 내지 50Å)의 두께로 형성될 수 있으나, 이에 한정되는 것은 아니다.
일함수 조절막 패턴(330)은 게이트 절연막 패턴(320) 상에 형성될 수 있다. 일함수 조절막 패턴(330)은 게이트 절연막 패턴(320)과 접촉되어 형성될 수 있다. 일함수 조절막 패턴(330)은 일함수 조절을 위해 이용된다. 일함수 조절막 패턴(330)은, 예를 들어, 메탈 질화물을 포함할 수 있다. 구체적으로, 일함수 조절막 패턴(330)은 Mo, Pd, Ru, Pt, TiN, WN, TaN, Ir, TaC, RuN, TiAl, TaAlC, TiAlN, 및 MoN 중 적어도 하나를 포함할 수 있다. 더욱 구체적으로, 일함수 조절막 패턴(330)은, 예를 들어, TiN으로 이루어진 단일막, 또는 TiN 하부막과 TaN 상부막으로 이루어진 이중막 등으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 한편, 도시하지는 않았지만, 게이트 절연막 패턴(320)과 일함수 조절막 패턴(330) 사이에 캡핑막이 형성될 수 있다. 캡핑막은 일함수 조절을 위해 이용될 수 있다. 구체적으로, 캡핑막은 게이트 절연막 패턴(320)과 일함수 조절막 패턴(330) 사이에서 완충 역할을 하여, 캡핑막이 존재하는 경우, 일함수 조절막 패턴(330)만 존재하는 경우보다 정교하게 일함수를 조절할 수 있다. 캡핑막은, 예를 들어, LaO, GdO, DyO, SrO, BaO, 알루미늄산화막, 및 알루미늄 금속 산화막 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
게이트 메탈 패턴(340)은 일함수 조절막 패턴(330) 상에 형성될 수 있다. 게이트 메탈 패턴(340)은, 도시된 것과 같이, 일함수 조절막 패턴(330)과 접촉하여 형성될 수 있다. 즉, 게이트 메탈 패턴(340)은 일함수 조절막 패턴(330)에 의해 생성된 공간을 채우도록 형성될 수 있다. 게이트 메탈 패턴(340)은 도전성을 갖는 물질, 예를 들어, W 또는 Al을 포함할 수 있으나, 이에 한정되는 것은 아니다.
게이트 스페이서(350)는 게이트 패턴(300) 측면 중 적어도 일 측에 형성될 수 있다. 게이트 스페이서(350)는 질화막, 산질화막, low-k 물질 중 적어도 하나를 포함할 수 있다. 또한, 게이트 스페이서(350)는 일 측면을 곡선으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 게이트 스페이서(350)의 형상은 이와 다를 수 있다. 예를 들어, 게이트 스페이서(350)의 형상은, 도시된 것과 달리, I자형 또는 L자형으로 형성될 수 있다. 또한, 도면에서는 게이트 스페이서(350)가 단일 층으로 형성되는 것으로 도시되었으나, 이에 한정되는 것은 아니고, 복수 층으로 형성될 수도 있다.
소오스/드레인(360)은 게이트 패턴(300)의 양 측 중 적어도 일 측에 형성되고, 제1 및 제2 액티브 핀(110, 120) 내에 형성될 수 있다. 소오스/드레인(360)과 게이트 패턴(300)은 게이트 스페이서(350)에 의하여 절연될 수 있다.
한편, 도시하지는 않았지만, 소오스/드레인(360) 상에는 실리사이드막이 형성될 수 있다. 실리사이드막 상에는 컨택이 형성될 수 있다. 실리사이드막은 소오스/드레인(360)과 컨택 사이에 형성되어, 면 저항과 접촉 저항을 감소시키는 역할을 할 수 있다.
시드 층(400)은 제1 및 제2 액티브 핀(110, 120)과 소자 분리막 패턴(200) 상에 형성되고, 단결정 물질로 이루어진다. 시드 층(400)은 제1 및 제2 액티브 핀(110, 120)과 직접 접촉하여 형성될 수 있다. 우선, 제1 및 제2 액티브 핀(110, 120)을 리세스시키고, 제1 및 제2 액티브 핀(110, 120)과 소자 분리막 패턴(200) 상에 비정질 물질을 형성하고, 비정질 물질을 결정화하여 시드 층(400)을 형성할 수 있다. 제1 및 제2 액티브 핀(110, 120)을 리세스시킬 때, 제1 및 제2 액티브 핀(110, 120)의 상면과 소자 분리막 패턴(200)의 상면이 동일한 높이를 갖도록 제1 및 제2 액티브 핀(110, 120)의 일부를 제거할 수 있다. 비정질 물질의 두께는 10Å 내지 500Å일 수 있다. 비정질 물질은, Si, Ge, B, As, P, C, 및 In으로 이루어진 군에서 선택된 적어도 하나의 물질을 포함할 수 있다. 따라서, 시드 층(400)은 Si, Ge, B, As, P, C, 및 In으로 이루어진 군에서 선택된 적어도 하나의 물질을 포함할 수 있다. 비정질 물질을 결정화할 때, SPE(Solid Phase Epitaxi) 공정을 이용할 수 있으며, 예를 들어, RTP(Rapid Thermal Process) 공정 또는 MSA(Milli-Second Anneal) 공정을 이용하여 비정질 물질을 결정화할 수 있다. 이 경우, 공정 온도는 500℃ 내지 1300℃일 수 있다.
에피택셜 층(500)은 시드 층(400) 상에 형성된다. 에피택셜 층(500)은 우선, 시드 층(400)을 에피택셜 성장시켜 형성할 수 있다. 에피택셜 층(500)이 성장할 때, 에피택셜 층(500) 내에 불순물을 포함시켜, 소오스/드레인이 형성될 수 있다. 소오스/드레인이 형성된 높이는 제1 및 제2 액티브 핀(110, 120)을 리세스시키기 전보다 같거나 높을 수 있다. 이러한 에피택셜 층(500)을 통하여, 제1 및 제2 액티브 핀(110, 120)이 합쳐진 효과를 나타낼 수 있으며, 에피택셜 층(500)이 불균일하게 성장하는 것도 방지할 수 있다. 에피택셜 층(500)에는 스트레스 물질(예를 들어, Ge)을 포함할 수 있으며, 시드 층(400)에 포함된 스트레스 물질(예를 들어, Ge)의 농도보다 높을 수 있다.
이어서, 도 7 내지 도 9를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기로 한다.
도 7 및 도 8은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 회로도와 레이아웃도이다. 도 9는 도 8의 레이아웃도에서, 다수의 핀과 다수의 게이트 전극만을 도시한 것이다. 상술한 본 발명의 일 실시예에 따른 반도체 장치는 핀형 트랜지스터를 사용하는 일반적인 로직소자로 구성된 모든 장치에 적용가능하나, 도 7 내지 도 9는 예시적으로 SRAM을 도시한다.
우선, 도 7을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 장치는 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(/BL)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PMOS 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NMOS 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여, 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결될 수 있다.
여기서, 도 7 내지 도 9를 참조하면, 서로 이격된 제1 핀(F1), 제2 핀(F2), 제3 핀(F3), 제4 핀(F4)은 일 방향(예를 들어, 도 8의 상하방향)으로 길게 연장되도록 형성된다. 제2 핀(F2), 제3 핀(F3)은 제1 핀(F1), 제4 핀(F4)보다 연장된 길이가 짧을 수 있다.
또한, 제1 게이트 전극(351), 제2 게이트 전극(352), 제3 게이트 전극(353), 제4 게이트 전극(354)은 타 방향(예를 들어, 도 8의 좌우 방향)으로 길게 연장되고, 제1 핀(F1) 내지 제4 핀(F4)과 교차하는 방향으로 형성된다. 구체적으로, 제1 게이트 전극(351)은 제1 핀(F1)과 제2 핀(F2)을 완전히 교차하고, 제3 핀(F3)의 종단의 일부와 오버랩되도록 형성될 수 있다. 제3 게이트 전극(353)은 제4 핀(F4)과 제3 핀(F3)을 완전히 교차하고, 제2 핀(F2)의 종단의 일부와 오버랩되도록 형성될 수 있다. 제2 게이트 전극(352), 제4 게이트 전극(354)은 각각 제1 핀(F1), 제4 핀(F4)과 교차하도록 형성될 수 있다.
도 8에 도시된 것과 같이, 제1 풀업 트랜지스터(PU1)는 제1 게이트 전극(351)과 제2 핀(F2)이 교차되는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제1 게이트 전극(351)과 제1 핀(F1)이 교차되는 영역 주변에 정의되고, 제1 패스 트랜지스터(PS1)는 제2 게이트 전극(352)과 제1 핀(F1)이 교차되는 영역 주변에 정의된다. 제2 풀업 트랜지스터(PU2)는 제3 게이트 전극(353)과 제3 핀(F3)이 교차되는 영역 주변에 정의되고, 제2 풀다운 트랜지스터(PD2)는 제3 게이트 전극(353)과 제4 핀(F4)이 교차되는 영역 주변에 정의되고, 제2 패스 트랜지스터(PS2)는 제4 게이트 전극(354)과 제4 핀(F4)이 교차되는 영역 주변에 정의된다.
명확하게 도시하지 않았으나, 제1 내지 제4 게이트 전극(351~354)과, 제1 내지 제4 핀(F1~F4)이 교차되는 영역의 양측에는 리세스가 형성되고, 리세스 내에 소오스/드레인이 형성될 수 있다.
또한, 다수의 컨택(361)이 형성될 수 있다.
뿐만 아니라, 공유 컨택(shared contact)(362)은 제2 핀(F2), 제3 게이트 전극(353)과, 배선(371)을 동시에 연결한다. 공유 컨택(363)은 제3 핀(F3), 제1 게이트 전극(351)과, 배선(372)을 동시에 연결한다.
제1 풀업 트랜지스터(PU1), 제1 풀다운 트랜지스터(PD1), 제1 패스 트랜지스터(PS1), 제2 풀업 트랜지스터(PU2), 제2 풀다운 트랜지스터(PD2), 제2 패스 트랜지스터(PS2)는 모두 핀형 트랜지스터, 즉 본 발명의 일 실시예에 따른 반도체 장치로 구현될 수 있으며, 도 1 내지 도 6을 이용하여 상술한 구성을 가질 수 있다.
이하에서, 도 10 내지 도 14를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기로 한다.
도 10 내지 도 14는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
우선, 도 10을 참조하면, 액티브 핀(130)이 형성된 기판(100) 상에, 액티브 핀(130)과 교차하는 방향으로 게이트 패턴(300)을 형성한다.
액티브 핀(130)은 제2 방향(Y)을 따라 길게 연장되어 형성될 수 있다. 액티브 핀(130)은 기판(100)과 일체형일 수도, 일체형이 아닐 수도 있다. 액티브 핀(130)에는 문턱 전압 조절용 도핑이 수행될 수 있다. 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에 의해 제조된 반도체 장치가 NMOS 트랜지스터인 경우, 불순물은 붕소(B)일 수 있다. 또한, 반도체 장치가 PMOS 트랜지스터인 경우, 불순물은 인(P) 또는 비소(As)일 수 있다. 그러나, 본 발명은 이에 한정되는 것은 아니고, 다른 불순물을 이용하여 도핑이 수행될 수도 있다. 액티브 핀(130)은 다양한 공정, 예를 들어, 에피택셜(epitaxial) 공정 또는 식각 공정 등으로 형성될 수 있다.
기판(100) 상에는 소자 분리막 패턴(200)이 형성될 수 있다. 소자 분리막 패턴(200)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다. 구체적으로, 마스크막 패턴(미도시)을 마스크로 소자 분리막을 식각하여, 액티브 핀(130)의 상부 측벽을 노출시키는 소자 분리막 패턴(200)을 형성할 수 있다. 이 때, 노출되는 액티브 핀(130)의 상부 측벽의 높이는 소자 분리막에 대한 식각 시간을 조절함으로써 조절될 수 있다. 이러한 식각 공정을 통해 형성된 소자 분리막 패턴(200)은, 도시된 것과 같이, 액티브 핀(130)의 하부 측벽을 덮는 형태로 형성될 수 있다. 소자 분리막 패턴(200)은 액티브 핀(130)들을 서로 분리하는 역할을 한다.
소자 분리막 패턴(200)과 액티브 핀(130) 상에, 액티브 핀(130)과 교차하는 방향으로 게이트 패턴(300)을 형성한다. 게이트 패턴(300)은, 인터페이스막 패턴(310), 게이트 절연막 패턴(320), 일함수 조절막 패턴(330), 및 게이트 메탈 패턴(340)을 순차적으로 적층하여 형성할 수 있다.
이어서, 도 11을 참조하면, 액티브 핀(130) 상에 비정질 물질을 증착한다. 비정질 물질은, Si, Ge, B, As, P, C, 및 In으로 이루어진 군에서 선택된 적어도 하나를 포함할 수 있다. 비정질 물질을 증착한 후, 비정질 물질을 결정화하여 시드 층(400)을 형성한다. 이 때, 시드 층(400)은 단결정으로 형성되며, 게이트 패턴(300) 상에 존재하는 비정질 물질은 다결정 층(400')으로 결정화된다. 비정질 물질을 결정화할 때, SPE(Solid Phase Epitaxi) 공정을 이용할 수 있으며, 예를 들어, RTP(Rapid Thermal Process) 공정 또는 MSA(Milli-Second Anneal) 공정을 이용하여 비정질 물질을 결정화할 수 있다. 이 경우, 공정 온도는 500℃ 내지 1300℃일 수 있다.
이어서, 도 12를 참조하면, 게이트 패턴(300) 상에 존재하는 다결정 층(400')을 제거한다. 다결정 층(400')은 식각 공정(예를 들어, 습식 식각 또는 건식 식각)을 이용하여 제거하며, 다결정 층(400')은 시드 층(400)에 비하여 식각비(etch rate)가 높기 때문에 빠르게 식각된다. 즉, 시드 층(400)이 제거되는 양은 다결정 층(400')에 비하여 적기 때문에, 시드 층(400)은 남아있게 된다.
이어서, 도 13을 참조하면, 시드 층(400) 상에 에피택셜 층(500)을 형성한다. 에피택셜 층(500)을 형성하는 것은, 시드 층(400)을 에피택셜 성장시켜 완성하며, 에피택셜 층(500)에 포함된 스트레스 물질(예를 들어, Ge)의 농도는 시드 층(400)에 포함된 스트레스 물질(예를 들어, Ge)의 농도보다 높을 수 있다.
이어서, 도 14를 참조하면, 시드 층(400)의 상면이 노출되도록 에피택셜 층(500)을 제거한다. 에피택셜 층(500)의 상부를 제거하는 것은, 식각 공정(예를 들어, 습식 식각 또는 건식 식각)을 이용할 수 있다.
이하에서, 도 15 내지 도 18을 참조하여, 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기로 한다.
도 15 내지 도 18은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
우선, 도 15를 참조하면, 액티브 핀(130)이 형성된 기판(100) 상에, 액티브 핀(130)과 교차하는 방향으로 게이트 패턴(300)을 형성한다.
액티브 핀(130)은 제2 방향(Y)을 따라 길게 연장되어 형성될 수 있다. 액티브 핀(130)은 기판(100)과 일체형일 수도, 일체형이 아닐 수도 있다. 액티브 핀(130)에는 문턱 전압 조절용 도핑이 수행될 수 있다. 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에 의해 제조된 반도체 장치가 NMOS 트랜지스터인 경우, 불순물은 붕소(B)일 수 있다. 또한, 반도체 장치가 PMOS 트랜지스터인 경우, 불순물은 인(P) 또는 비소(As)일 수 있다. 그러나, 본 발명은 이에 한정되는 것은 아니고, 다른 불순물을 이용하여 도핑이 수행될 수도 있다. 액티브 핀(130)은 다양한 공정, 예를 들어, 에피택셜(epitaxial) 공정 또는 식각 공정 등으로 형성될 수 있다.
기판(100) 상에는 소자 분리막 패턴(200)이 형성될 수 있다. 소자 분리막 패턴(200)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다. 구체적으로, 마스크막 패턴(미도시)을 마스크로 소자 분리막을 식각하여, 액티브 핀(130)의 상부 측벽을 노출시키는 소자 분리막 패턴(200)을 형성할 수 있다. 즉, 액티브 핀(130)의 상면보다 낮은 높이의 상면을 갖는 소자 분리막 패턴(200)을 형성할 수 있다. 노출되는 액티브 핀(130)의 상부 측벽의 높이는 소자 분리막에 대한 식각 시간을 조절함으로써 조절될 수 있다. 소자 분리막 패턴(200)은 액티브 핀(130)들을 서로 분리하는 역할을 한다.
소자 분리막 패턴(200)과 액티브 핀(130) 상에, 액티브 핀(130)과 교차하는 방향으로 게이트 패턴(300)을 형성한다. 게이트 패턴(300)은, 인터페이스막 패턴(310), 게이트 절연막 패턴(320), 일함수 조절막 패턴(330), 및 게이트 메탈 패턴(340)을 순차적으로 적층하여 형성할 수 있다.
게이트 패턴(300)을 형성한 후, 노출된 액티브 핀(130)을 리세스시킨다. 노출된 액티브 핀(130)을 리세스시킬 때, 액티브 핀(130)의 상면이 소자 분리막 패턴(200)의 상면과 동일한 높이를 갖도록 액티브 핀(130)의 상부를 제거할 수 있다.
이어서, 도 16을 참조하면, 액티브 핀(130) 상에 비정질 물질을 증착한다. 비정질 물질은 액티브 핀(130)과 직접 접촉하여 형성될 수 있다. 비정질 물질은, Si, Ge, B, As, P, C, 및 In으로 이루어진 군에서 선택된 적어도 하나를 포함할 수 있다. 비정질 물질을 증착한 후, 비정질 물질을 결정화하여 시드 층(400)을 형성한다. 이 때, 시드 층(400)은 단결정으로 형성되며, 게이트 패턴(300) 상에 존재하는 비정질 물질은 다결정 층(400')으로 결정화된다. 비정질 물질을 결정화할 때, SPE(Solid Phase Epitaxi) 공정을 이용할 수 있으며, 예를 들어, RTP(Rapid Thermal Process) 공정 또는 MSA(Milli-Second Anneal) 공정을 이용하여 비정질 물질을 결정화할 수 있다. 이 경우, 공정 온도는 500℃ 내지 1300℃일 수 있다.
이어서, 도 17을 참조하면, 게이트 패턴(300) 상에 존재하는 다결정 층(400')을 제거한다. 다결정 층(400')은 식각 공정(예를 들어, 습식 식각 또는 건식 식각)을 이용하여 제거하며, 다결정 층(400')은 시드 층(400)에 비하여 식각비(etch rate)가 높기 때문에 빠르게 식각된다. 즉, 시드 층(400)이 제거되는 양은 다결정 층(400')에 비하여 적기 때문에, 시드 층(400)은 남아있게 된다.
이어서, 도 18을 참조하면, 시드 층(400) 상에 에피택셜 층(500)을 형성한다. 에피택셜 층(500)을 형성하는 것은, 시드 층(400)을 에피택셜 성장시켜 완성하며, 에피택셜 층(500)에 포함된 스트레스 물질(예를 들어, Ge)의 농도는 시드 층(400)에 포함된 스트레스 물질(예를 들어, Ge)의 농도보다 높을 수 있다.
이하에서는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기로 한다. 도 19는 본 발명의 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기 위한 개략적인 블록도이다.
도 19를 참조하면, 전자 시스템은 제어 장치(510; CONTROLLER), 인터페이스(520; INTERFACE), 입출력 장치(530; I/O), 기억 장치(540; MEMORY), 전원 공급 장치(550; POWER SUPPLY), 버스(560; BUS)를 포함할 수 있다.
제어 장치(510), 인터페이스(520), 입출력 장치(530), 기억 장치(540), 전원 공급 장치(550)는 버스(560)를 통하여 서로 결합될 수 있다. 버스(560)는 데이터들이 이동되는 통로(path)에 해당한다.
제어 장치(510)는 마이크로프로세서, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함하여 데이터를 처리할 수 있다.
인터페이스(520)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(520)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(520)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
입출력 장치(530)는 키패드(keypad) 및 디스플레이 장치 등을 포함하여 데이터를 입출력할 수 있다.
기억 장치(540)는 데이터 및/또는 명령어 등을 저장할 수 있다. 본 발명의 몇몇 실시예에 따른 반도체 장치는 기억 장치(540)의 일부 구성요소로 제공될 수 있다.
전원 공급 장치(550)는 외부에서 입력된 전원을 변환하여, 각 구성요소(510~540)에 제공할 수 있다.
도 20은 본 발명의 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 응용예를 설명하기 위한 개략적인 블록도이다.
도 20을 참조하면, 전자 시스템은 중앙 처리 장치(610; CPU), 인터페이스(620; INTERFACE), 주변 장치(630; PERIPHERAL DEVICE), 주 기억 장치(640; MAIN MEMORY), 보조 기억 장치(650, SECONDARY MEMORY), 버스(660; BUS)를 포함할 수 있다.
중앙 처리 장치(610), 인터페이스(620), 주변 장치(630), 주 기억 장치(640), 보조 기억 장치(650)은 버스(660)을 통하여 서로 결합될 수 있다. 버스(660)은 데이터들이 이동되는 통로(path)에 해당한다.
중앙 처리 장치(610)는 제어 장치, 연산 장치 등을 포함하여 프로그램을 수행하고 데이터를 처리할 수 있다.
인터페이스(620)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(520)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(520)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
주변 장치(630)는 마우스, 키보드, 디스플레이 장치 및 프린터 장치 등을 포함하여 데이터를 입출력할 수 있다.
주 기억 장치(640)는 중앙 처리 장치(610)와 데이터를 송수신하고, 프로그램 수행에 필요한 데이터 및/또는 명령어 등을 저장할 수 있다. 본 발명의 몇몇 실시예에 따른 반도체 장치는 주 기억 장치(640)의 일부 구성요소로 제공될 수 있다.
보조 기억 장치(650)는 자기 테이프, 자기 디스크, 플로피 디스크, 하드 디스크, 광 디스크 등의 비휘발성 저장 장치를 포함하여 데이터 및/또는 명령어 등을 저장할 수 있다. 보조 기억 장치(650)는 전자 시스템의 전원이 차단되는 경우에도 데이터를 저장할 수 있다.
이외에도, 본 발명의 몇몇 실시예에 따른 반도체 장치는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
110: 제1 액티브 핀
120: 제2 액티브 핀 200: 소자 분리막 패턴
300: 게이트 패턴 400: 시드 층
500: 에피택셜 층
120: 제2 액티브 핀 200: 소자 분리막 패턴
300: 게이트 패턴 400: 시드 층
500: 에피택셜 층
Claims (10)
- 액티브 핀이 형성된 기판 상에, 상기 액티브 핀과 교차하는 방향으로 게이트 패턴을 형성하고,
노출된 상기 액티브 핀을 리세스시키고,
상기 액티브 핀 상에 비정질 물질을 증착하고,
상기 비정질 물질을 결정화하여 시드 층을 형성하고,
상기 시드 층 상에 에피택셜 층을 형성하는 것을 포함하는 반도체 장치의 제조 방법. - 제 1항에 있어서,
상기 액티브 핀의 측면에, 상기 액티브 핀의 상면보다 낮은 높이의 상면을 갖는 소자 분리막 패턴을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법. - 제 2항에 있어서,
상기 액티브 핀을 리세스시키는 것은, 상기 액티브 핀의 상면이 상기 소자 분리막 패턴의 상면과 동일한 높이를 갖도록 상기 액티브 핀을 제거하는 반도체 장치의 제조 방법. - 제 1항에 있어서,
상기 비정질 물질을 증착하는 것은, 상기 액티브 핀과 직접 접촉하도록 형성하는 반도체 장치의 제조 방법. - 제 1항에 있어서,
상기 에피택셜 층을 형성하는 것은, 상기 시드 층을 에피택셜 성장시켜 완성하는 반도체 장치의 제조 방법. - 제 1항에 있어서,
상기 에피택셜 층에 포함된 스트레스 물질의 농도는 상기 시드 층에 포함된 상기 스트레스 물질의 농도보다 높은 반도체 장치의 제조 방법. - 액티브 핀이 형성된 기판 상에, 상기 액티브 핀과 교차하는 방향으로 게이트 패턴을 형성하고,
상기 액티브 핀 상에 비정질 물질을 증착하고,
상기 비정질 물질을 결정화하여 시드 층을 형성하고,
상기 시드 층 상에 에피택셜 층을 형성하는 것을 포함하되,
상기 에피택셜 층에 포함된 스트레스 물질의 농도는 상기 시드 층에 포함된 상기 스트레스 물질의 농도보다 높은 반도체 장치의 제조 방법. - 제 7항에 있어서,
상기 시드 층의 상면이 노출되도록 상기 에피택셜 층을 제거하는 것을 더 포함하는 반도체 장치의 제조 방법. - 액티브 핀이 형성된 기판 상에, 상기 액티브 핀과 교차하는 방향으로 형성된 게이트 패턴;
상기 액티브 핀 상에 형성되고, 단결정 물질로 이루어진 시드 층; 및
상기 시드 층 상에 형성된 에피택셜 층을 포함하되,
상기 에피택셜 층에 포함된 스트레스 물질의 농도는 상기 시드 층에 포함된 상기 스트레스 물질의 농도보다 높은 반도체 장치. - 제 9항에 있어서,
상기 액티브 핀의 측면에, 상기 액티브 핀의 상면과 동일한 높이의 상면을 갖도록 형성된 소자 분리막 패턴을 더 포함하는 반도체 장치.
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