KR20070026261A - 성막 방법 및 반도체 장치의 제조 방법 - Google Patents

성막 방법 및 반도체 장치의 제조 방법 Download PDF

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히로유키 다카바
도시히데 나바타메
마사루 가도시마
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동경 엘렉트론 주식회사
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Abstract

본 발명은 기판 상에 성막을 행하는 성막 방법으로서, 상기 기판 상에 형성된 절연층 상에 ALD법으로 제 1 성막을 행하는 제 1 공정, 및 상기 제 1 공정과 연속하여 CVD법으로 제 2 성막을 행하는 제 2 공정을 포함하는 성막 방법을 제공한다.

Description

성막 방법 및 반도체 장치의 제조 방법{FILM FORMING METHOD AND FABRICATION PROCESS OF SEMICONDUCTOR DEVICE}
도 1은 종래의 성막 방법을 모식적으로 나타낸 도면이다.
도 2는 ALD법과 CVD법의 성막을 비교한 도면이다.
도 3a 및 3b는 본 발명의 실시형태 1에 따른 성막 방법을 나타내는 도면이다.
도 4는 실시형태 1에 따른 성막 방법에 사용된 가스 공급을 나타내는 타이밍 챠트이다.
도 5는 실시형태 1에 따른 성막 방법에 사용된 성막 장치의 일례를 나타내는 도면이다.
도 6a 내지 6f는 실시형태 2에 따른 반도체 장치의 제조 방법을 나타내는 도면이다.
도 7은 실시형태 2의 방법에 의해 제조된 반도체 장치의 전기적 특성을 나타내는 도면이다.
도면의 주요 부분에 대한 부호의 설명
11, 101: 기판 12, 104: 게이트 절연막
13, 105: 게이트 전극 102: 소자 형성 영역
103: 소자 분리 영역 106A: 소스 영역
106B: 드레인 영역 107A, 107B: 절연막
108: 채널 영역 20: 성막 장치
21: 처리 용기 21A: 내부 공간
22: 유지대 23: 가열 수단
24: 전원 25: 배기구
26: 배기 라인 27: 압력 조정 수단
28: 배기 수단 29, 31: 가스 공급구
30, 32, 33: 가스 라인 30A, 32A, 33A: 밸브
30B, 33B: 질량 유량 컨트롤러
30C, 33C: 공급원 32B: 원료 용기
32b: 원료 32C: 가열 수단
40: 제어 장치 41: CPU
42: 기록 매체 43: 입력부
44: 메모리 45: 통신부
46: 표시부
본 발명은 일반적으로 반도체 장치에 관한 것이며, 더욱 구체적으로는 기판 상에 성막을 행하는 성막 방법, 및 이러한 성막 방법을 이용하는 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치 및 표시 장치 등의 전자 부품의 제조에 있어서, CVD(Chemical Vapor Deposition, 화학 기상 퇴적)법은 널리 사용되고 있다. CVD법을 사용함으로써, 스퍼터링법 등을 사용하여 성막하는 경우에 비해 우수한 스텝 커버리지(step coverage)를 달성하는 것이 가능해졌다.
CVD 기술에 있어서는, 다양한 원료 가스를 이용하여 다양한 성막을 행하는 것이 가능하다. 구체적으로, 유기 금속 원료를 이용하는 이른바 MOCVD(Metal-Organic CVD, 유기 금속 화학 기상 퇴적)법에서는 기판 상에 금속막 또는 금속 질화막을 형성하는 것이 가능하다.
한편, 최근의 반도체 장치의 고성능화에 따라, CVD법에 의해 형성된 막의 막질 및 균일성을 더욱 개선시키고자 하는 요구가 높아지고 있다. 이러한 요구와 관련하여, 막질이 우수하고 막 두께 및 막질의 균일성이 우수한 ALD(Atomic Layer Deposition, 원자층 퇴적)법이 요즘 주목받고 있다. 이러한 요구에 따라, ALD법에 의해 형성된 막을 이용하여 반도체 디바이스가 형성되게 되었다.
[특허문헌 1] 일본 특허공개 제2004-235482호 공보
[특허문헌 2] 일본 특허공개 제2003-109914호 공보
주지하다시피, CVD법을 이용하여 성막을 행하는 경우에는, 요구되는 막질의 수준을 만족시키지 못하는 경우가 있었다. 예컨대, MOCVD법에 의해 형성된 막은 막 두께 및 막질 면에서 반도체 디바이스에 요구되는 균일성을 제공하지 못하는 경우가 있었다.
예컨대, 유기 금속 원료를 이용하여 MOCVD법에 의해 기판 상에 금속막을 형성하는 경우에는, 상기 기판 상에 형성된 상기 금속 핵을 기점으로 하여 핵성장에 의해 성막이 진행하는 경향이 있다.
한편, 예컨대 MOCVD법에서는, 이용하는 유기 금속 원료에 따라 핵이 형성되는 밀도가 작고 형성되는 핵의 개수가 적은 경우가 있다. 이러한 경우에는, 핵 자체의 형성보다 저밀도로 형성된 핵의 핵성장에 의한 성막의 진행이 지배적으로 되어, 형성되는 막의 밀도가 저하되거나, 또는 형성되는 막 중에 공간(void)이 발생하는 경우가 생길 수 있다.
도 1은 반도체 장치의 일례인 MOS 트랜지스터의 형성에 있어서, 피처리 기판(1) 상에 형성된 게이트 절연막(2) 상에 MOCVD법에 의해 금속막을 형성하여 게이트 전극을 형성하는 경우를 나타낸 것이다.
상기 게이트 절연막(2) 상에 MOCVD법에 의해 금속막을 형성하는 경우, 성막의 기점이 되는 핵이 형성되는 확률이 낮아 핵이 형성되는 밀도가 낮다고 하는 문제가 있다. 한편, 일단 핵이 형성되면, 급격한 성막(핵 성장)이 일어나는 경우가 있다. 이러한 경우, 금속막이 급속히 성장하는 경우가 있다.
이 때문에, 도 1에 나타낸 바와 같이, 금속막을 구성하는 결정 입경이 지나치게 크기 때문에 상기 게이트 절연막(2)이 게이트 전극(금속막(3))으로 덮여지지 않는 부분이 생긴다. 또한, 금속막(3) 중에 공간이 발생하는 문제가 발생하여 버린다. 결점을 갖는 금속막(3)을 사용하는 반도체 디바이스는, 예컨대 누설 전류가 지나치게 커지는 등, 원하는 전기 특성이 얻어지지 않는 경우가 있다.
한편, ALD법을 이용하여 상기 금속막을 형성하는 경우, 결정 입경은 작기 때문에 막질 또는 막질·막 두께의 균일성이 개선되지만, 성막 속도가 느리기 때문에 생산성이 저하되어 버린다고 하는 문제가 발생한다.
도 2는 ALD법과 (MO)CVD법에 있어서, 금속막을 형성하는 경우의 성막 시간과 막 두께의 관계를 나타낸다.
도 2를 참조하면, CVD법에 있어서는, 성막 개시로부터 얼마 동안은 핵 형성이 일어나지 않기 때문에 실질적인 성막이 생기지 않는 시간인 잠복 시간(incubation time)이 나타남을 알 수 있다. 그러나, 일단 핵이 형성되어 성막이 시작되면, 급격히 성막 속도가 상승함을 알 수 있다. 이렇게 하여 막 두께가 두꺼워진다.
한편, ALD법에서는, CVD법과 달리 잠복 시간은 거의 나타나지 않고, 성막 개시 직후에서 일정하게 성막(핵형성)이 일어난다. 한편, ALD법에서는 성막 속도가 작고 CVD법에 비해 현저히 디바이스의 생산성이 뒤떨어져 버리는 문제가 생기는 것을 알 수 있다.
또한, 상기 특허문헌 1(일본 특허공개 제2004-235482호 공보)에는 CVD법과 ALD법을 조합시킨 성막 방법이 개시되어 있다. 그러나, 상기 문헌에는 CVD법에 의해 금속막 상에 형성되는 입경이 큰 결정의 요철 모폴로지를 커패시터의 용량 증가를 위해 적극적으로 이용하는 것이다. 이와 같이, 상기 문헌에는 상기 요철의 모폴로지를 개선하는 방법이나 절연층 상에 막질·막 두께의 균일성이 우수한 박막을 형성하는 방법에 관해서는 전혀 기재되어 있지 않다.
제 1 양태에서, 본 발명은 기판 상에 성막을 행하는 성막 방법으로서,
상기 기판 상에 형성된 절연층 상에 ALD법으로 제 1 성막을 행하는 제 1 공정, 및
상기 제 1 공정과 연속하여 CVD법으로 제 2 성막을 행하는 제 2 공정을 포함하는 성막 방법을 제공한다.
또다른 양태에서, 본 발명은 채널 영역을 갖는 반도체 장치의 제조 방법으로서,
상기 채널 영역 상에 게이트 절연막을 형성하는 게이트 절연막 형성 공정, 및
상기 게이트 절연막 상에 게이트 전극을 형성하는 게이트 전극 형성 공정을 포함하고,
상기 게이트 전극 형성 공정이,
상기 게이트 절연막 상에 ALD법으로 제 1 성막을 행하는 제 1 공정, 및
상기 제 1 공정과 연속하여 CVD법으로 제 2 성막을 행하는 제 2 공정을 포함하는 반도체 장치의 제조 방법을 제공한다.
본 발명에 따르면, 우수한 막질 및 균일성을 갖는 박막을 높은 생산성으로 성막하는 것이 가능한 성막 방법을 제공하는 것이 가능해진다. 또한, 우수한 디바이스 특성을 갖는 반도체 장치를 높은 생산성으로 제조하는 것이 가능한 반도체 장치의 제조 방법을 제공하는 것이 가능해진다.
본 발명의 목적 및 이점은 첨부된 도면을 참조하고 있는 하기 상세한 설명으로부터 명백해질 것이다.
다음으로, 본 발명의 실시형태에 대하여 도면을 참조하여 설명한다.
[실시형태 1]
도 3a 및 도 3b는 본 발명의 실시형태 1에 따른 성막 방법을 순서대로 모식적으로 나타낸 도면이며, MOS 반도체 트랜지스터의 제조 공정의 일부를 나타내고 있다.
도 3a를 참조하면, Si 등으로 이루어진 반도체 기판(11) 상에는 게이트 절연막(12)이 형성되어 있다. 상기 게이트 절연막(12)은 예컨대 SiO2막(실리콘 산화막)으로 형성되지만, 이른바 고유전율 재료, 예컨대 하프늄 옥사이드(HfO2)막이나 지르코늄 옥사이드(ZrO2)막을 이용할 수도 있다. 또한, 상기 게이트 절연막(12)은 SiO2막과 HfO2막 또는 ZrO2막의 적층 구조일 수도 있다.
상기 게이트 절연막(12) 상에, 하기의 방법에 따라 금속으로 이루어진 게이트 전극을 형성한다.
즉, 본 실시형태의 경우, 우선, 제 1 공정에서 ALD법을 이용하여 상기 게이 트 절연막(12) 상에 상기 게이트 전극을 형성하는 금속으로 이루어진 핵(13A)을 형성한다.
종래의 CVD법 또는 MOCVD법에서는, 예컨대 상기한 바와 같이 절연막 상에 금속막을 형성하는 경우에는, 성막의 초기 단계에서는 이른바 잠복 시간이 발생하여, 핵의 형성이 즉시 일어나지 않는다. 한편, 저밀도로 상기 절연막 상에 일단 핵이 형성되면 급격히 핵성장이 일어나 결정립이 큰 금속막이 형성된다. 이에 의해, 금속막의 막질이 저하되는 문제가 생기게 된다.
그래서, 본 실시형태에서는, 후술하는 ALD법을 이용하여 상기 게이트 절연막에 고밀도로 상기 게이트 절연막의 금속의 핵을 형성하고 있다.
우선, 상기 기판(11)(상기 게이트 절연막(12) 표면)에 제 1 반응 가스를 공급하여, 제 1 반응 가스 중의 분자가 상기 게이트 절연막(12)에 화학적 흡착되도록 한다. 그 후, 게이트 절연막(12)에 미흡착된 상기 제 1 반응 가스의 분자를 상기 기판(11)으로부터 제거한다.
다음으로, 상기 제 1 반응 가스와 반응하는 제 2 반응 가스를 상기 기판(11)(상기 게이트 절연막(12) 표면)에 공급하여, 상기 게이트 절연막(12)에 흡착된 제 1 반응 가스의 분자와 반응시켜, 게이트 전극을 형성하는 금속의 핵(13A)을 상기 게이트 절연막(12) 상에 형성한다. 그 다음, 미반응된 상기 제 2 반응 가스의 분자를 상기 기판으로부터 제거한다.
이러한 제 1 반응 가스의 공급과 제거 및 제 2 반응 가스의 공급과 제거를 여러번 반복함으로써, 절연막 상에 고밀도로 금속 핵(13A)을 형성한다.
다음으로, 도 3b에 나타내는 제 2 공정에서, 상기 기판(11) 상에(상기 금속 핵(13A)으로 형성된 게이트 절연막(12) 상에) 상기 제 1 처리 가스와 상기 제 2 처리 가스를 공급하여, MOCVD법에 의해 상기 금속으로 이루어진 게이트 전극막(13)을 게이트 절연막(12) 상에 형성한다. 본 공정에서는, 도 3a의 공정에서 게이트 절연막(12)이 금속 핵(13A)으로 고밀도로 형성되어 있기 때문에, 게이트 절연막(12) 상의 금속막(13)의 성장이 MOCVD법의 개시 즉시 일어나 잠복 시간의 발생이 가능한 한 억제된다. 또한, 게이트 절역막(12) 상에 고밀도로 형성되어 있는 금속 핵(13A)을 기점으로 금속막(13)이 성장하기 때문에, 형성되는 금속막(13)의 막질이 우수해지고, 또한 막질과 막 두께의 균일성이 우수해지는 특징을 가진다.
도 3b의 CVD법은 도 3a의 ALD법에 비해 현저히 성막 속도가 크기 때문에, 본 실시형태에 의한 성막 방법은 전체적으로 성막 속도가 커지고, 반도체 제조의 생산성이 개선된다.
또한, 상기의 경우, 예컨대 게이트 전극(13)은 Ru를 포함하고, 도 3b의 제 2 공정에서는 MOCVD법을 이용하여 금속막(13)으로서 Ru막을 형성하고 있다.
종래, 게이트 절연막 상에 형성되는 게이트 전극은 폴리실리콘이 사용되는 것이 일반적이었다.
그러나, 폴리실리콘을 게이트 전극으로서 이용한 경우, 설계 치수의 축소(미세화)에 따라, 역치 전압의 제어가 곤란해지고, 이 때문에 전극 저항의 상승을 억제하기 어려워진다. 그 결과, 소비 전력이 증대하게 되는 문제가 생긴다. 이러한 문제는 게이트 절연막에 고유전율 막을 이용하는 경우에 특히 심각해진다. Hf를 포함하는 특정한 재료에 있어서 상기 경향이 특히 강해지는 보고가 많이 있었다.
이러한 상황을 감안하여, 게이트 전극에 금속, 예컨대 Ru를 이용하는 것이 제안되었다. 게이트 전극에 Ru 등의 금속 재료를 이용함으로써 폴리실리콘과 금속 산화물이 적층되어 발생하는 MOS 트랜지스터의 역치 전압의 상승을 억제하는 것이 가능해진다.
특히, Pt 등의 Ru는 다른 금속과 비교하여 가공성, 예컨대 에칭이 용이한 특징이 있고, 또한 Ir 등의 금속과 성막 프로세스를 공통으로 하는 것이 가능하다. 또한, 일함수가 5eV 정도라는 점에서, MOS 트랜지스터, 특히 p-MOS 트랜지스터의 게이트 전극으로서 이용하는데 적합하다.
상기 실시형태에서, 제 1 반응 가스로서는 유기 금속 가스가 사용되며, 제 2 반응 가스로서는 상기 제 1 반응 가스와 반응하여 금속을 형성하는 가스, 예컨대 O2(산소) 및 O3(오존), H2O 등 산소를 포함하는 가스를 이용한다. 이 경우, 상기 제 1 반응 가스를 「프리커서(precursor)」라고 부르는 경우도 있다.
Ru를 형성하는 경우, 상기 유기 반응 가스의 일례로서는 Ru(EtCp)2가 있으며, Ru(EtCp)2는 Ru를 포함하는 다른 유기 금속 가스에 비해 Ru 성막시의 입자 발생이 적은 특징을 갖고 있다. 또한, Ru(EtCp)2는 다른 프리커서에 비해 짧은 기간에 정제가 가능하고, 또한 실온에서 액체이고, 100℃ 전후에서의 증기압이 높아, 취급하기 쉬운 특징을 갖고 있다.
이와 같이, 제 1 반응 가스로서 Ru(EtCp)2를, 제 2 반응 가스로서 O2를 이용함으로써 안정하고 재현성 있게 Ru막을 형성하는 것이 가능하다. 또한, 상기 제 1 공정과 제 2 공정에서, 동일한 반응 가스를 이용하는 것이 가능하다. 더욱이, 상기 제 1 공정(ALD법에 의한 성막)에 이용한 제 1 반응 가스와 제 2 반응 가스를 상기 제 2 공정(CVD 법에 의한 성막)에 이용하는 것이 가능하다. 이 경우, 가스의 공급 방법 및 시스템의 단순화가 가능해진다.
도 4는 본 실시형태의 성막 방법에 있어서, 상기 제 1 반응 가스와 제 2 반응 가스가 기판 상에 공급되는 타이밍을 모식적으로 나타내는 타이밍 챠트를 나타낸다.
도 4를 참조하면, 제 1 공정(ALD 공정)은 도 3a의 공정에 대응하고, 제 2 공정(CVD 공정)은 도 3b의 공정에 대응하고 있다.
제 1 공정에서는, 예컨대 피처리 기판 상에 제 1 반응 가스가 소정 시간 동안 공급되고(도면 중 ON으로 나타냄), 그 후 상기 제 1 반응 가스의 공급이 정지된다(도면 중 OFF로 나타냄). 상기 제 1 반응 가스의 공급이 정지된 후, 기판 상에 남아있는 미반응된 제 1 반응 가스가 기판으로부터 제거된다.
다음으로, 피처리 기판 상에 제 2 반응 가스가 소정 시간 동안 공급되고(도면 중 ON으로 나타냄), 그 후 상기 제 2 반응 가스의 공급이 정지된다(도면 중 OFF로 나타냄). 상기 제 2 반응 가스의 공급이 정지된 후, 기판 상에 남아있는 미반응된 상기 제 2 반응 가스가 부생성물과 함께 기판으로부터 제거된다.
또한, 상기 제 1 반응 가스의 공급·공급 정지(제거)와 제 2 반응 가스의 공급·공급 정지(제거)를 여러번 반복한다. 이렇게 하여, 상기 제 1 공정에 대응하는 핵형성을 행한다.
또한, 피처리 기판으로부터의 제 1 반응 가스 또는 제 2 반응 가스의 제거는 성막 장치의 처리 용기(후술함)를 진공 펌프 등의 배기 수단으로 진공 배기함으로써 행한다.
또한, 상기 기판으로부터의 제 1 반응 가스의 제거(처리 용기로부터의 제거)는 상기 제 2 반응 가스의 공급과 동시에 행할 수 있다. 예컨대, 상기 제 1 반응 가스의 공급의 정지와 상기 제 2 반응 가스의 공급의 개시는 동시에 행할 수 있다. 또한, 성막 시간을 단축하기 위해, 상기 제 1 반응 가스의 공급을 정지하기 전에 상기 제 2 반응 가스의 공급을 개시할 수도 있다. 이 경우, ON 타이밍과 OFF 타이밍은 어느 정도 겹친다.
그러나, 이러한 ALD법에서 상기 제 1 반응 가스와 제 2 반응 가스가 동시에 공급되는 시간이 지나치게 길면, 금속 핵(결정 입경)이 예컨대 50nm 이상으로 과도하게 커지고 제 2 공정에서 형성되는 막의 막질이 나빠지는 경우가 있다. 이 때문에, 상기 제 1 반응 가스와 제 2 반응 가스가 동시에 공급되는 시간은 소정 시간 이하로 조정하는 것이 바람직하다.
제 2 공정에서는, 상기 제 1 반응 가스와 제 2 반응 가스를 소정 시간에 걸쳐 처리 용기 내에 고정된 피처리 기판 상에 동시에 공급함으로써 CVD법에 의한 성막을 행한다. 또한, 상기 제 2 공정에서, 상기 제 1 반응 가스와 제 2 반응 가스 의 공급 개시와 공급 정지는 반드시 동시에 할 필요는 없는 것은 분명하다.
다음으로, 상기의 성막 방법을 실시하기 위해 본 발명에서 사용된 성막 장치의 구성의 일례에 대하여 도 5를 참조하여 설명한다.
도 5를 참조하면, 본 실시형태의 성막 장치(20)는 내부에 내부 공간(21A)이 정해지고, 상기 내부 공간(21A)에 피처리 기판(W)을 유지하는 유지대(22)를 갖춘 처리 용기(21)를 갖고 있다.
또한, 상기 유지대(22)에는 전원 장치(24)가 접속되어 있는 히터 등의 가열 수단(23)이 매설되어 있어, 상기 피처리 기판(W)을 소정 온도로 가열할 수 있게 되어 있다.
또한, 상기 처리 용기(21)에는 배기구(25)가 설치되고, 상기 배기구(25)에는 진공 펌프 등의 배기 수단(28), 및 컨덕턴스 밸브 등의 압력 조정 수단(27)이 포함된 배기 라인(26)이 접속되어 있다. 상기 내부 공간(21A)은 상기 배기 라인(26)으로부터 배기되어, 상기 내부 공간(21A)이 감압 상태로 유지될 수 있도록 구성되어 있다.
또한, 상기 처리 용기(21)에는 가스 공급구(29, 31)가 설치되어, 상기 가스 공급구(29, 31)를 통해 상기 제 1 반응 가스와 제 2 반응 가스가 상기 내부 공간(21A)에 공급되게 되어 있다. 상기 가스 공급구(29)에는 밸브(30A), 질량 유량 컨트롤러(MFC)(30B) 및 제 2 반응 가스 공급원(30C)이 포함된 가스 라인(30)이 접속되어 있다. 이 경우, 상기 밸브(30A)를 개방함으로써, 상기 MFC(30B)에 의해 유 량이 제어되면서, 예컨대 산소(O2) 등의 제 2 반응 가스가 상기 내부 공간(21A)에 공급된다.
또한, 상기 가스 공급구(31)에는 밸브(32A) 및 원료 용기(32B)가 포함된 가스 라인(32)이 접속되어 있다. 상기 원료 용기(32B)의 내부에는 Ru(EtCP)2 등의 유기 금속 원료(32b)가 유지되고, 상기 원료(32b)는 상기 원료 용기(32B)의 주위에 설치된 가열 수단(32c)에 의해 가열된다.
상기 원료 용기(32B)에는 밸브(33A), MFC(33B) 및 캐리어 가스 공급원(33C)이 설치된 가스 라인(33)이 접속되어 있고, 상기 가스 라인(33)으로부터 상기 원료용기(32B)에 Ar 등의 캐리어 가스가 공급된다. 이에 의해, 상기 원료 용기(32B)에서는 상기 원료(32b)가 상기 가열 수단(32c)에 의해 기화되어 제 1 반응 가스가 된다. 상기 제 1 반응 가스는 상기 원료 용기(32B)에 공급되는 캐리어 가스와 함께 상기 내부 공간(21A)에 공급된다. 이 경우, 상기 밸브(32A, 33A)를 개방함으로써 캐리어 가스와 함께 상기 제 1 반응 가스가 상기 내부 공간(21A)에 공급된다.
또한, 상기 성막 장치(20)에 있어서, 상기 밸브(30A, 32A, 33A)의 개폐, MFC(30B, 33B)에 의한 유량 제어, 유지대(22)의 제어, 압력 조정 수단(27)의 제어, 배기 수단(28)에 의한 진공 배기 등의 성막에 따른 조작은, 레서피(recipe)라고 불리는 프로그램에 의해 제어된다. 이와 같이, 도 5의 시스템에 있어서, 상기 조작은 CPU(41)를 포함하는 제어 장치(40)에 의해 제어된다. 도 5에서는 이러한 접속 배선의 도시를 생략하고 있다.
상기 제어 장치(40)는 CPU(41)와 더불어 상기 프로그램을 기억하는 기록 매체(42), 키보드 등의 입력부(43), 표시부(46), 네트워크에 접속하기 위한 통신부(45) 및 메모리(44)를 포함한다.
다음으로, 도 3a, 3b 및 도 4를 참조하여 설명한 성막 방법을 상기 성막 장치(20)를 이용하여 실시하는 경우의 예에 대하여 설명한다. 이하의 예에서는, 원료(32b)(제 1 반응 가스)로 Ru(EtCp)2를, 제 2 반응 가스로 O2를 이용하여 기판 상에 형성된 게이트 절연막 상에 Ru막을 형성하는 경우를 예로 들어 설명한다.
우선, 도 3a의 공정(도 4의 제 1 공정에 해당)에 있어서, 상기 밸브(32A, 33A)를 개방하여, Ar과 함께, 기화한 상기 원료(32b)로서 Ru(EtCp)2를 상기 피처리 기판 상의 내부 공간(21A)에 공급한다. 공급된 Ru(EtCp)2는 게이트 절연막(12) 표면 상에 화학적으로 흡착된다. 예컨대, Ru(EtCp)2 원료(32b)의 유량은 20 내지 300sccm, Ar의 유량은 100내지 300sccm, 유지대(22)의 온도는 270 내지 320℃, 상기 내부 공간(21A)의 압력은 0.5 내지 20Pa로 한다. 소정 시간 동안 Ru(EtCp)2를 공급한 후, 상기 밸브(32A, 32B)를 닫아 Ru(EtCp)2의 공급을 정지한다.
그 다음, 내부 공간(21A)에 남아있는 미흡착된 Ru(EtCp)2 원료(32b)는 상기 배기구(25)로부터 상기 내부 공간(21A) 밖으로 배출된다.
다음으로, 상기 밸브(30A)를 개방하여 산소 가스(O2)를 상기 내부 공간(21A) 으로 공급하여 피처리 기판 상에 공급한다. 공급된 산소 가스(O2)는 절연막(12) 상에 흡착된 Ru(EtCp)2와 반응하여, 주로 Ru(EtCp)2 원료(32b)에 포함된 탄소나 수소와 반응하여 상기 게이트 절연막(12) 상에 Ru막(Ru 핵)(13A)이 형성된다. 이 경우, 산소 가스의 유량은 10 내지 100sccm, 기판의 온도(유지대(22)의 온도)는 270 내지 320℃, 상기 내부 공간(21A)의 압력은 0.5 내지 20Pa로 한다. 소정 시간 동안 산소 가스를 공급한 후, 상기 밸브(30A)를 닫아 산소 가스의 공급을 정지한다.
그 다음, 미반응된 산소 가스 또는 부생성물은 피처리 기판(11)으로부터 제거되어 상기 배기구(25)로부터 상기 내부 공간(21A) 밖으로 배출된다.
그 다음, 상기 Ru(EtCp)2 원료(32b)의 공급·공급 정지(제거)를 반복하여, 상기 제 1 공정의 성막(핵 형성)이 수행된다. 상기 Ru(EtCp)2 원료의 공급·공급 정지(제거)로부터 산소 가스의 공급 정지(제거)까지를 1 사이클이라고 하면, 5nm 내지 20nm의 두께 또는 핵 크기의 Ru막(Ru 핵)(13A)을 게이트 절연막(12) 상에 형성할 수 있다.
다음으로, 도 3b의 공정(도 4의 제 2 공정)에 있어서, 상기 밸브(30A, 32A, 33A)를 개방함으로써, Ru(EtCp)2 원료(32b) 및 산소 가스(O2)를 동시에 상기 내부 공간(32A)에 공급하여 CVD법에 의한 성막을 수행한다. 이에 의해, 상기 제 1 공정에서 고밀도로 게이트 절연막 상에 Ru의 핵(13A)이 이미 형성되어 있기 때문에, 도 3b의 공정에서는 상기 핵(13A)을 기점을 핵성장이 발생한다. 이에 의해, 우수한 막질로서 막질·막 두께의 균일성을 우수하게 하여 Ru로 이루어지는 게이트 전극막(13)이 형성된다.
도 3b의 공정에서, Ru(EtCp)2 원료(32b)의 유량은 20 내지 300sccm, Ar의 유량은 100 내지 300sccm, 산소 가스의 유량은 100 내지 500sccm, 기판의 온도(유지대(22)의 온도)는 270 내지 350℃, 상기 내부 공간(21A)의 압력은 0.5 내지 20Pa로 한다.
상기 제 1 공정 및 제 2 공정을 실시함으로써, 막 두께가 10 내지 50nm 정도인 게이트 전극을 우수한 막질로서 막질·막 두께의 균일성을 우수하게 하여 형성하는 것이 가능하다.
[실시형태 2]
다음으로, 상기 성막 방법을 포함하는 본 발명의 실시형태 2에 따른 반도체 장치의 제조 방법을 도 6a 내지 6f를 참조하여 순서대로 설명한다.
우선, 도 6a에 나타내는 공정에서, 실리콘 기판(101) 상에, 소자 분리 영역(103)을 STI 구조로 형성함으로써 소자 형성 영역(102)을 형성한다. 또한, 이온 주입 공정에 의해 상기 소자 형성 영역(102)에 n형 불순물을 주입하여, 상기 소자 형성 영역(102)에 대응하는 n형 확산 영역을 형성한다.
다음으로, 도 6b의 공정에서, 상기 소자 형성 영역(102) 상에 ALD법 또는 MOCVD법에 의해 금속 산화물막, 예컨대 HfO2로 이루어진 고유전율 게이트 절연막(104)을 두께가 3 내지 5nm 정도가 되도록 형성한다. 이 경우, 상기 게이트 절 연막(104)은 SiO2막과 HfO2막의 적층 구조로 형성될 수 있다. 또한, 필요에 따라 질소를 첨가하거나 질화막을 추가로 적층할 수도 있다.
다음으로, 도 6c의 공정에서, 도 3a, 3b 및 도 4에 대해 설명한 방법에 의해 Ru로 이루어진 게이트 전극막(105)을 두께가 25 내지 50nm 정도가 되도록 형성한다. 여기서는, 기판(101), 게이트 절연막(104) 및 게이트 전극막(105)은 기판(11), 게이트 절연막(12) 및 게이트 전극(13)에 각각 대응한다. 이 경우, 앞서 설명한 성막 방법을 이용함으로써, 효율적인 성막 속도를 유지하면서 막질이나 막질·막 두께의 균일성이 우수하게 되도록 Ru 게이트 전극막(105)을 형성하는 것이 가능하다.
다음으로, 도 6d의 공정에서, 리쏘그래피법 및 드라이 에칭법을 이용하면서 상기 Ru 게이트 전극막(105)의 패턴화를 행하고, 원하는 게이트 길이 및 게이트 폭이 되도록 상기 Ru 게이트 전극막(105)으로부터 Ru 게이트 전극 패턴(105A)을 형성한다.
다음으로 도 6e의 공정에서, 게이트 전극 패턴(105A)의 패턴화 결과 노출된 상기 게이트 절연막(104) 부분을 에칭하여 상기 게이트 절연막(104)을 패턴화하여 게이트 절연막 패턴(104A)을 형성한다.
다음으로, 도 6f의 공정에서, 노출된 상기 소자 형성 영역(102)에 이온 주입 공정에 의해 마스크로서 게이트 전극 패턴(105A)을 사용하면서 p형 불순물을 주입한다. 추가로, 상기 게이트 전극(105A)의 측벽에 절연막(107A, 107B)을 각각 형성 한 후, 마스크로서 측벽 절연막(107A, 107B)을 사용하여 다시 이온 주입 공정을 행하여, 측벽 절연막(107A, 107B)의 외측에 소자 형성 영역(102)에서 p형의 소스 영역(106A) 및 드레인 영역(106B)을 형성한다.
이 경우, 상기 게이트 절연막 패턴(104A)의 바로 아래에서 상기 소스 영역(106A)과 드레인 영역(106B) 사이에는 채널 영역(108)이 형성된다. 이렇게 하여 형성된 반도체 장치는 n-채널 MOS 트랜지스터를 형성한다.
또한, 이후의 공정에서는 필요에 따라 층간 절연층, 또는 콘택트 플러그 및 다층 배선층이 연결된 스택을 포함하는 다층 배선 구조를 형성할 수도 있다.
또한, 본 실시형태의 반도체 장치의 제조 방법에 있어서, 실시형태 1의 성막 방법을 상기 게이트 절연막(104)을 형성하는 경우에 적용할 수 있다.
예컨대, 상기 게이트 절연막이 HfO2막으로 형성되는 경우, 실시형태 1(도 3a, 3b, 도 4)에서 설명한 방법에 있어서 제 1 반응 가스로 TDMAH(테트라키스 다이메틸 아미노 하프늄, Hf[N(CH3)2]4)를, 제 2 반응 가스로 H2O를 이용하여, Ru 게이트 전극막을 형성하는 경우와 같은 방법으로 HfO2막으로 형성된 상기 게이트 절연막(104)을 형성하는 것이 가능하다.
이 경우, 상기 게이트 절연막(104)의 막질이나 막질·막 두께의 균일성이 우수하게 유지되면서, 상기 HfO2로 이루어진 게이트 절연막(104)을 성막하는 경우의 성막 속도가 높게 유지된다. 또한, 상기 게이트 절연막(104)과 상기 게이트 전극막(105)을 도 5에 나타낸 동일한 장치를 사용하여, 예컨대 상기 처리 용기(21)의 상기 내부 공간(21A)에서 연속적으로 형성하는 것이 가능해진다. 이에 의해, 반도체 장치의 생산성이 개선된다.
또한, 상기에 나타낸 제 1 반응 가스 및 제 2 반응 가스는 본 발명에 이용하는 것이 가능한 가스의 일례일 뿐이며, 그 외에도 다양한 가스를 이용하는 것이 가능하다. 또한, 실시형태 1의 성막 방법은 게이트 전극이나 게이트 절연막을 형성하는 경우에 한정되지 않고, 다른 다양한 디바이스의 형성에 적용하는 것이 가능하다.
[실시형태 3]
상기의 실시형태 2에 기재된 방법과 같은 방법으로 형성된 디바이스의 특성을 조사한 결과를 도 7에 나타낸다. 더욱 구체적으로, 도 7은 적층 구조(Ru(50nm)/HfO2(4.8nm)/SiO2(8nm)/n-Si)의 전기 특성(C-V 특성)을 조사한 결과이다.
도 7을 참조하면, 상기 구조에 있어서는 우수한 C-V 특성이 얻어지는 것을 알 수 있고, 상기의 방법으로 형성된 MOS 트랜지스터는 우수하게 기능하는 것이 확인되었다.
또한, 본 발명은 상기 실시형태에 한정되지 않으며, 본 발명의 범위를 일탈하지 않고 다양한 변형 및 변경이 가능할 수 있다.
본 발명에 따르면, 우수한 막질 및 균일성을 갖는 박막을 높은 생산성으로 성막하는 것이 가능한 성막 방법을 제공하는 것이 가능해진다. 또한, 우수한 디바이스 특성을 갖는 반도체 장치를 높은 생산성으로 제조하는 것이 가능한 반도체 장치의 제조 방법을 제공하는 것이 가능해진다.

Claims (12)

  1. 기판 상에 성막을 행하는 성막 방법으로서,
    상기 기판 상에 형성된 절연층 상에 ALD법으로 제 1 성막을 행하는 제 1 공정, 및
    상기 제 1 공정과 연속하여 CVD법으로 제 2 성막을 행하는 제 2 공정을 포함하는 성막 방법.
  2. 제 1 항에 있어서,
    상기 절연층 상에 형성된 막이 금속을 함유한 도전성 막을 포함하는 성막 방법.
  3. 제 2 항에 있어서,
    상기 금속이 Ru를 포함하는 성막 방법.
  4. 제 2 항에 있어서,
    상기 도전성 막이 MOS 트랜지스터의 게이트 전극을 형성하는 성막 방법.
  5. 제 1 항에 있어서,
    상기 제 1 공정 및 제 2 공정에서 유기 금속 원료 가스로 이루어진 제 1 반응 가스 및 이 제 1 반응 가스와 반응하는 제 2 반응 가스가 상기 기판 상에 공급되는 성막 방법.
  6. 제 5 항에 있어서,
    상기 제 1 반응 가스가 Ru(EtCp)2를 포함하는 성막 방법.
  7. 제 6 항에 있어서,
    상기 제 2 반응 가스가 O2 가스를 포함하는 성막 방법.
  8. 채널 영역을 갖는 반도체 장치의 제조 방법으로서,
    상기 채널 영역 상에 게이트 절연막을 형성하는 게이트 절연막 형성 공정, 및
    상기 게이트 절연막 상에 게이트 전극을 형성하는 게이트 전극 형성 공정을 포함하고,
    상기 게이트 전극 형성 공정이,
    상기 게이트 절연막 상에 ALD법으로 제 1 성막을 행하는 제 1 공정, 및
    상기 제 1 공정과 연속하여 CVD법으로 제 2 성막을 행하는 제 2 공정을 포함하는 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 게이트 전극이 Ru를 포함하는 반도체 장치의 제조 방법.
  10. 제 8 항에 있어서,
    상기 제 1 공정 및 제 2 공정에서 유기 금속 원료 가스로 이루어진 제 1 반응 가스 및 이 제 1 반응 가스와 반응하는 제 2 반응 가스가 상기 기판 상에 공급되는 반도체 장치의 제조 방법.
  11. 제 10 항에 있어서,
    상기 제 1 반응 가스가 Ru(EtCp)2를 포함하는 반도체 장치의 제조 방법.
  12. 제 11 항에 있어서,
    상기 제 2 반응 가스가 O2 가스를 포함하는 반도체 장치의 제조 방법.
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