CN101523593B - 半导体装置制造方法以及半导体装置 - Google Patents

半导体装置制造方法以及半导体装置 Download PDF

Info

Publication number
CN101523593B
CN101523593B CN2007800363643A CN200780036364A CN101523593B CN 101523593 B CN101523593 B CN 101523593B CN 2007800363643 A CN2007800363643 A CN 2007800363643A CN 200780036364 A CN200780036364 A CN 200780036364A CN 101523593 B CN101523593 B CN 101523593B
Authority
CN
China
Prior art keywords
silicide
grid
silicide layer
silication
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2007800363643A
Other languages
English (en)
Other versions
CN101523593A (zh
Inventor
中川隆史
辰巳徹
间部谦三
高桥健介
忍田真希子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of CN101523593A publication Critical patent/CN101523593A/zh
Application granted granted Critical
Publication of CN101523593B publication Critical patent/CN101523593B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823835—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28079—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a single metal, e.g. Ta, W, Mo, Al
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H01L29/4975—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2 being a silicide layer, e.g. TiSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

设置第二掩模以覆盖第二栅极图案，并把第一栅极图案加热至含第一金属的原料气体热分解的温度。在第一金属层不淀积的条件下，使构成所述第一栅极图案的多晶硅与用于形成硅化物的所述第一金属反应，并且允许所述第一栅极图案为由所述第一金属的硅化物构成的第一栅极。在除去所述第二掩模之后，设置第一掩模以覆盖所述第一栅极，并把所述第二栅极图案加热至所述原料气体热分解的温度。在所述第一金属层不淀积的条件下，使构成所述第二栅极图案的多晶硅与用于形成硅化物的第一金属反应，并且允许所述第二栅极图案为由所述第一金属的硅化物构成的第二栅极。然后，除去所述第一掩模。在所述制造方法中，形成硅化物层而不用添加退火步骤。

Description

半导体装置制造方法以及半导体装置
技术领域
本发明涉及半导体装置及其制造方法的技术，更具体地，涉及在其中构成栅极的硅化物是在特殊工序中形成的半导体装置及其制造方法。 
背景技术
在因为其而使得晶体管小型化推进的最成熟的CMOS(互补金属氧化物半导体)装置发展中，为了提高晶体管的性能，必须降低构成源极区和漏极区的扩散层和栅极的薄层电阻。基于这个原因，为了降低薄层电阻，使用了自对准硅化物(salicide)技术，其中，在淀积之后，用金属涂布栅极材料并对其进行退火处理，由此，仅硅化涂布在栅极材料上的金属，然后通过选择性蚀刻除去未反应的金属。 
近来，由于由多晶硅(多晶Si)构成的栅极损耗而存在驱动电流劣化的问题，并讨论了通过应用金属栅极来避免栅极损耗的技术。作为用于金属栅极的材料，讨论了纯金属或金属化合物如金属氮化物、硅化物材料或锗化合物，然而，在各情况下，必须能把N型MOSFET和P型MOSFET的阀电压(Vth)设定为适当值。 
因此，需要一种技术来形成具有关于源极/漏极区、N型MOSFET栅极和P型MOSFET栅极的最佳电阻值和功函(work function)的硅化物层。此外，由于元件结构变得更精细且更加复杂，因此需要一种形成在大面积内平坦性和涂布性能优异的硅化物层的方法。 
常规地，已经讨论了形成硅化物层的方法。在非专利文献1中，通过溅射法在多晶硅栅极图案上形成Ni层之后，通过进行退火处理使 得Ni层与多晶硅反应，由此形成硅化物层。此时，根据描述，可以由退火温度控制硅化物的组成，以及通过在300℃～350℃的范围内的退火处理形成Ni2Si，通过在350℃～650℃的范围内的退火处理形成NiSi，并通过在650℃以上的范围内的退火处理形成NiSi2。这种形成方法的特征在于，在形成硅化物层的区域中淀积金属膜，然后通过调节退火温度能够形成具有期望特性的硅化物组成。 
在非专利文献2中，公开了一种MOSFET，其中使用HfSiON高介电常数膜作为栅绝缘膜，且使用完全被硅化的Ni硅化物电极作为栅极。在这种MOSFET中，通过在形成构成栅极的Ni硅化物结晶相时控制Ni硅化物的组成，来控制有效的功函。例如，通过使用Ni3Si栅极用于P型MOSFET和使用NiSi2栅极用于N型MOSFET，可以把由这些MOSFET构成的CMOS晶体管的Vth设定为±0.3V。此外，如在非专利文献1中，在通过溅射法在栅极上淀积Ni之后，在退火处理中由温度等控制Ni硅化物的组成。 
在非专利文献3中，作为栅绝缘膜，使用SiO2并通过溅射法在多晶Si(多晶硅)结构上淀积镍，把多晶Si结构的栅极长度处理成70nm～150nm且膜厚度为100nm，其后，通过进行各种退火处理来形成硅化镍。于是，其后，使用透射电子显微镜(TEM)、透射电子衍射(TED)和X射线衍射(XRD)，完成硅化镍组成与退火温度和栅极长度的相关性评价。因此，非专利文献3描述了硅化镍的组成随退火温度和栅极长度变化。例如，描述了通过在700℃下的退火处理，在栅极长度长的结构中，形成具有NiSi、Ni2Si、Ni5Si2结晶相的硅化物层，并且在栅极长度为70nm的精细结构中，形成具有Ni3Si结晶相的硅化物层。 
在非专利文献2和非专利文献3中，描述了使用MBE或气相淀积法，通过以低速率(低供应速率)向硅衬底供应Ni、Co、Fe而直接在硅衬底上形成NiSi2、CoSi2、FeSi2。在这些文献中描述的形成方法的使用优点为，能够在低于非专利文献1中所述方法的温度的温度下形成具 有富Si组成的硅化物层。 
在专利文献1中，公开了一种使用高频等离子体通过化学气相淀积法(CVD)在硅衬底上涂布钛而形成具有C54结构的硅化钛(TiSi2)层的方法。这种技术的特征在于具有因能够直接形成硅化物层而能够减掉退火工序的优点，如在非专利文献2中。 
专利文献2和专利文献3公开了一种通过如下操作而形成具有C54结构的硅化钛(TiSi2)层的方法：向硅衬底引入四氯化钛气体和氢气，并采用使用等离子体激发的CVD法，所述等离子体激发利用电子回旋加速谐振、螺旋波和ECR。这种技术的特征在于具有因为能够直接形成硅化物层而能够减掉退火工序的优点，如专利文献1中。 
专利文献4公开了一种通过等离子体CVD法，使用(1)四氯化钛和氢气或(2)四氯化钛、基于硅烷的气体(silane-based)和氢气，而在硅衬底上形成硅化钛层的方法。专利文献5公开了一种通过CVD法，使用四氯化钛和硅烷气体作为原料气体，并通过向所述原料气体添加氟化氢，而在硅衬底上形成硅化钛(TiSi2)膜的方法。 
专利文献6、专利文献7以及非专利文献3公开了一种通过CVD法，使用含Ni的材料和含Si的材料，而在硅衬底上形成硅化镍膜的方法。非专利文献4描述了通过CVD法，使用Ni(PF3)4作为含Ni原料气体和Si3H8作为含Si原料气体来形成硅化镍膜，以及能够由形成时Si3H8的供应量来改变硅化镍膜的组成的可能性。 
专利文献8公开了通过CVD法，使用Pt(PF3)4作为金属原料气体来淀积Pt的描述，并描述了通过向加热至300℃以下的温度的硅衬底上供应Pt(PF3)4而形成Pt膜且温度在300℃以上的温度下会增加Pt的淀积速率，然而，同时形成硅化铂。 
非专利文献1：J.Vac.Sci.Technol.B19(6)，2001年11月/12月L2026 
非专利文献2：International electron devices meeting technical digest(国际电子器件会议技术摘要)2004年，91页 
非专利文献3：2006 MRS spring meeting ABSTRACT(2006年MRS春季会议摘要)，113页 
非专利文献4：Appl.Phys.Lett.(应用物理快报)，74卷，21期，1999年5月24日，3137页 
非专利文献5：Mater.Res.Soc.Symp.Proc.1994年3月20日，221页 
非专利文献6：Extended Abstracts of International Conference onSolid State Devices and Materials(固态器件和材料国际会议扩充摘要)2005年，508页 
专利文献1：未审日本专利申请特开(KOKAI)公布平10-144625号公报 
专利文献2：未审日本专利申请特开公布平8-97429号公报 
专利文献3：未审日本专利申请特开公布平7-297136号公报 
专利文献4：未审日本专利申请特开公布2000-58484号公报 
专利文献5：未审日本专利申请特开公布平8-283944号公报 
专利文献6：未审日本专利申请特开公布2003-328130号公报 
专利文献7：未审日本专利申请特开公布2005-93732号公报 
专利文献8：美国专利5459099号说明书 
发明内容
本发明要解决的问题 
然而，上述硅化物层形成技术具有如下问题。首先，如非专利文献1中所述，通过溅射法形成Ni膜然后通过退火条件来控制硅化镍的Ni/Si组成比的技术，需要退火工序，引起了制造成本增加的问题。而且，因为通过溅射法来实现用于形成硅化物的金属膜形成，所以可能存在发生元件的等离子体损伤以及损失元件特性的情况。 
另外，当使用NiSi2作为栅极材料时，例如，需要650℃以上的退火工序，因此，可能存在退火时提供在源极/漏极区上的硅化物层的电阻增加以及包含在栅极中的Ni扩散到栅绝缘膜中导致元件特性劣化的情况。此外，考虑到膜的涂布能力、扩展能力、嵌入能力等，可能存在硅化物层在具有高长宽比的三维结构和沟槽结构(trench structure)中的形成变得困难的情况。 
非专利文献1中的栅极具有NiSi2和NiSi的混合相，并且当把这种具有混合相的栅极用于非专利文献1中的半导体装置的构造时，可能引起元件特性的变化。而且，非专利文献1描述了当在400℃以下的低温下形成硅化物时，用于获得NiSi结晶相的退火温度随衬底杂质的种类/浓度变化。因此，根据该文献的硅化物层形成方法的问题在于，因为需要根据衬底杂质的种类/浓度来优化退火温度，所以增加了工序的数量。 
其次，如在非专利文献3中所述，通过非专利文献1和非专利文献2中所述的溅射法而进行的栅极硅化具有随着栅极图案而不同的Ni的消耗量。因此，问题在于，即使在700℃的高温下进行退火处理，硅化物层的形成速率和组成/结晶相也会随着栅极长度而变化。因此，使用溅射法的硅化物层组成控制技术不适用于精确控制硅化物的组成。 
第三，就非专利文献4和非专利文献5中所述的通过利用MBE法、气相淀积法等及以低速率供应金属而形成具有富Si组成的硅化物层的方法而言，难以在大面积内形成平坦硅化物层。另外，考虑到膜的涂布性能、扩展性能、嵌入性能等，硅化物层在具有高长宽比的三维结构和沟槽结构中的形成变得困难。此外，在这些文献中，根本就没有关于在宽范围内改变硅化物组成的方法的任何描述，且所述方法不适于形成用于N型MOSFET栅极和P型MOSFET栅极的具有最佳组成的硅化物层。 
第四，就在专利文献1、专利文献2、专利文献3和专利文献4中所述的利用等离子体CVD的硅化物层形成方法而言，可能存在在硅化物层形成时由于对元件的等离子体损伤而使元件特性劣化的情况。此外，就通过等离子体激发的气相形成法而言，可能存在不需要的元素因等离子体激发而分解并被吸附到衬底表面，并且它们在衬底表面上充当杂质，由此阻碍硅化物层形成的情况。 
因此，存在可以形成具有富Si组成的硅化物层(TiSi2)的情况，然而，难以形成具有富集金属组成的硅化物层。而且，问题在于，由等离子体激发产生的氯化物自由基与衬底上的Si反应，因此对衬底造成蚀刻。根据专利文献3，控制TiCl4的流速来抑制氯化物自由基的影响，然而，不能实现完全平坦而衬底未被蚀刻的硅化物层的形成。而且，根据相同文献中使用TiCl4和基于硅烷的气体的硅化物层形成方法，能够抑制上述蚀刻的影响，然而，例如在绝缘膜如栅极侧壁上形成硅化物层，而不是在源极/漏极区和栅极上形成硅化物层，因此，变得难以在随后的蚀刻工序中选择性地除去栅极侧壁上的硅化物层。 
第五，根据专利文献5、专利文献6、专利文献7以及非专利文献4中所述的通过CVD法，使用含金属的原料气体和含Si原料气体的硅化物膜形成，也例如在绝缘膜如栅极侧壁上形成硅化物层，而不是在源极/漏极区和栅极上形成硅化物层。因此，难以在随后的蚀刻工序中选择性地除去栅极侧壁上的硅化物层。 
第六，根据专利文献8中所述的硅化物膜形成方法，同时在硅衬底上形成金属膜和硅化物层，因此，难以控制硅化物层的组成。在这种情况下，为了控制硅化物层的组成，必须调节金属膜形成后的温度然后进行如非专利文献1中的退火处理，因此不可能期望减少工序数量。另外，专利文献8中所述的方法不足以讨论待形成硅化物层的组成/结晶相的结构、组成/结晶相的控制方法以及硅化温度降低的影响。 因为这种原因，所以证明这种方法不适于形成分别与N型MOSFET栅极和P型MOSFET栅极相对应的具有最佳组成的硅化物层。 
第七，就专利文献2中所述的利用NiSi2的N型MOSFET栅极的半导体装置而言，在其制造工序中把NiSi2露出于表面上。这种NiSi2溶于HF水溶液中，因此，引发了在随后工序中使用HF水溶液进行湿法蚀刻处理期间NiSi2洗脱的问题。 
如上所述，常规的制造方法不适于形成分别与N型MOSFET栅极和P型MOSFET栅极相对应的具有最佳组成的硅化物层。也就是，在制造含N型MOSFET和P型MOSFET的半导体装置时，可能存在至少需要四种工序(N型MOSFET栅极材料的淀积工序/用于栅极形成的退火工序、N型MOSFET栅极材料的淀积工序/用于栅极形成的退火工序)来形成两种MOSFET的栅极的情况。因此，增加了成本，同时，在栅极形成时，向构成半导体装置的元件(源极/漏极区、栅极材料等)所施加的热负荷增加，导致半导体装置的器件特性劣化。而且，就常规的制造方法而言，难以把N型MOSFET和P型MOSFET栅极控制为期望的均匀硅化物组成。而且，当通过溅射法等淀积金属层时，可能存在发生元件的等离子体损伤且元件特性劣化的情况。 
本发明的目的是当制造N型MOSFET栅极和P型MOSFET栅极时，通过在供应原料气体时直接形成由硅化物层构成的栅极而不用增加工序如退火。本发明的另一个目的是提供半导体装置的制造方法，所述方法能够以高精度控制在形成栅极时硅化物层的组成/结晶相。本发明的又一个目的是提供具有对于随后工序如蚀刻中HF水溶液的耐性及不劣化的元件特性的半导体装置，且不会使得附加工序数量大量增加。 
解决所述问题的手段 
根据本发明的半导体装置的制造方法是一种含平面型N型 MOSFET和P型MOSFET的半导体装置的制造方法，所述方法包括： 
准备硅衬底的工序：在所述硅衬底中N型区域和P型区域借助于元件隔离区域而绝缘并隔离； 
第一形成工序：在P型区域上形成栅绝缘膜和由突起状的多晶硅构成的第一栅极图案，及在N型区域上形成栅绝缘膜和由突起状的多晶硅构成的第二栅极图案； 
第二形成工序：分别在P型区域中所述第一栅极图案的两侧上和在N型区域中所述第二栅极图案的两侧上形成源极/漏极区； 
在所述整个表面上淀积层间绝缘膜的工序； 
除去所述层间绝缘膜以露出所述第一栅极图案和第二栅极图案的工序； 
提供第二掩模以覆盖在所述N型区域上提供的所述栅绝缘膜上的区域的工序； 
第一硅化工序：供应含第一金属的原料气体，所述第一金属能够用于与构成所述第一栅极图案的多晶硅形成硅化物；加热所述第一栅极图案至所述原料气体热分解的温度；在第一金属层不在所述第一栅极图案上淀积的条件下，使得第一金属和构成所述第一栅极图案的多晶硅彼此反应；由此把所述第一栅极图案转变成由所述第一金属的硅化物(A)构成的第一栅极； 
除去淀积在除了所述第二掩模和所述第一栅极以外的部分上的所述第一金属层的工序； 
提供第一掩模以覆盖在所述P型区域上提供的所述栅绝缘膜上的区域的工序； 
第二硅化工序：供应含第一金属的原料气体，所述第一金属能够用于与构成所述第二栅极图案的多晶硅形成硅化物；加热所述第二栅极图案至所述原料气体热分解的温度；在所述第一金属层不在所述第二栅极图案上淀积的条件下，使得所述第一金属和构成所述第二栅极图案的多晶硅彼此反应；由此把所述第二栅极图案转变成由所述第一金属的硅化物(B)构成的第二栅极；以及 
除去淀积在除了所述第一掩模和所述第二栅极以外的部分上的所 述第一金属层的工序。 
在所述第一形成工序中，可以： 
形成氧化硅膜或氧氮化硅膜作为栅绝缘膜； 
形成含至少一种选自N、P、As、Sb和Bi的杂质元素的多晶硅作为第一栅极图案；以及 
形成含至少一种选自B、Al、Ga、In和Tl的杂质元素的多晶硅作为第二栅极图案。 
可以进行第一硅化工序和第二硅化工序，使得硅化物(A)和硅化物(B)具有彼此不同的第一金属对硅的组成比。 
还可以设置所述方法使得第一硅化工序和第二硅化工序中的至少一个工序具有： 
第一硅化物层形成工序：形成第一硅化物层；以及 
第二硅化物层形成工序：通过在原料气体的供应量大于第一硅化物层形成工序中的原料气体的供应量条件下供应原料气体，从而在所述第一硅化物层上形成第二硅化物层，所述第二硅化物层的第一金属含量高于所述第一硅化物层的第一金属含量。 
还可设置所述方法使得第一硅化工序和第二硅化工序中的至少一个工序具有： 
第一硅化物层形成工序：形成第一硅化物层，以及 
第二硅化物层形成工序：通过把原料气体热分解的温度降到低于第一硅化物层形成工序中的原料气体热分解的温度，从而在所述第一硅化物层上形成第二硅化物层，所述第二硅化物层的第一金属含量高于所述第一硅化物层的第一金属含量。 
还可设置所述方法使得第一硅化工序和第二硅化工序中的至少一个工序具有： 
第一硅化物层形成工序：形成第一硅化物层，以及 
第二硅化物层形成工序：通过把第一金属与多晶硅反应时的气压降到低于第一硅化物层形成工序中的第一金属与多晶硅反应时的气压，从而在所述第一硅化物层上形成第二硅化物层，所述第二硅化物层的第一金属含量高于所述第一硅化物层的第一金属含量。 
优选地，第二硅化工序中的原料气体供应量大于第一硅化工序中的原料气体供应量。优选地，构成第二硅化工序中第二栅极图案的多晶硅的加热温度低于构成第一硅化工序中第一栅极图案的多晶硅的加热温度。 
优选地，第二硅化工序中的第一金属与多晶硅反应时的气压低于第一硅化工序中的第一金属与多晶硅反应时的气压。所述第一金属为例如选自Ni、Pt、Co、W和Ru中的至少一种金属。 
可以设置所述方法使得在第一硅化工序和第二硅化工序中的原料气体中不含C。而且，设置所述方法使得在第一硅化工序和第二硅化工序中，原料气体包含选自Ni(PF3)4、Ni(BF2)4、Pt(PF3)4、Pt(BF2)4、Co(PF3)6、Co(BF2)6、W(PF3)6、W(BF2)6、Ru(PF3)5和Ru(BF2)5中的至少一种气体。 
在第一硅化工序和第二硅化工序中的至少一个工序中，优选地，原料气体为Ni(PF3)4或Ni(BF2)4，且形成NiSi2结晶相作为硅化物(A)和硅化物(B)中的至少一种硅化物。 
此外，在第一硅化工序和第二硅化工序中的至少一个工序中，作为第一金属层不在栅极图案上淀积的条件，能够把第一栅极图案和第二栅极图案中的至少一种栅极图案加热至500℃～600℃作为原料气体热分解温度。 
此外，在第一硅化工序和第二硅化工序中的至少一个工序中，作为第一金属层不在栅极图案上淀积的条件，能够把当构成第一栅极图案和第二栅极图案中的至少一种栅极图案的多晶硅与第一金属反应时的气压设定为1×10-4托～100托。 
在第一硅化工序和第二硅化工序中的至少一个工序中，优选地，原料气体为Ni(PF3)4或Ni(BF2)4，形成NiSi结晶相作为硅化物(A)和硅化物(B)中的至少一种硅化物。 
此外，在第一硅化工序和第二硅化工序中的至少一个工序中，作为第一金属层不在栅极图案上淀积的条件，能够把第一栅极图案和第二栅极图案中的至少一种栅极图案加热至250℃～600℃作为原料气体热分解温度。 
此外，在第一硅化工序和第二硅化工序中的至少一个工序中，作为第一金属层不在栅极图案上淀积的条件，能够把当构成第一栅极图案和第二栅极图案中的至少一种栅极图案的多晶硅与第一金属反应时的气压设定为1×10-4托～80托。 
另外，在第一硅化工序和第二硅化工序中的至少一个工序中，优选地，原料气体为Ni(PF3)4或Ni(BF2)4，且形成Ni3Si结晶相作为硅化物(A)和硅化物(B)中的至少一种硅化物。 
此外，在第一硅化工序和第二硅化工序中的至少一个工序中，作为第一金属层不在栅极图案上淀积的条件，优选地，把第一栅极图案和第二栅极图案中的至少一种栅极图案加热至250℃～500℃作为原料气体的热分解温度。 
此外，在第一硅化工序和第二硅化工序中的至少一个工序中，作为第一金属层不在栅极图案上淀积的条件，可以设置所述方法使得当 构成第一栅极图案和第二栅极图案中的至少一种栅极图案的多晶硅与第一金属反应时的气压为1×10-4托～10托。 
另外，可以设置所述方法使得在第一硅化工序和第二硅化工序中的至少一个工序中，原料气体为Ni(PF3)4或Ni(BF2)4，且所述工序具有： 
第一硅化物层形成工序：形成含NiSi2结晶相的第一硅化物层，以及， 
第二硅化物层形成工序：在第一硅化物层上形成含NiSi结晶相和Ni3Si结晶相中的至少一种结晶相的第二硅化物层。 
还可以设置所述方法使得在第一硅化工序中，原料气体为Ni(PF3)4或Ni(BF2)4，且形成NiSi2结晶相作为硅化物(A)；以及在第二硅化工序中，原料气体为Ni(PF3)4或Ni(BF2)4，且形成Ni3Si结晶相作为硅化物(B)。 
可以设置所述方法使得在第一硅化工序中，原料气体为Ni(PF3)4或Ni(BF2)4，且所述工序具有： 
第一硅化物层形成工序：形成由作为硅化物(A)的NiSi2结晶相构成的第一硅化物层，以及 
第二硅化物层形成工序：在所述第一硅化物层上形成利用作为硅化物(A)的NiSi结晶相构成的第二硅化物层； 
其中在所述第二硅化物形成工序中，原料气体为Ni(PF3)4或Ni(BF2)4，且形成Ni3Si结晶相作为硅化物(B)。 
对于本发明的半导体装置，完成设置使得包含N型MOSFET和P型MOSFET，所述N型MOSFET具有在硅衬底上提供的P型区域、在P型区域上提供的栅绝缘膜以及在栅绝缘膜上提供的突起状的第一栅极，所述第一栅极从栅绝缘膜侧依次具有由NiSi2结晶相构成的第一硅化物层和由Ni3Si结晶相构成的第二硅化物层；所述P型MOSFET具有在硅衬底中提供以与P型区域绝缘并隔离的N型区域、在N型区域 上提供的栅绝缘膜以及在栅绝缘膜上提供的突起状的由Ni3Si结晶相构成的第二栅极。 
通过使用根据任何上述的半导体装置制造方法的制造，能够实现所述构造。 
发明效果 
利用根据本发明的半导体装置和半导体装置制造方法，可以在一个阶段的工序中形成各种MOSFET栅极作为硅化物层而不需要金属膜的淀积工序或退火处理工序。因此，通过两种栅极的形成工序能够减少大量工序。另外，能够降低形成构成栅极的硅化物层的温度，因此，在形成一种栅极的同时，可以阻止过多的热负荷施加到半导体装置的构成部件如源极/漏极区上的硅化物层以及其它栅极图案、或栅极上。 
利用根据本发明的半导体装置和半导体装置制造方法，可以形成具有期望均匀组成的硅化物层的栅极，而构成栅极的硅化物层的组成/结晶相和形成速率不受多晶硅栅极图案中杂质的种类/浓度以及栅极长度影响。另外，可以形成平坦硅化物层的栅极，而不引起材料分解过程中由原料气体产生的对元件的损伤以及对衬底的损伤。因此，可以容易地把N型MOSFET和P型MOSFET的Vth控制为期望值。 
容易改变硅化时的条件，并可以在栅极厚度方向(硅衬底的法线方向)上把栅极的组成控制为期望组成。因此，可以连续形成包含位于下侧的具有富Si组成的硅化物层以及位于上侧的具有富金属组成的硅化物层的层压结构作为栅极。在这种层压结构中，位于上侧的具有富Si组成的硅化物层未露出，因此，可以阻止具有富Si组成的硅化物层在使用HF水溶液进行湿法蚀刻过程中洗脱。 
附图说明
图1为显示制造本发明半导体装置的装置的例子的图。 
图2为显示本发明和现有技术中的硅化物层形成机理的图。 
图3为显示本发明和现有技术中原料气体分解过程的图。 
图4为显示本发明和现有技术中硅化机理的图。 
图5为表示本发明的硅化物层的形成条件和硅化物层的组成之间关系的图。 
图6为表示本发明的硅化物层的形成条件和硅化物层的组成之间关系的图。 
图7为表示本发明的硅化物层的形成条件和硅化物层的组成之间关系的图。 
图8为表示当以两阶段来进行本发明的硅化时硅化物组成的例子的图。 
图9为表示当以两阶段来进行本发明的硅化时硅化物组成的例子的图。 
图10为表示当以两阶段来进行本发明的硅化时硅化物组成的例子的图。 
图11为显示本发明半导体装置制造方法的例子的图。 
图12为显示本发明半导体装置制造方法的例子的图。 
图13为显示本发明半导体装置制造方法的例子的图。 
图14为显示本发明半导体装置制造方法的例子的图。 
图15为显示本发明半导体装置制造方法的例子的图。 
图16为显示本发明半导体装置制造方法的例子的图。 
图17为显示本发明半导体装置制造方法的例子的图。 
图18为显示本发明半导体装置制造方法的例子的图。 
图19为显示本发明半导体装置制造方法的例子的图。 
图20为显示本发明半导体装置制造方法的例子的图。 
图21为显示本发明半导体装置制造方法的例子的图。 
图22为显示本发明半导体装置制造方法的例子的图。 
图23为表示本发明和现有技术中栅极长度和硅化物膜厚度之间关系的图。 
图24为表示本发明和现有技术中杂质的剂量和硅化物膜厚度之间关系的图。 
图25为显示本发明半导体装置制造方法的例子的图。 
图26为显示本发明半导体装置制造方法的例子的图。 
图27为显示本发明半导体装置制造方法的例子的图。 
图28为显示本发明半导体装置制造方法的例子的图。 
图29为显示参考例2中由SEM确定的硅化物层的横截面结构和由XPS确定的组成的评价结果的图。 
附图标记说明 
101：原料气体源 
102：质量流量控制器 
103：阀门 
104：载气源 
105：质量流量控制器 
106：阀门 
107：温度控制器 
108：气体引入进口 
109：温度控制器 
110：喷淋头 
111：真空容器 
112：温度控制器 
113：衬底 
114：感受器(susceptor) 
115：氧化处理气体源 
116：加热器 
117：排出泵 
118：传导阀(conductance valve) 
119：阱(trap) 
120：排出泵 
121：控制器 
131：Ni原子(第一金属) 
132：Si衬底 
133：硅化物层 
134：金属层 
141：Si衬底 
142：硅化物层 
201：硅衬底 
202：元件隔离区域 
203：栅绝缘膜 
203a：SiO2膜 
203b：HfSiON膜 
204：多晶硅(多晶Si) 
205：氧化硅膜 
206：延伸区域 
207：栅极侧壁 
208：源极/漏极区 
209：硅化物层 
210：金属膜 
211：层间绝缘膜 
212：N型MOSFET区域多晶硅 
213：P型MOSFET区域多晶硅 
214：扩散阻止膜 
215：N型MOSFET区域硅化物栅极 
215a：N型MOSFET区域第一硅化物层 
215b：N型MOSFET区域第二硅化物层 
216：金属膜 
217：扩散阻止膜 
218：P型MOSFET区域硅化物栅极 
219：金属膜 
220：氮化硅膜 
251：N型区域 
252：P型区域 
301：硅衬底 
302：元件隔离区域 
303：栅绝缘膜 
304：多晶Si 
305：氧化硅膜 
306：延伸区域 
307：栅极侧壁 
308：源极/漏极区 
309：金属膜 
310：硅化物膜 
311：层间绝缘膜 
312：N型MOSFET区域中电极和绝缘膜之间界面处偏析的添加元素 
313：N型MOSFET区域的硅化物栅极 
314：P型MOSFET区域中电极和绝缘膜之间界面处偏析的添加元素 
315：P型MOSFET区域的硅化物栅极 
316：N型MOSFET区域第一硅化物栅极层 
317：N型MOSFET区域第二硅化物栅极层 
318：P型MOSFET区域第一硅化物栅极层 
319：P型MOSFET区域第二硅化物栅极层 
320：氮化硅膜 
351：N型区域 
352：P型区域 
401：硅衬底 
402：元件隔离区域 
403：栅绝缘膜 
404：多晶硅(多晶Si) 
405：栅极侧壁 
406：源极/漏极区 
407：硅化物层 
408：层间绝缘膜 
409：金属膜 
410：延伸区域 
411：硅化物栅极 
412：金属膜 
501：氧化硅膜 
502：N型MOSFET区域第一硅化物栅极层 
503：N型MOSFET区域第二硅化物栅极层 
504：P型MOSFET区域硅化物栅极层 
505：金属膜 
具体实施方式
下面参考附图对本发明的实施方案进行具体说明。 
(半导体装置) 
本发明涉及半导体装置的制造方法和半导体装置，在所述半导体装置中平面型的N型MOSFET和P型MOSFET两者都包含硅化物栅极。典型地，这些MOSFET构成互补MOSFET(CMOSFET)。所述半导体装置分别在硅衬底的N型区域和P型区域上具有栅绝缘膜和在所述栅绝缘膜上突起的栅极(第一栅极、第二栅极)。所述N型MOSFET栅极(第一栅极)和P型MOSFET栅极(第二栅极)分别由第一金属的硅化物(A)和硅化物(B)构成。 
这些第一栅极和第二栅极通过在第一金属层不在栅极图案上淀积的条件下热分解原料气体而形成。因此，可以形成具有均匀组成的硅化物层栅极，而不会由于高温处理如退火处理以及在材料分解过程中，如溅射法中的高温处理使得MOSFET的构成部分遭受损伤。 
所述第一金属可以由一种或多种金属构成，优选为选自Ni、Pt、Co、W和Ru中的至少一种金属。例如，当使用Ni作为第一金属时，提及的是作为硅化物(A)和(B)的NiSi2结晶相、NiSi结晶相以及Ni3Si结晶相。 
在第一栅极和第二栅极中，所述硅化物(A)和(B)的组成可以相同或不同。当所述硅化物(A)和(B)的组成不同时，通过使用具有期望功函的硅化物材料作为所述硅化物(A)和(B)可以有效地把N型MOSFET和P型MOSFET的Vth控制为期望值。 
当使硅化物(A)的组成和硅化物(B)的组成相同时，优选地，所述第一栅极和所述第二栅极包含彼此不同的杂质元素。通过以这种方式向两种栅极中添加不同种类的杂质元素，在用于形成栅极的硅化时，所述杂质元素在栅绝缘膜和栅极之间的界面上发生偏析。因此，通过向所述第一栅极和第二栅极中添加期望浓度/种类的杂质元素并由此调节第一栅极和第二栅极构成材料的功函，可以有效地把N型MOSFET和P型MOSFET的Vth控制为期望值。例如，在向将变成N型MOSFET的第一栅极图案中添加As并向将变成P型MOSFET的第二栅极图案添加B以后，形成各种栅极图案作为具有NiSi2结晶相的硅化物层的栅极。以此方式，可以把N型MOSFET的Vth设定为4.0eV并将P型MOSFET的Vth设定为5.2eV。如上所述，即使当N型MOSFET区域的第一栅极的硅化物组成与P型MOSFET的第二栅极的硅化物组成相同时，也可以通过在各种栅极和栅绝缘膜之间的界面上偏析不同杂质元素而调节各种栅极的功函。 
关于N型MOSFET的第一栅极，优选地，向栅极添加的杂质元素为选自N、P、As、Sb和Bi中的至少一种杂质元素。关于P型MOSFET的第二栅极，优选选自B、Al、Ga、In和Tl中的至少一种杂质元素。另外，作为各种栅极的硅化物组成，为了获得下述功函，优选Ni3Si结晶相、NiSi结晶相或NiSi2结晶相，更优选NiSi2结晶相。 
如上所述，关于CMOSFET，优选使得Vth小于或等于±0.5V，并且在这种情况下，关于N型MOSFET，优选栅极的功函小于或等于Si的带隙中间值(mid-gap)(4.6eV)，优选小于或等于4.4eV。关于P型MOSFET，优选栅极的功函大于或等于带隙中间值(4.6eV)，优选大于或等于4.8eV。 
基于此，为了获得这种Vth的CMOSFET，优选形成NiSi2结晶相(硅化物(A))的第一栅极和Ni3Si结晶相(硅化物(B))的第二栅极。 
所述第一栅极和第二栅极可以包含或可以不包含一种或多种杂质元素。当所述第一栅极包含杂质元素时，作为杂质元素，提及的是选自N、P、As、Sb和Bi中的至少一种杂质元素。当第二栅极包含杂质元素时，作为杂质元素，提及的是选自B、Al、Ga、In和Tl中的至少一种杂质元素。 
此外，各种栅极可以由具有不同硅化物组成的两层或多层构成。在本说明书中，当如上所述在一种栅极中存在多种硅化物组成时，把所有的多种组成定义为硅化物(A)或(B)。当所述栅极由具有不同硅化物组成的两层或多层构成时，优选在硅化物组成中，硅化物中的第一金属含量在栅极的膜厚度方向上向栅绝缘膜侧变小。 
作为由两层或多层构成的栅极，提及的是从栅绝缘膜侧具有由NiSi2结晶相(硅化物(A))构成的第一硅化物层和由NiSi结晶相(硅化物(A))构成的第二硅化物层的第一栅极。在此情况下，作为第二栅极，能够使用由Ni3Si结晶相(硅化物(B))构成的第二栅极。如上所述，通过由NiSi结晶相构成第一栅极的最上层，可以阻止作为所述栅极功能劣化，当在形成栅极之后使用HF水溶液的湿法蚀刻工序中，NiSi2洗脱时会引起功能劣化。 
在本发明中，通过如下工序制造半导体装置。 
(1)准备硅衬底的工序，其中N型区域和P型区域借助于元件隔离区域来绝缘并隔离； 
(2)第一形成工序：在P型区域上形成栅绝缘膜和由突起状的多晶硅构成的第一栅极图案，以及在N型区域上形成栅绝缘膜和由突起状的多晶硅构成的第二栅极图案； 
(3)第二形成工序：在P型区域中的第一栅极图案的两侧上及在N型区域中第二栅极图案的两侧上分别形成源极/漏极区； 
(4)在整个表面上淀积层间绝缘膜的工序； 
(5)除去层间绝缘膜以露出第一栅极图案和第二栅极图案的工序； 
(6)提供第二掩模以覆盖在N型区域上所提供的栅绝缘膜上的露出区域(露出的第二栅极图案或第二栅极)的工序； 
(7)第一硅化工序：供应含能够将其用于与构成第一栅极图案的多晶硅形成硅化物的第一金属的原料气体，把第一栅极图案加热至原料气体热分解的温度，在第一金属层不淀积到第一栅极图案上的条件下使得第一金属与构成第一栅极图案的多晶硅彼此反应，由此把第一栅极图案转变成由第一金属的硅化物(A)构成的第一栅极； 
(8)除去第二掩模和第一金属层的工序，所述第一金属层已经淀积在除了第一栅极以外的部分上； 
(9)提供第一掩模以覆盖在P型区域上所提供的栅绝缘膜上的露出区域(露出的第一栅极图案或第一栅极)的工序； 
(10)第二硅化工序：供应含能够将其用于与构成第二栅极图案的多晶硅形成硅化物的第一金属的原料气体，把第二栅极图案加热至原料气体热分解的温度，在第一金属层不淀积到第二栅极图案上的条件下使得第一金属与构成第二栅极图案的多晶硅彼此反应，由此把第二栅极图案转变成由第一金属的硅化物(B)构成的第二栅极； 
(11)除去第一掩模和第一金属层的工序，所述第一金属层已经淀积在除了第二栅极以外的部分上。 
在本说明书中，设定“多晶硅”代表不含杂质的多晶硅或含杂质 的多晶硅。所述第一硅化工序和第二硅化工序可以同时或单独进行。当所述第一硅化工序和第二硅化工序单独进行时，未具体指定其顺序。例如，当在第二硅化工序之前进行第一硅化工序时，在上述工序(6)中，在露出的第二栅极图案上提供第二掩模，以及在上述工序(9)中，在露出的第一栅极上提供第一掩模。另一方面，当在第一硅化工序之前进行第二硅化工序时，在上述工序(6)中，在露出的第二栅极上提供第二掩模，在上述工序(9)中，在露出的第一栅极图案上提供第一掩模。 
此处，在第一硅化工序和第二硅化工序中，分别从第一栅极图案和第二栅极图案的上表面供应含至少一种能够被用于形成硅化物层的第一金属的原料气体，所述第一栅极图案和第二栅极图案由形成为突起状的多晶硅构成并借助于栅绝缘膜露出。然后，把第一栅极图案和第二栅极图案加热至原料气体热分解的温度。此时，通过控制硅化条件如形成压力、栅极图案的温度、原料气体的流量(供应量)等，把供应到栅极图案表面上的原料气体的供应量设定为第一金属在第一栅极图案和第二栅极图案上开始淀积的供应量(供应速率)以下。本发明是基于可以仅通过以这种方式的热分解反应来选择性地对第一栅极图案和第二栅极图案进行硅化的新发现。 
也就是，在本发明的半导体装置制造方法中，通过控制形成条件(原料气体的供应量、栅极图案的温度、形成压力等)来设定向栅极图案表面上供应的原料气体的供应量，以满足下列关系。 
向栅极图案表面上供应的原料气体的供应量＜在原料气体在露出的栅极图案上热分解且在其表面上开始淀积第一金属时金属原子的吸附速率。 
因此，在露出的多晶硅的栅极图案上吸附的所有金属原子消耗用于形成硅化物层，且金属层不在露出的栅极图案上淀积。如上所述，根据本发明，可以在一个阶段中加速形成硅化物层，因此，通过控制 形成条件(原料气体的供应量、栅极图案的温度、形成压力等)可以控制构成栅极的硅化物层的组成并可以设置低的硅化物层的形成温度。下面将详细描述用于构成栅极的第一硅化和第二硅化的机理。 
(第一硅化和第二硅化的机理) 
对本发明硅化物层的形成机理进行了解释。图2显示了一种如下情况，其中第一金属为Ni 131，在露出的栅极图案的多晶硅衬底132上供应含Ni 131的原料气体，并形成硅化物层133。图2A和2B显示了使用本发明的方法的硅化物层133的形成机理，并且图2C和2D显示了使用常规方法的硅化物层133的形成机理。 
如图2A中所示，原料气体通过源于多晶硅衬底132的热激发而在多晶硅衬底132的栅极图案表面上分解，且Ni原子131被吸附到所述栅极图案的表面。也就是，在所述栅极图案的表面上，总是发生吸附和脱附，基本上，预定数量的Ni原子131吸附到栅极图案的表面上作为平衡态。那么，吸附到栅极图案表面的Ni原子的数量受原料气体的供应量、栅极图案的温度以及形成压力(当进行第一硅化和第二硅化时，在其中安装了第一栅极图案和第二栅极图案的反应容器中的总压力：当使得原料气体和载气流经反应容器时的原料气体和载气的总压力：硅化时的气压)影响，且能够由这些条件来控制。 
例如，当栅极图案的温度高时，Ni原子131的分子运动变得活跃，且从所述栅极图案表面脱附的Ni原子131数增加并且平衡态时吸附到栅极图案的Ni原子的数量减少。当形成压力高时，Ni原子131的分子运动速度加快，因此，从栅极图案表面脱附的Ni原子131数增加且平衡态时吸附到栅极图案的Ni原子的数量减少。如果原料气体的供应量增加，则提供到栅极图案表面的Ni原子的数量增加，因此，更有可能平衡态时许多Ni原子131吸附到栅极图案表面。 
接下来，如图2B中所示，通过已经吸附到露出了栅极图案上的硅 衬底132的区域的Ni原子131与硅反应和扩散，形成硅化物层133。此时，由在图2A的过程中提前吸附到栅极图案表面的Ni原子的数量来确定硅化物层133的组成/晶体结构。例如，当Ni原子的数量小时，形成富Si组成的NiSi2结晶相。此外，随着吸附的Ni原子131数增加时，形成具有富Ni组成的NiSi、Ni3Si结晶相的硅化物层133。因此，作为硅化物层133的形成条件，如果降低栅极图案的温度，则原料气体的供应量增加，然后降低形成压力，能够形成具有富Ni组成的硅化物层133。 
接下来，图2C和图2D中显示了硅化物层133的常规形成机理。在图2C和图2D中的硅化物层133的形成机理中，吸附到栅极图案的多晶硅衬底132露出的表面上的Ni原子131数变得大于硅化中所消耗的Ni原子131数。另外，在把栅极图案设定为原料气体热分解温度以上的状态下提供Ni 131。因此，在最初阶段中，预定数量的Ni原子131被吸附到栅极图案的表面且所述Ni原子131与硅反应，由此开始形成硅化物层133。然而，以此方式在衬底132上连续供应Ni原子131，所述Ni原子131的数量超过形成硅化物层所需要的Ni原子的数量，因此，未反应的Ni原子131产生并淀积在硅上，由此形成金属Ni层134。 
当金属Ni层134淀积在多晶硅衬底132上时，用于硅化的Ni 131不是来自由在多晶硅衬底132上的热分解而得到的Ni原子的Ni原子131，而是从淀积的金属Ni层134中得到的Ni原子。基于这种原因，在形成硅化物层133中，固相反应占优势。因此，难以通过Ni 131的供应条件(原料气体的供应量、栅极图案的温度、形成压力等)控制硅化物层133的膜厚度/组成。因此，为了控制硅化物层133的膜厚度/组成，在按现有技术淀积金属Ni 131之后，需要根据组成/结晶相来进行退火处理。 
基于上述情况，在本发明的半导体装置制造方法中，重要的是： (1)通过把栅极图案加热到原料气体热分解的温度而使得原料气体热分解，以及(2)设定条件使得供应到栅极图案表面的原料气体的供应量等于或小于金属开始在露出的多晶硅区域上淀积的供应量。通过在这些条件下形成硅化物层，可以通过原料供应条件控制由硅化物层构成的栅极的组成/结晶相。而且，还可在低温下形成具有富Si组成的硅化物层，而具有富Si组成的硅化物层的形成在现有技术中需要在高温度下进行退火处理。 
此外，如图3A中所示，当使用根据专利文献1和专利文献2中现有技术的制造方法时，原料气体通过等离子体激发在气相中分解，因此，不仅是硅化所需要的Ti，而且在气相中分解的Cl也被吸附到多晶硅衬底141的栅极图案表面上。吸附的Cl充当了多晶硅衬底141表面上的杂质并阻碍了Ti的吸附，因此，引起了阻碍硅化反应的问题且难以改变硅化物层142的组成。另外，在气相中分解的Cl作为氯自由基而供应到硅衬底141上并蚀刻所述硅衬底141。如上所述，当使用等离子体CVD法时，由于包含在原料气体中的元素的影响，所以阻碍了硅化并损伤了衬底141，因此，形成如图3A中所示的不平坦的硅化物层142。与此相比，根据本发明，如图3B中所示，原料气体不在气相中分解而是仅通过热激发在衬底141的表面上分解。因此，仅有原料气体中的金属淀积到衬底141的表面上，并且除了金属以外的元素被排出。因此，除了金属以外的元素不易淀积到衬底141的表面上来阻碍硅化或损伤衬底141。 
接下来，显示了现有技术当如图4A中所示利用溅射法把在其中多晶硅404露出出来的栅极图案转变成硅化物层407时的示意图。在图4A、4B中，附图标记401为硅衬底，附图标记402为元件隔离区域，附图标记403为栅绝缘膜，附图标记404为多晶硅(多晶Si)，附图标记405为栅极侧壁，附图标记406为源极/漏极区，附图标记407为硅化物层，附图标记408为层间绝缘膜，附图标记410为延伸区域。首先，当待形成硅化物层411的金属层409淀积时，金属膜409淀积在多晶 硅404露出的区域和在其未露出的区域(例如，层间绝缘膜408)上。然后，在随后的退火处理过程中，通过固相反应形成硅化物层411。此时，不仅从在多晶硅404上淀积的金属膜409部分而且从淀积到多晶硅404未露出的区域(层间绝缘膜408等)上的金属膜409部分供应将构成硅化物层411的金属原子。 
因此，如在非专利文献3中所述，如果露出区域的长度(例如栅极长度)变短，则金属元素从未露出区域中的扩散的影响幅度变大，因此，形成具有富金属组成的硅化物层，并难以控制硅化物层的膜厚度和组成。 
与此相比，根据本发明的半导体制造方法，如图4B中所示，仅由供应到露出的多晶硅404的栅极图案上的原料气体中的金属原子来形成硅化物层411。因此，可以形成具有均匀组成/结晶相的硅化物层411，而在硅化期间不受金属元素从已经淀积到层间绝缘膜408等(不考虑露出图案的形状或尺寸)上的金属膜412中扩散影响。 
(半导体装置的制造方法) 
图11～15为分别显示了根据本发明的半导体装置制造方法的例子的截面图。首先，制备具有N型区域251和P型区域252的硅衬底201。其次，在所述硅衬底201的表面区域上，使用STI(浅沟槽隔离(Shallow Trench Isolation))技术形成元件隔离区域202，使得N型区域251和P型区域252绝缘并隔离。随后，在其上元件被隔离的硅衬底201的表面上，形成栅绝缘膜203(203a，203b)。作为栅绝缘膜203，提及的是含高介电常数绝缘膜、氧化硅膜或氧氮化硅膜的层压膜以及在其上层压的高介电常数膜的层压膜。 
高介电常数膜由相对介电常数比二氧化硅(SiO2)的相对介电常数大的材料制成，作为材料，提及的是金属氧化物、金属硅酸盐、向其中引入了氮的金属氧化物以及向其中引入了氮的金属硅酸盐。作为高 介电常数膜，考虑到抑制结晶并提高半导体装置的可靠性，优选向其中引入了氮的这类物质。作为高介电常数膜中的金属元素，考虑到膜的耐热性能并抑制膜中的固定电荷，优选铪(Hf)或锆(Zr)，更优选Hf。此外，优选含Hf或Zr和Si的金属氧化物或者作为进一步包含氮的金属氧化物的金属氧氮化物，更优选HfSiO、HfSiON，最优选HfSiON。 
接下来，在栅极上形成由多晶Si膜204和氧化硅膜205组成的层压膜(图11A)。使用光刻技术和RIE(反应性离子蚀刻)技术把这种层压膜加工成栅极图案的形状。以此方式，分别在N型区域251上形成突起状的栅绝缘膜203a、203b、由多晶硅层构成的第二栅极图案213和掩模205，并在P型区域252上形成突起状的栅绝缘膜203a、203b、由多晶硅层构成的第一栅极图案212和掩模205(第一形成工序)。 
随后，在N型区域251上提供掩模(未示出)，使用该掩模和掩模205作为掩模植入离子，并且在P型区域252中以自对准的方式形成延伸扩散层区域206。此时，可以把杂质元素的离子植入到多晶Si膜(第一栅极图案)中，而不提供上述掩模205。例如，为了实现N型MOSFET，建议向多晶硅中植入作为N型杂质的N、P、As、Sb、Bi等的离子。 
接下来，在把提供在N型区域251上的掩模除去以后，在P型区域252上提供掩模(未示出)，使用该掩模和掩模205作为掩模植入离子，并且在N型区域251中以自对准的方式形成延伸扩散层区域206(图11B)。此时，可以把杂质元素的离子植入到多晶Si膜(第二栅极图案)中，而不提供上述掩模205。例如，为了实现P型MOSFET，建议向多晶硅中植入作为P型杂质的B、Al、In、Ga、Tl等的离子。 
此外，先后淀积氮化硅膜和氧化硅膜，然后，通过进行深蚀刻(etch-back)，分别在第一栅极图案和第二栅极图案212、213的两个侧面上形成栅极侧壁207。在这种状况下，再在N型区域251上提供掩模(未示出)，并使用该掩模、掩模205和栅极侧壁207作为掩模，把N 型杂质离子植入到P型区域252中。 
接下来，在把提供在N型区域251上的掩模除去之后，在P型区域252上提供掩模(未示出)，并使用该掩模、掩模205和栅极侧壁207作为掩模，把P型杂质离子植入到N型区域251中。其后，通过活化退火，分别在N型区域251中的第二栅极图案213的两侧上和在P型区域252中的第一栅极图案212的两侧上形成源极/漏极区208(图11C：第二形成工序)。 
接下来，如图12A中所示，在整个表面上淀积金属膜210，并使用栅极、栅极侧壁207以及STI作为掩模，通过自对准硅化物技术仅在源极/漏极区208上形成硅化物层209。优选将Co硅化物、Ni硅化物或Ti硅化物用于硅化物层209，最优选使用Ni单一硅化物，其能够使接触电阻最低。作为金属膜210的淀积方法，能够使用溅射法和CVD法。 
此外，在把未反应的金属膜210除去之后(图12B)，如图12C中所示通过CVD法，在整个表面上形成氧化硅膜的层间绝缘膜211。接下来，通过CMP(化学机械研磨)技术把所述层间绝缘膜211变平，此外，通过对层间绝缘膜211和掩模205进行深蚀刻，使得构成第一栅极图案和第二栅极图案的多晶Si 212、213露出(图13A)。 
接下来，在包括第一栅极图案212和第二栅极图案213的上表面的整个表面上淀积扩散阻止层(掩模)214。其后，使用光刻技术和RIE技术，通过除去存在于至少第一栅极图案212上的扩散阻止层来露出第一栅极图案212。因此，形成扩散阻止层214(第二掩模)以覆盖第二栅极图案213(图13B)。 
形成扩散阻止层(第二掩模)214的目的是在通过使第一栅极图案212硅化而形成硅化物(A)的第一栅极时，阻止第二栅极图案213和金 属原子彼此反应以形成硅化物层。作为扩散阻止层214的材料，必需选择在硅化过程中能够阻止与硅化有关的金属扩散且自身稳定的材料。而且，扩散阻止层的材料优选为能够选择性蚀刻待硅化的金属和层间绝缘膜的材料。 
接下来，把按如上所述形成的那些器件引入到半导体装置的制造装置中并向所述装置供应含第一金属的原料气体，所述第一金属能够与构成第一栅极图案212的多晶硅形成硅化物。然后，把第一栅极图案212加热至原料气体热分解的温度，并且在第一金属层不淀积到第一栅极图案212上的条件下，使得第一金属与多晶硅反应。因此，不用淀积金属层，能够把第一栅极图案212转变成由第一金属硅化物(A)构成的第一栅极215(N型MOSFET栅极的形成工序：第一硅化工序)。图14A显示了以此方式形成第一栅极的状况。在这种状况下，以使得金属层不淀积到第一栅极图案212表面上的方式来供应原料气体(因为所有供应的金属原子都消耗于形成硅化物)，因此，没有金属层淀积到形成的第一栅极215上。另一方面，关于除了第一栅极215表面以外的部分，金属原子未消耗于形成硅化物，因此，结果形成供应的金属原子淀积而未消耗的金属膜216。 
接下来，如图14B中所示，通过使用硫酸过氧化氢溶液的湿法蚀刻，除去了扩散阻止层(第二掩模)214和金属层216。其后，在包括第二栅极图案213露出部分的整个表面上淀积扩散阻止层217，并使用光刻技术和RIE技术，除去在第二栅极图案213上淀积的至少扩散阻止层217，并由此露出第二栅极图案213。因此，形成扩散阻止层217(第一掩模)以覆盖第一栅极215(图14C)。 
其后，为了硅化所述第二栅极图案213，把如图14C中所示的器件引入到半导体装置的制造装置中。其后，供应含第一金属的原料气体，所述第一金属能够用于与构成第二栅极图案213的多晶硅形成硅化物，把第二栅极图案213加热至原料气体热分解的温度，在第一金 属层不淀积到第二栅极图案213上的条件下，使得第一金属和多晶硅彼此反应。然后，把第二栅极图案213转变成由第一金属的硅化物(B)构成的第二栅极218(P型MOSFET栅极的形成工序：第二硅化工序：图15A)。 
接下来，如图15B中所示，通过使用硫酸过氧化氢溶液的湿法蚀刻，除去了扩散阻止层(第一掩模)217和金属层219。此处，就根据本发明的半导体装置制造方法而言，通过使得第一硅化工序形成条件与第二硅化工序的形成条件等同，可以形成具有与第一栅极和第二栅极的组成相同的硅化物(A)、(B)。在这种情况下，可以同时进行第一硅化工序和第二硅化工序，而不是单独进行它们。 
还可以通过使得第一硅化工序形成条件与第二硅化工序的形成条件不同，来形成具有与第一栅极和第二栅极不同组成的硅化物(A)、(B)。 
在上述说明中，以如下工序顺序制造了半导体装置：在第一栅极图案和第二栅极图案露出之后在第二栅极图案上形成第二掩模；第一硅化；除去第二掩模和金属层；在第一栅极上形成第一掩模；第二硅化；以及除去第一掩模和金属层。然而，根据本发明的制造方法，未对第一硅化和第二硅化的顺序进行特殊限制，可以首先进行所述第一硅化或可以首先进行所述第二硅化。例如，当在本发明的制造方法中首先进行第二硅化时，以如下工序顺序来制造半导体装置：在第一栅极图案和第二栅极图案露出之后在第一栅极图案上形成第一掩模；第二硅化；除去第一掩模和金属层；在第二栅极上形成第二掩模；第一硅化；以及除去第二掩模和金属层。 
此外，其后，如图15C中所示，在通过蚀刻除去层间绝缘膜211之后，能够形成氮化硅膜220。关于层间绝缘膜211的蚀刻，能够使用使用HF水溶液的湿法蚀刻或干法蚀刻，然而，为了抑制等离子体对栅极的损伤，优选使用利用HF的湿法蚀刻。 
通过上述工序，可以以少量的工序并通过低温处理而形成N型MOSFET栅极(第一栅极)和P型MOSFET栅极(第二栅极)。此外，可以把第一电极和第二电极的组成控制为期望的均匀组成。而且，通过使得第一硅化工序的条件与第二硅化工序的条件不同，可以形成第一栅极的组成和第二电极的组成不同的半导体装置。例如，作为第一栅极和第二栅极的硅化物层的形成条件，能够分别从图5、图6、图7中所示的原料气体的供应量、栅极图案的温度以及形成压力条件中选择和实施最佳条件。 
(栅极的形成工序：第一硅化工序和第二硅化工序) 
可以同时或单独进行第一硅化工序和第二硅化工序。此外，可以首先进行第一硅化工序和第二硅化工序中的任一种硅化工序。例如，当制造半导体装置时，其中第一栅极和第二栅极由具有相同构造/结晶相的硅化物构成，但是在硅化物中所包含的杂质元素的种类不同，可以同时进行第一硅化工序和第二硅化工序。 
另一方面，当制造半导体装置时，其中第一栅极和第二栅极由具有彼此不同组成/结晶相的硅化物构成，作为第一硅化工序和第二硅化工序的条件，能够设置为下列条件。 
(1)优选地，在第二硅化工序的形成条件中原料气体的供应量大于第一硅化工序的形成条件中原料气体的供应量的条件下，形成硅化物层。通过在这些条件下形成第一栅极和第二栅极，作为第二栅极的硅化物(B)，可以形成具有比第一栅极的硅化物(A)中更高金属元素含量比的硅化物层。 
(2)优选地，在第二硅化工序的形成条件中栅极图案的温度低于第一硅化工序的形成条件中栅极图案的温度的条件下，形成硅化物层。通过在这些条件下形成第一栅极和第二栅极，作为第二栅极的硅化物 (B)，可以形成具有比第一栅极的硅化物(A)中更高金属元素含量比的硅化物层。 
(3)优选地，在第二硅化工序的形成条件中形成压力低于第一硅化工序的形成条件中形成压力的条件下，形成硅化物层。通过在这些条件下形成第一栅极和第二栅极，作为第二栅极的硅化物(B)，可以形成具有比第一栅极的硅化物(A)中更高金属元素含量比的硅化物层。 
当通过在最后工序(与图15C中的工序相对应)中使用HF水溶液的湿法蚀刻来除去层间绝缘膜211时，所述栅极必需具有对HF水溶液的蚀刻耐性。在这种情况下，优选具有富Ni组成的硅化物层露出在栅极的顶部。 
根据本发明的半导体装置制造方法，可以通过改变硅化工序中间的硅化条件来改变在栅极膜厚度方向上的金属组成。因此，可以在栅极顶部形成具有HF耐性的硅化物层。 
例如，当形成由NiSi2结晶相构成的硅化物层作为第一栅极时，NiSi2在上述使用HF水溶液的湿法蚀刻工序中洗脱，并劣化了作为栅极的功能。与此相比，通过采用其中形成NiSi2结晶相作为第一硅化物层并在第一硅化物层上形成NiSi结晶相作为第二硅化物层的层压结构，能够保留对使用HF水溶液的湿法蚀刻的耐性。关于在硅化工序中间的硅化条件的改变，可以仅改变第一硅化工序的条件，或者可以仅改变第二硅化工序的条件，或者可以改变第一硅化工序和第二硅化工序两者的条件。 
(栅极组成和形成条件之间的关系) 
本发明的栅极组成和形成条件之间的关系显示如下。图5大致显示了当形成压力(在形成栅极时放置待处理物体的反应容器中的总压力：当向反应容器中供应的气体为原料气体和载气时，原料气体和载 气的总压力：硅化时的气压)固定时，硅化物层的组成、Ni原料(原料气体，Ni(PF3)4)的供应量与栅极图案温度之间的关系。此处，把载气(N2)流量设定为100sccm且把压力固定为2.5托。例如，在图5中，当栅极图案的温度为300℃时，随着Ni原料气体供应量增加，形成具有Ni原子的数量增加的组成/结晶相的硅化物层，也就是，硅化物层的结晶相从NiSi2结晶相依次变成NiSi结晶相和Ni3Si结晶相(与图5中纵轴平行的线上的组成)。硅化物层的组成随着Ni原料气体供应量增加而向富Ni侧变化的原因在于吸附到栅极图案上的Ni原子的数量增加了。 
类似地，当固定原料气体的供应量时，也可形成具有Si原子的数量随着栅极图案的温度升高而增加的组成/结晶相的硅化物层，也就是，硅化物的组成从Ni3Si结晶相依次变成NiSi结晶相和NiSi2结晶相(与图5中横轴平行的线上的组成)。硅化物层的组成随着栅极图案温度升高而向富Si侧变化的原因在于吸附到栅极图案表面上的Ni原子的分子运动随着栅极图案温度升高而变得更加活跃，且Ni原子更易于从栅极图案表面脱附。 
此外，在图5中，在栅极图案的温度为200℃～300℃的区域内，当原料气体的供应量增加时，在多晶Si的栅极图案上形成金属Ni层的淀积层，且存在难以控制硅化物层的组成/结晶相的区域。金属Ni层以此方式淀积在多晶Si上，因为在多晶Si上吸附的Ni原子的数量大于在多晶Si上吸附并消耗用于形成硅化物层所的Ni原子的数量。 
基于上述，当栅极图案的温度低于原料气体在栅极图案表面上热分解的温度时，不供应用作硅化物原料的金属原子，因此，不发生硅化。如果栅极图案的温度高，已经吸附到栅极图案表面上的金属从所述表面脱附，因此降低了硅化物层的形成速率。因此，必需把栅极图案的温度设定为高于或等于原料气体热分解的温度且低于或等于在露出的栅极图案表面上吸附的金属原子的数量和从其上脱附的金属原子的数量相等时的温度。具体地，优选栅极图案的加热温度为不低于150 ℃～不高于600℃。而且，优选把所述温度设定为在源极/漏极扩散层区域上已经形成的硅化物层的电阻值将不再增加的温度以下。具体地，更优选把栅极图案的温度设定为不低于150℃且不高于500℃。 
图6显示了硅化物层的组成、Ni原料气体(Ni(PF3)4)供应量与形成压力(半导体装置的制造装置的反应容器中的压力：硅化时容器内的气压)之间的关系。此处，把载气(N2)的流量设定为100sccm且温度固定为300℃。可以通过调节原料气体供应系统的流量来改变原料气体的供应量。还可以通过调节制造装置的排放系统中待排放的原料气体或原料气体和载气的流量(反应容器的排出阀的开口程度等)来改变形成压力。图6显示了当栅极图案的温度和Ni原料气体的供应量固定且如果形成压力升高时，形成具有Si原子的数量增加的组成/结晶相的硅化物层，也就是，结晶相从Ni3Si结晶相依次变成NiSi结晶相和NiSi2结晶相(与图6中横轴平行的线上的组成)。这是因为形成压力升高时在多晶Si栅极图案上的Ni原子的运动速度加快且Ni原子更难以吸附到栅极图案的表面上。 
如果形成压力很高，可能会存在加快气相中原料分解且除了构成原料气体的Ni以外的元素被吸附到栅极图案上的情况，由此，抑制了硅化反应且降低了硅化物层的形成速率。因此，形成压力越低，这种影响越小，因此，促进了Ni在多晶Si栅极图案上的吸附和硅化反应。基于此，优选形成压力为100托以下，而且，更优选在10托以下，通过仅以热激发使得在衬底表面上发生分解反应而不引起原料气体在气相中分解来形成硅化物层。 
另一方面，在图6中，当栅极图案的温度和形成压力固定时，如果增加Ni原料气体的供应量，则可以形成具有Ni量升高的组成/结晶相的硅化物层，也就是，结晶相从NiSi2结晶相依次变成NiSi结晶相和Ni3Si结晶相(与图6中纵轴平行的线上的组成)。这是因为，随着Ni原料气体供应量的增加，吸附到多晶Si栅极图案上且参与硅化的Ni原子 的数量增加。 
图7显示了当Ni原料气体(Ni(PF3)4)的供应量固定时，硅化物层组成、栅极图案的温度和形成压力之间的关系。此处，把载气(N2)的流量设定为100sccm并把Ni原料的供应量固定为20sccm。如图6中所示对形成压力进行调节。根据图7，当Ni原料气体的供应量和形成压力保持固定且栅极图案的温度升高时，组成从Ni3Si结晶相变成NiSi结晶相和NiSi2结晶相，也就是，Si的量增加(与图7中纵轴平行的线上的组成)。在图7中，当栅极图案的温度和Ni原料气体的供应量固定时且如果形成压力升高时，可以形成具有Si量增大的组成/结晶相的硅化物层，也就是，结晶相从Ni3Si结晶相依次变成NiSi结晶相和NiSi3结晶相(与图7中横轴平行的线上的组成)。 
如图5～7中所示，通过优化栅极图案的温度、形成压力以及原料气体的供应量，可以制造分别具有均匀NiSi2、NiSi和Ni3Si结晶相的栅极来作为N型MOSFET和P型MOSFET的栅极。因此，通过调节这些制造条件(栅极图案的温度、形成压力以及原料气体的供应量)可以制造各种MOSFET的栅极为具有期望组成的硅化物层的半导体装置。这是因为，吸附到多晶Si表面上的Ni的量与栅极图案的温度、形成压力和原料气体的供应量有关。 
(在栅极膜厚度方向上的组成的控制) 
此外，根据本发明的半导体装置制造方法，在第一硅化工序和第二硅化工序中的至少一个硅化工序进行期间，通过改变硅化物层的形成条件可以由组成和性能不同的多种硅化物层来形成栅极。把在硅化工序中间的硅化物层形成条件变化的方面描述如下。 
(1)如图8A中所示，通过如下操作也可形成栅极：在第一形成条件下形成第一硅化物层，然后当第一硅化物层达到预定膜厚度时在第二形成条件下于第一硅化物层顶部形成第二硅化物层。此时，在第二 形成条件中至少原料气体(含能够用于形成硅化物层的金属的原料气体)的供应量大于第一形成条件中原料气体的供应量的条件下，形成硅化物层。就这种安排而言，如图8B中所示，可以改变在栅极膜厚度方向上的硅化物层中所包含的金属元素的量(在膜厚度方向上(在栅极的法线方向上)向栅绝缘膜侧降低金属含量)。 
(2)如图9A中所示，还可以通过如下操作形成栅极：在第一形成条件下形成第一硅化物层，然后当第一硅化物层达到预定膜厚度时在第二形成条件下于第一硅化物层顶部形成第二硅化物层。此时，在第二形成条件中至少栅极图案的温度低于第一形成条件中栅极图案的温度的条件下，形成硅化物层。就这种安排而言，如图9(b)中所示，可以改变在栅极膜厚度方向上的硅化物层中所包含的金属元素的量(在膜厚度方向上(在栅极的法线方向上)向栅绝缘膜侧降低金属含量)。 
(3)如图10A中所示，还可以通过如下操作形成栅极：在第一形成条件下形成第一硅化物层，然后当第一硅化物层达到预定膜厚度时在第二形成条件下于第一硅化物层顶部形成第二硅化物层。此时，在第二形成条件中至少形成压力低于第一形成条件中形成压力的条件下，形成硅化物层。就这种安排而言，如图10(b)中所示，可以改变在栅极膜厚度方向上的硅化物层中所包含的金属元素的量(在膜厚度方向上(在栅极的法线方向上)向栅绝缘膜侧降低金属含量)。 
如上所述，通过连续改变硅化物层的形成条件，可以形成在栅极膜厚度方向上具有组成/结晶相不同的第一硅化物层和第二硅化物层的结构。考虑到对蚀刻工序的工序耐性等，优选在第二形成条件下形成的第二硅化物层中的金属元素含量大于在第一形成条件下形成的第一硅化物层中的金属元素含量。 
例如，能够从图5、图6、图7中所示的最佳条件中选择并实施第一硅化物层形成条件和第二硅化物层形成条件的原料气体供应量、栅 极图案的温度和形成压力。 
如上述(1)～(3)中(图8～10)中分成两阶段的硅化可以在第一硅化工序和第二硅化工序两者中进行，或者可以在任何一个工序中进行。此外，当在第一硅化工序和第二硅化工序两者中进行分成两阶段的硅化时，可以进行硅化使得第一栅极和第二栅极的组成/膜厚度分布相同或者使得它们不同。 
(原料气体) 
考虑到电阻值和功函，优选包含在原料气体中的第一金属为选自Ni、Pt、Co、W和Ru中的至少一种金属。如果原料气体中包含C，则C会吸附到栅极图案的表面上并且硅化反应受到抑制。因此，优选原料气体中不含C。 
此外，优选原料气体包含选自Ni(PF3)4、Ni(BF2)4、Pt(PF3)4、Pt(BF2)4、Co(PF3)6、Co(BF2)6、W(PF3)6、W(BF2)6、Ru(PF3)5和Ru(BF2)5中的至少一种气体。 
(栅极的硅化条件) 
当把Ni(PF3)4或Ni(BF2)4用作原料气体时，栅极硅化条件(栅极图案的温度、形成压力、原料气体的供应量)和待形成的硅化物的组成之间的关系显示如下。当原料气体为Ni(PF3)4或Ni(BF2)4时，通过改变硅化条件可以形成具有NiSi2结晶相、NiSi结晶相和Ni3Si结晶相中任何一种结晶相的硅化物层。 
(1)当原料气体为Ni(PF3)4或Ni(BF2)4时，如图5、图6和图7中所示，为了形成具有NiSi2结晶相的硅化物层，优选栅极图案的温度为不低于150℃且不高于600℃。另一方面，在栅极图案的温度低于250℃的区域中，因为在栅极图案表面上的原料气体的热分解反应受到抑制，所以可能存在硅化物层的形成速率降低的情况。此外，在栅极图 案的温度超过400℃的区域中，因为从栅极图案顶部脱附的金属成分的数量增加，所以存在硅化物层的形成速率降低的情况。因此，优选栅极图案的温度不低于250℃且不高于400℃。 
此外，为了抑制原料气体的气相分解成分，优选形成压力为100托以下，而且为了使得原料气体仅在栅极图案表面上分解和由原料气体供应量对硅化物结晶相的可控性共存，更优选形成压力为不低于1×10-4托且不超过10托。特别地，在本发明中，通过设定这类形成条件，在300℃以下的温度下形成NiSi2结晶相，所述温度远低于现有技术中的温度，由此表明，本发明适于降低硅化物的形成温度。 
(2)当原料气体为Ni(PF3)4或Ni(BF2)4时，如图5、图6和图7中所示，为了形成具有NiSi组成/结晶相的硅化物层，优选栅极图案的温度为不低于250℃且不高于600℃。另一方面，在栅极图案的温度超过400℃的区域中，因为从栅极图案脱附的Ni成分的数量增加，所以可能存在硅化物层的形成速率降低的情况。因此，更优选栅极图案的温度不低于250℃且不高于400℃。 
此外，为了抑制原料气体的气相分解成分，优选形成压力为80托以下，而且为了使得原料气体仅在栅极图案表面上分解和由原料气体供应量对硅化物结晶相的可控性共存，更优选形成压力为不低于1×10-4托且不超过10托。 
(3)当原料气体为Ni(PF3)4或Ni(BF2)4时，如图5、图6和图7中所示，为了形成具有Ni3Si结晶相的硅化物层，优选栅极图案的温度为不低于250℃且不高于500℃。另一方面，在栅极图案的温度超过400℃的区域中，因为从栅极图案脱附的Ni成分的数量增加，所以可能存在硅化物层的形成速率降低的情况。因此，更优选栅极图案的温度不低于250℃且不高于400℃。 
此外，为了抑制原料气体的气相分解成分，优选形成压力为10托以下，而且为了使得原料气体仅在栅极图案表面上分解和由原料气体供应量对硅化物结晶相的可控性共存，更优选形成压力为不低于1×10-4托且不超过5托。 
(4)当原料气体为Ni(PF3)4或Ni(BF2)4时，可以在第一形成条件下形成具有NiSi2结晶相的第一硅化物层并在第二形成条件下形成具有NiSi和Ni3Si结晶相中的至少一种结晶相的第二硅化物层。通过形成具有这种组成的栅极，能够形成耐蚀刻性优异的栅极。 
(5)当原料气体为Ni(PF3)4或Ni(BF2)4时，在形成具有NiSi结晶相的硅化物层作为一种栅极之后，可以形成具有NiSi和Ni3Si结晶相中的至少一种结晶相的硅化物以作为另一种栅极。通过形成具有这种组成的栅极，可以有效控制具有这些栅极的MOSFET的Vth。 
(6)当原料气体为Ni(PF3)4或Ni(BF2)4时，可以形成具有NiSi2结晶相的第一硅化物层作为一种栅极，然后在其上形成具有NiSi结晶相的第二硅化物层。此外，可以形成具有Ni3Si结晶相的硅化物层作为另一种栅极。通过形成具有这种组成的栅极，可以形成耐蚀刻性优异的栅极，同时有效控制具有这些栅极的MOSFET的Vth。 
(半导体装置的制造装置) 
图1中显示了用于本发明实施方案中制造装置的例子的构造。在该装置中，首先，借助于质量流量控制器102，通过原料气体源101把含能够用于形成硅化物层的第一金属的原料气体的流量(供应量)调节为预定流量，并且借助于阀门103、气体引入进口108和喷淋头110向真空容器111内供应原料气体。 
借助于质量流量控制器105，通过载气源104把载气的流量调节为预定流量，并且通过阀门106、气体引入进口108和喷淋头110向真 空容器111内供应载气。 
可以单独或与载气一起向真空容器111内供应原料气体。此外，当不向真空容器111内供应原料气体时，可以使用载气作为置换气体。作为载气，优选使用不与原料气体反应的惰性气体并优选包含至少一种选自N2、Ar和He中的气体。 
在这种装置中，通过恒温室107把载气源104、质量流量控制器105和阀门106控制为与金属原料气体的温度相同的温度，使得它们在与原料气体接触时不影响原料气体的温度。 
优选受控恒温室107的温度为不低于0℃且不高于150℃。通过加热器109和加热器120，将原料引入进口108、喷淋头110和真空容器111控制为高于或等于原料气体具有足够蒸气压的温度且低于或等于原料气体分解的温度的温度。优选该温度不低于0℃且不高于150℃。 
在真空容器111内，提供衬底(除去了层间绝缘膜且第一栅极图案和第二栅极图案中的至少一种栅极图案露出的结构，例如图13(b)中的结构等)113并借助于感受器114通过加热器116将其加热至预定温度(原料气体在衬底表面上热分解的温度)。利用传导阀118的开度来控制真空容器111内的压力。 
在半导体装置的制造装置中，把恒温室107，质量流量控制器102和105，加热器109、112和116，以及传导阀118分别连接到控制部件121，并在金属层不淀积到衬底上的露出栅极图案上的条件下由控制部分进行控制。 
更具体地，设计所述控制部件来提前输入金属层不在栅极图案上淀积的条件以作为上述各部件的特征值，并向各部件发出指令，使得在操作上述装置期间，当各部件的特征值偏离提前输入的值时恢复到 提前输入的特征值。由于控制部件的指令，所以把各部件的特征值保持为预定的特征值。 
此外，在操作所述装置期间，各部件的特征值能够改动两次或多次。在这种情况下，控制部件通过提前输入向各部件发出指令以改变在形成硅化物层时的形成条件，使得在操作所述装置期间，控制部件改变了硅化物层的形成条件。然后，通过在操作期间改变硅化物层的形成条件，可以形成具有多种组成和不同特性的硅化物层。 
实施例 
实施例1 
图11～图15为显示本实施例中半导体装置制造方法的截面图。首先，制备具有N型区域(N型有源区域；N阱)251和P型区域(P型有源区域；P阱)252的硅衬底201。其次，使用STI(浅沟槽隔离)技术在所述硅衬底201的表面区域上形成元件隔离区域202，使得N型区域251和P型区域252绝缘并隔离(元件隔离)。随后，在其上元件已经隔离的硅衬底201的表面上形成1.9nm厚度的氧化硅膜203a(栅绝缘膜)和1.5nm厚度的HfSiON膜203b(栅绝缘膜)。通过硅的热氧化形成所述氧化硅膜203a。使用CVD法，然后通过在NH3气氛中于900℃下用氮气退火10分钟，来制造所述HfSiON膜203b。 
接下来，在如上所述(图11A)形成的栅绝缘膜上形成由60nm膜厚度的多晶Si膜(多晶硅膜)204和150nm膜厚度的氧化硅膜205组成的层压膜。通过把光刻技术和RIE(反应性离子蚀刻)技术用于如图11(b)中所示的层压膜，分别在P型区域252上提供第一栅极图案212和掩模205，在N型区域251上提供第二栅极图案213和掩模205(第一形成工序)。 
随后，在P型区域252上提供了掩模(未示出)，使用该掩模和掩模205作为掩模植入离子，在N型区域251中以自对准的方式形成延伸 扩散层区域206。然后，在除去在P型区域252上提供的掩模之后，在N型区域251上提供掩模(未示出)，使用该掩模和掩模205作为掩模植入离子，并在P型区域252中以自对准的方式形成延伸扩散层区域206。 
此外，先后淀积氮化硅膜和氧化硅膜，然后，通过进行深蚀刻，在栅绝缘膜203a和203b、第二栅极图案213和掩模205的两个侧面上，以及在绝缘膜203a和203b、第一栅极图案212和掩模205的两个侧面上分别形成栅极侧壁207。接下来，在P型区域252上提供掩模(未示出)，并且使用该掩模、掩模205和栅极侧壁207作为掩模来植入离子。 
然后，在把在P型区域252上提供的掩模除去之后，在N型区域251上提供掩模(未示出)，并使用该掩模、掩模205和栅极侧壁207作为掩模来植入离子。其后，通过活化退火，分别在N型区域251和P型区域252中形成源极/漏极区208(图11C：第二形成工序)。 
接下来，如图12A中所示，在整个表面上淀积20nm膜厚度的Ni金属膜210，并使用栅极、栅极侧壁和STI作为掩模，通过自对准硅化物技术仅在源极/漏极区208上形成40nm膜厚度的Ni硅化物层209。其后，如图12(b)中所示，除去未反应的金属膜210。 
此外，如图12C中所示，通过CVD法来形成氧化硅膜的层间绝缘膜211。然后，通过CMP(化学机械研磨)法并进一步通过进行深蚀刻，使得层间绝缘膜211变平，除去层间绝缘膜211和掩模205，由此使得第二栅极图案213和第一栅极图案212露出(图13A)。 
接下来，在通过反应性溅射法来淀积20nm厚度的TiN以覆盖露出的第二栅极图案213之后，通过使用光刻技术和RIE(反应性离子蚀刻)技术来除去在第一栅极图案212上淀积的TiN，由此提供第二掩模214以保持在第二栅极图案213上(图13(b))。 
接下来，在图1中的制造装置中设定图13(b)中的结构。然后，以2sccm向制造装置的反应容器中供应含Ni(第一金属)的Ni(PF3)4，并且作为载气，以100sccm供应N245分钟。然后，把用于硅化的反应容器中原料气体和载气的总气体压力控制为2.5托。在这种状况下，把构成第一栅极图案212的多晶硅加热至原料气体热分解的300℃的温度下。 
然后，使第一金属和多晶硅彼此反应，由此把第一栅极图案212转变成由NiSi2(硅化物(A))构成的第一栅极215(第一硅化工序；图14A)。此时，未证实在第一栅极图案212上淀积了Ni膜。其后，通过使用硫酸过氧化氢溶液的湿法蚀刻除去在除了第二掩模214和第一栅极215以外的部分上淀积的未反应金属层216(图14(b))。 
接下来，在通过反应性溅射法在整个表面上淀积20nm厚度的TiN之后，通过使用光刻技术和RIE(反应性离子蚀刻)技术来除去在第二栅极图案213上淀积的TiN而形成第一掩模217以保持在第一栅极215上(图14C)。 
然后，以80sccm供应含Ni(第一金属)的Ni(PF3)4，并且作为载气，以100sccm供应N220分钟。然后，把用于硅化的反应容器中原料气体和载气的总气体压力控制为2.5托。在这种状况下，把构成第二栅极图案213的多晶硅加热至原料气体热分解的300℃的温度。 
然后，使第一金属和多晶硅彼此反应，由此把第二栅极图案213转变成由Ni3Si(硅化物(B))构成的第二栅极218(第二硅化工序；图15A)。此时，未证实在第二栅极图案213上淀积了Ni膜。其后，除去在除了第一掩模217和第二栅极218以外的部分上淀积的未反应金属层219(图15(b))。 
作为以此方式制造的半导体装置的CV特性的评价结果，已经证 实，反转容量(reversed capacitance)和累积容量(cumulative capacitance)相等，且通过应用金属栅极，能够抑制栅极的耗尽层。还已经证实，制造的半导体装置的有效功函，对于N型MOSFET而言为4.4eV且对于P型MOSFET而言为4.8eV，并且可以在0.4eV处对有效功函进行调整。 
此外，作为制造的半导体装置泄漏特性(leak characteristic)的评价结果，在任何MOSFET中未发现源极/漏极区中结漏(junction leak)的劣化。这表明，通过本发明的制造方法，在硅化时为了形成栅极将温度加热至300℃下，未改变在源极/漏极区上形成的硅化物层的电阻或组成/结晶相。 
实施例2 
除了把第一硅化工序和第二硅化工序中的形成条件设置如下以外，以与实施例1中相同的方式制造了半导体装置。 
·第一硅化工序 
第一栅极图案的加热温度：450℃ 
真空容器中的压力：2.5托 
原料气体的供应量：80sccm 
反应时间：45分钟 
·第二硅化工序 
第二栅极图案的加热温度：300℃ 
真空容器中的压力：2.5托 
原料气体的供应量：80sccm 
反应时间：20分钟 
上述的第一栅极图案和第二栅极图案的加热温度为原料气体Ni(PF3)4热分解的温度。在第一硅化工序和第二硅化工序时，未证实在第一栅极图案和第二栅极图案上淀积了Ni膜。 
以此方式，能够得到包含作为用于N型MOSFET的第一栅极的NiSi2(硅化物(A))的组成/结晶相以及作为用于P型MOSFET的第二栅极的Ni3Si(硅化物(B))的组成/结晶相的互补MOSFET。 
作为以此方式制造的半导体装置的CV特性的评价结果，已经证实，反转容量和累积容量相等，且通过应用金属栅极，能够抑制栅极的耗尽层。还已经证实，制造的半导体装置的有效功函，对于N型MOSFET而言为4.4eV且对于P型MOSFET而言为4.8eV，并且可以在0.4eV处对有效功函进行调整。 
此外，作为制造的半导体装置泄漏特性的评价结果，在任何MOSFET中未发现源极/漏极区中结漏的劣化。这表明，通过本发明的制造方法，在硅化时为了形成栅极将温度加热至的300℃和450℃下，未改变在源极/漏极区上形成的硅化物层的电阻或组成/结晶相。 
实施例3 
除了把第一硅化工序和第二硅化工序中的形成条件设置如下以外，以与实施例1中相同的方式制造了半导体装置。 
·第一硅化工序 
第一栅极图案的加热温度：360℃ 
真空容器中的压力：2.5托 
原料气体的供应量：20sccm 
反应时间：45分钟 
·第二硅化工序 
第二栅极图案的加热温度：360℃ 
真空容器中的压力：0.01托 
原料气体的供应量：20sccm 
反应时间：20分钟 
上述的第一栅极图案和第二栅极图案的加热温度为原料气体Ni(PF3)4热分解的温度。在第一硅化工序和第二硅化工序时，未证实在第一栅极图案和第二栅极图案上淀积了Ni膜。 
以此方式，能够得到包含作为用于N型MOSFET的第一栅极的NiSi2(硅化物(A))的组成/结晶相以及作为用于P型MOSFET的第二栅极的Ni3Si(硅化物(B))的组成/结晶相的互补MOSFET。 
作为以此方式制造的半导体装置的CV特性的评价结果，已经证实，反转容量和累积容量相等，且通过应用金属栅极，能够抑制栅极的耗尽层。还已经证实，制造的半导体装置的有效功函，对于N型MOSFET而言为4.4eV且对于P型MOSFET而言为4.8eV，可以在0.4eV处对有效功函进行调整。 
此外，作为制造的半导体装置泄漏特性的评价结果，在任何MOSFET中未发现源极/漏极区中结漏的劣化。这表明，通过本发明的制造方法，在硅化时为了形成栅极将温度加热至360℃下，未改变在源极/漏极区上形成的硅化物层的电阻或组成/结晶相。 
实施例4 
图16～图18为显示本发明中半导体装置制造方法的截面图。首先，如图11～13中的实施例1中，在硅衬底上形成栅绝缘膜203a和203b、第一栅极图案212、第二栅极图案213以及栅极侧壁207，并在硅衬底中形成延伸扩散层区域206和源极/漏极区208，然后，使得第一栅极图案和第二栅极图案212、213露出。图16A显示了第一栅极图案212和第二栅极图案213露出的状况。作为第一栅极图案和第二栅极图案212、213，形成60nm膜厚度的未掺杂多晶硅。 
接下来，在通过反应性溅射法在整个表面上淀积20nm膜厚度的 TiN作为扩散阻止层214。其后，通过使用光刻技术和RIE技术而除去在第一栅极图案212上提供的扩散阻止层214使得第一栅极图案212露出。图16(b)显示了通过由此除去第一栅极图案212上的扩散阻止层214而在第二栅极图案213上提供第二掩模214的状况。 
接下来，为了通过使第一栅极图案212硅化(第一硅化工序)而形成第一栅极，把图16(b)中的结构引入到图1中所示的制造装置中。此处，第一硅化在两个阶段中进行。也就是，作为第一形成条件，把第一栅极图案212加热至作为原料气体热分解温度的300℃，真空容器中的压力设定为2.5托，Ni(PF3)4(原料气体)的供应量设定为2sccm，并且作为载气，以100sccm(供应量)引入N2 45分钟，由此形成第一硅化物层215a。其后，作为第二形成条件，仅把原料气体的供应量变为50sccm且引入200秒，由此形成第二硅化物层215b(图17A；第一硅化工序)。 
其后，通过使用硫酸过氧化氢溶液的湿法蚀刻来除去淀积在除了第二掩模214和第一栅极以外的部分上的未反应金属层216(图17(b))。接下来，在通过反应性溅射法在整个表面上淀积20nm膜厚度的TiN膜作为扩散阻止层之后，使用光刻技术和RIE(反应性离子蚀刻)技术来除去淀积在第二栅极图案213上TiN膜。由此，在第一栅极上形成第一掩模217(图17C)。 
其后，把图17C中所示的结构引入到制造装置中，并把第二栅极图案213加热至作为原料气体热分解温度的300℃，把真空容器中的压力设定为2.5托，把Ni(PF3)4(原料气体)的供应量设定为80sccm，并且作为载气，以100sccm引入N2 20分钟，由此形成硅化物层218的第二栅极(第二硅化工序；图18A)。在第一硅化工序和第二硅化工序时，证实在第一栅极图案和第二栅极图案上未淀积了Ni膜。 
其后，通过使用硫酸过氧化氢溶液的湿法蚀刻，除去淀积在除了第一掩模217和第二栅极218以外的部分上的未反应金属层219(图 18(b))。然后，在通过使用HF水溶液的湿法蚀刻除去层间绝缘膜211之后，形成氮化硅膜200以覆盖整个半导体装置。 
因此，能够得到具有层压结构的栅极，其中第一栅极具有作为第一硅化物层的NiSi2结晶相215a(硅化物(A))和作为第一硅化物层上的第二硅化物层的NiSi结晶相215b(硅化物(A))。另外，能够形成具有Ni3Si结晶相的第二电极218(硅化物(B))。然后，能够制造含如上所述的第一栅极和第二栅极的互补MOSFET(CMOSFET)。通过SEM对横截面的观察结果已经证实，HF水溶液未蚀刻第一栅极。 
如上所述，已经证明，本发明的半导体装置制造方法具有的优点在于，能够连续形成具有对HF水溶液蚀刻的耐性并具有在NiSi2结晶相上的NiSi结晶相的层压结构。 
实施例5 
图19～图22为显示本实施例中MOSFET制造方法的截面图。首先，制备具有N型区域(N型有源区域；N阱)351和P型区域(P型有源区域；P阱)352的硅衬底301。其次，使用STI技术在所述硅衬底301中形成元件隔离区域302，使得N型区域351和P型区域352绝缘并隔离。随后，在元件已经隔离的硅表面上形成栅绝缘膜303。作为栅绝缘膜，使用3nm膜厚度的氧氮化硅膜。 
接下来，在如上所述形成的栅绝缘膜上形成80nm膜厚度的多晶Si膜304(图19A)。通过组合使用用于多晶Si的抗蚀剂的普通PR工序和离子植入，分别在N型MOSFET区域中的多晶Si区域304a和P型MOSFET区域中的多晶Si区域304b中植入不同种类的离子杂质。 
也就是，在N型区域351上的多晶Si 304上提供掩模(未示出)，并通过向P型区域352上的多晶Si 304植入As而得到含杂质元素的多晶Si 304a(图19(b))。然后，在除去在N型区域351上的多晶Si 304上 提供的掩模之后，在P型区域上提供了掩模(未示出)并通过把B植入到N型区域351上的多晶Si 304中而得到含杂质元素的多晶Si 304b。各种植入能量和剂量，对于植入As而言，设定为5KeV和1×1015cm-2～5×1015cm-2，对于植入B而言，设定为2KeV和1×1015cm-2～6×1015cm-2。 
其后，如图19C中所示，形成由150nm膜厚度的氧化硅膜305构成的层压膜。使用光刻技术和RIE技术加工所述层压膜，以在P型区域352上形成突起状的栅绝缘膜303、第一栅极图案304a和掩模305；以及在N型区域351上形成突起状的栅绝缘膜303、第二栅极图案304b和掩模305。随后，向N型区域351和P型区域352中植入离子，并在N型区域351和P型区域352中以自对准的方式形成延伸扩散区域306(图20A)。 
此外，先后淀积氮化硅膜和氧化硅膜，然后，通过进行深蚀刻，分别在突起状的栅绝缘膜303、第一栅极图案304a和掩模305的两侧上，以及在突起状的绝缘膜303、第二栅极图案304b和掩模305的两侧上形成栅极侧壁307。以此状况，分别向N型区域351和P型区域352再次植入离子，由此通过活化退火而形成源极/漏极扩散层308(图20(b))。 
接下来，通过溅射法在整个表面上淀积20nm膜厚度的金属膜309，并通过自对准硅化物技术，使用栅极、栅极侧壁膜和STI作为掩膜，仅在源极/漏极扩散层308上形成约40nm膜厚度的硅化物层310(图20C)。形成硅化物层使其成为具有能够使接触电阻最小的NiSi结晶相的层(图21A)。 
此外，如图21(b)中所示，通过CVD法形成由氧化硅膜构成的层间绝缘膜311。如图21C中所示，通过CMP技术使层间绝缘膜31变平，并进一步进行深蚀刻，使得第一栅极图案304a和第二栅极图案304b 露出。 
其后，把该结构引入到图1中所示的制造装置中，并把第一栅极图案和第二栅极图案304a、304b同时加热至作为原料气体热分解温度的300℃，真空容器中的压力设定为2.5托，Ni(PF3)4(原料气体)的供应量设定为2sccm，并且作为载气，以100sccm引入N2 45分钟，由此形成具有NiSi2(硅化物(A)、(B))的组成/结晶相的硅化物层(第一硅化工序和第二硅化工序)。在第一硅化工序和第二硅化工序时，未证实在第一栅极图案和第二栅极图案上淀积Ni膜。其后，通过使用硫酸过氧化氢溶液的湿法蚀刻来除去用于硅化中的未反应的过多Ni膜。 
通过上述工序，形成如图22中所示的互补MOSFET，其中第一栅极和第二栅极具有相同的硅化物组成，然而，不同的添加元素在栅极和栅绝缘膜之间的界面处偏析。由此制造的半导体装置的有效功函，对于N型MOSFET而言为4.0eV，对于P型MOSFET而言为5.2eV。 
根据半导体装置泄漏特性的评价，在任何MOSFET中未发现源极/漏极区中结漏的劣化。这表明通过本发明的制造方法，在硅化时为了形成栅极将温度加热至300℃下，未改变在源极/漏极区上形成的硅化物层的电阻或组成/结晶相。 
如上所述，已经证明，通过使用根据本发明的半导体装置制造方法，能够减少常规上所必需的退火处理工序且能够在不影响源极/漏极区上的NiSi层的电阻和结晶相的低温下形成具有NiSi2结晶相的硅化物层，这在常规上是困难的。 
图23显示了本实施例中构成栅极的硅化物层的膜厚度、多晶硅掺杂离子种类和栅极长度之间的关系。作为比较例，把通过溅射法形成Ni金属膜并进行退火处理，由此形成构成栅极的硅化物层的情况的结果显示在图23中。由图23能够证实，根据现有技术，随着栅极长度 变窄，硅化物层的膜厚度增加。这是因为不仅多晶硅与多晶硅上的Ni金属膜反应，而且Ni还由层间绝缘膜上的Ni金属膜供应且通过其反应形成硅化物层，如图4中所示。 
与此相比，在根据本发明的半导体装置制造方法中，能够证实，不考虑栅极长度和掺杂离子种类，硅化物层的膜厚度基本上相同。能够认为造成这种情况的原因为，在根据本发明的半导体装置制造方法中，仅通过原料气体的热分解来形成硅化物层而没有在多晶硅上淀积Ni金属膜(未进行退火工序)。 
图24显示了本实施例中构成栅极的硅化物层的膜厚度与栅极中掺杂离子的剂量之间的关系。此外，图24中显示了通过溅射法形成Ni金属膜，然后进行退火处理，由此形成硅化物层的情况，作为比较例。由图24能够证实，在现有技术中，随着掺杂离子剂量增加，硅化物层的膜厚度降低。 
与此相比，在根据本发明的半导体装置制造方法中能够证实，不考虑掺杂离子的剂量，硅化物层的膜厚度基本上相同。能够认为造成这种情况的原因为，在根据本发明的半导体装置制造方法中，仅通过原料气体的热分解反应来形成硅化物层，而没有在多晶硅上淀积Ni金属膜，且在通过控制原料气体以限制供应速率的状态下形成硅化物层，而在现有技术中则通过固相反应来形成硅化物层。 
由这些结果，就根据本发明的半导体装置制造方法而言，不考虑栅极中杂质的种类、杂质的量以及露出区域的大小，可以使形成速率和组成/结晶相固定。 
实施例6 
图25为显示了根据本实施例的半导体装置制造方法的截面图。首先，如第五实施例中，露出了用于栅极的多晶Si膜304的上表面(与图 21C中的结构相同的结构)。接下来，把第一栅极图案和第二栅极图案304a、304b引入到图1中所示的制造装置中，并在两阶段中同时进行第一硅化工序和第二硅化工序。此处，作为第一条件，把栅极图案加热至作为原料气体热分解温度的300℃，形成压力设定为2.5托，Ni(PF3)4(原料气体)的供应量设定为2sccm，并且作为载气，以100sccm引入N2 45分钟，由此分别在P型区域和N型区域上形成第一硅化物层316和318。其后，作为第二形成条件，仅把原料气体的供应量变为50sccm，且向反应容器中引入原料气体200秒，由此分别在第一硅化物层316和318上形成第二硅化物层317和319(图25A)。在第一硅化工序和第二硅化工序时，未证实在第一栅极图案和第二栅极图案上淀积了Ni膜。 
其后，通过使用硫酸过氧化氢溶液的湿法蚀刻，除去未进行硅化反应的过多的Ni膜。然后，通过使用HF水溶液的湿法蚀刻来除去层间绝缘膜311并形成氮化硅膜320以覆盖栅极图案(图25(b))。 
因此，能够得到具有层压结构硅化物层，其中第一栅极和第二栅极包括作为第一硅化物层的NiSi2结晶相和作为在第一硅化物层上的第二硅化物层的NiSi结晶相。另外，由SEM对横截面进行观察的结果证实，第一栅极和第二栅极未被HF水溶液蚀刻。 
如上所述，已经证明，本发明的半导体装置制造方法能够连续形成具有对HF水溶液蚀刻的耐性的NiSi2结晶相和NiSi结晶相的层压结构。 
实施例7 
图26～图28为显示本实施例中半导体装置制造方法的截面图。首先，如实施例1中的图11～图13A，形成图26A中的结构。此处，作为第一栅极图案和第二栅极图案212和213，形成具有60nm膜厚度的未掺杂多晶硅。 
接下来，通过CVD法在整个表面上淀积了150nm膜厚度的氧化硅膜501。其后，使用光刻技术和RIE技术除去在第二栅极图案213上提供的氧化硅膜501，然后，蚀刻第二栅极图案213使得膜厚度为30nm(图26(b))。接下来，除去第一栅极图案212上的氧化硅膜501，由此使得第一栅极图案和第二栅极图案露出(图27A)。 
接下来，把该结构引入到图1中所示的制造装置中并在两阶段中同时进行第一硅化工序和第二硅化工序。此处，作为第一条件，把第一栅极图案和第二栅极图案212和213加热至作为原料气体热分解温度的300℃，形成压力设定为2.5托，Ni(PF3)4(原料气体)的供应量设定为2sccm，并且作为载气，以100sccm(供应量)引入N2 45分钟，由此形成第一硅化物层502和504。其后，作为第二形成条件，仅把原料气体的供应量变为80sccm，且引入原料气体200秒，由此在第一硅化物层502上形成第二硅化物层503，同时，在N型区域上单独形成硅化物层504。 
此处，在由于上述硅化条件形成第一硅化物层和第二硅化物层的层压结构以用于第一栅极图案212的同时，因为第二栅极图案213的膜薄，所以当形成第一和第二硅化物层时可以形成具有全部单一硅化物组成的硅化物层。而且，构成第二栅极的硅化物层的Ni含量可以高于构成第一栅极的硅化物层的Ni含量。在第一硅化工序和第二硅化工序时，未证实有Ni膜淀积在第一栅极图案和第二栅极图案上。 
其后，通过使用硫酸过氧化氢溶液的湿法蚀刻除去淀积在除了第一栅极和第二栅极以外的部分上的未反应金属层505(图28A)。然后，在通过使用HF水溶液的湿法蚀刻除去层间绝缘膜211之后，形成氮化硅膜220以覆盖整个半导体装置(图28(b))。 
因此，能够得到具有层压结构的栅极，其中第一栅极具有作为第 一硅化物层的NiSi2结晶相(硅化物(A))和作为第一硅化物层上的第二硅化物层的NiSi3结晶相(硅化物(A))。另外，能够形成具有Ni3Si结晶相(硅化物(B))的第二电极。以如下方式发生了这种情况：在形成第一栅极的第一硅化物层时第二栅极图案转变成NiSi结晶相，而且，在形成第一栅极的第二硅化物层时NiSi结晶相转变成Ni3Si结晶相(硅化物(B))。然后，能够制造包括如上所述的第一栅极和第二栅极的互补MOSFET(CMOSFET)。由SEM对横截面观察的结果证实，HF水溶液未蚀刻第一栅极。 
如上所述，已经证明，本发明的半导体装置制造方法能够连续形成具有对HF水溶液蚀刻的耐性的Ni3Si结晶相和NiSi结晶相的层压结构，作为栅极。此外，通过改变构成第一栅极图案和第二栅极图案的多晶Si的膜厚度，而不必明显增加附加工序的数量，就可以一次在N型MOSFET和P型MOSFET中形成不同组成的硅化物层。 
参考例1 
在本实施例中，使用Ni(BF2)4、Pt(PF3)4、Pt(BF2)4、Co(PF3)6、Co(BF2)6、W(PF3)6、W(BF2)6、Ru(PF3)5和Ru(BF2)5作为原料气体制造了半导体装置。此外，根据原料气体的种类，把原料气体的供应量设定为2～100sccm的范围，第一栅极图案和第二栅极图案的加热温度设定为150℃～600℃的范围，形成压力设定为1×10-4托～100托的范围。 
在该参考例中，进行与实施例1中相同的评价，结果证实，在分别使得Ni、Pt、Co、W、Ru的金属层不淀积到露出的多晶硅上的条件下，能够形成硅化物层的栅极。还证实，能够形成具有层压结构的硅化物层的栅极，其中通过优化硅化物层的形成分布(profile)使得在上部硅化物层的金属含量增加。另外，能够得到其中第一栅极的组成比例与第一栅极的组成比例不同的互补MOSFET。 
参考例2 
在本实施例中，除了在原料气体中使用含C的CpAllylPt(环戊二烯基烯丙基-铂)形成硅化物层的栅极以外，设定与实施例1中的条件相同的条件。图29A和图29(b)显示了本实施例中形成的硅化物层的由SEM观察横截面的结果和由XPS得到的组成分析结果。由图29能够发现，仅在局部加快了硅化物层的形成且在衬底上形成金属Pt层。还能由XPS的组成分析结果发现，在金属Pt层中包含许多C。由这些情况能够发现，构成原料气体的C附着到衬底表面上并阻碍了硅化。因此，能够发现优选不包含C作为原料气体的构成元素。 
本申请是以2006年9月29日提交的日本专利申请2006-268017为基础并要求其优先权，其公开整体并入到本文中。 
工业实用性 
本发明是涉及半导体装置及其制造方法的技术，更具体地，涉及其中构成栅极的其硅化物层是在特殊工序中形成的半导体装置及其制造方法。 

Claims (26)

1.含平面型N型MOSFET和P型MOSFET的半导体装置的制造方法，所述方法包括：
准备硅衬底的工序：在所述衬底上N型区域和P型区域借助于元件隔离区域而绝缘并隔离；
第一形成工序：在所述P型区域上形成栅绝缘膜和由突起状的多晶硅构成的第一栅极图案，以及在所述N型区域上形成栅绝缘膜和由突起状的多晶硅构成的第二栅极图案；
第二形成工序：分别在P型区域中所述第一栅极图案的两侧上和N型区域中所述第二栅极图案的两侧上形成源极/漏极区；
在所述整个表面上淀积层间绝缘膜的工序；
除去所述层间绝缘膜以露出所述第一栅极图案和第二栅极图案的工序；
提供第二掩模以覆盖在所述N型区域上提供的所述栅绝缘膜上的区域的工序；
第一硅化工序：供应含第一金属的原料气体，所述第一金属能够用于与构成所述第一栅极图案的多晶硅形成硅化物；加热所述第一栅极图案至所述原料气体热分解的温度；在第一金属层不在所述第一栅极图案上淀积的条件下，使得第一金属和构成所述第一栅极图案的多晶硅彼此反应；由此把所述第一栅极图案转变成由所述第一金属的硅化物A构成的第一栅极；
除去淀积在除了所述第二掩模和所述第一栅极以外的部分上的所述第一金属层的工序；
提供第一掩模以覆盖在所述P型区域上提供的所述栅绝缘膜上的区域的工序；
第二硅化工序：供应含第一金属的原料气体，所述第一金属能够用于与构成所述第二栅极图案的多晶硅形成硅化物；加热所述第二栅极图案至所述原料气体热分解的温度；在第一金属层不在所述第二栅极图案上淀积的条件下，使得所述第一金属和构成所述第二栅极图案的多晶硅彼此反应；由此把所述第二栅极图案转变成由所述第一金属的硅化物B构成的第二栅极；以及
除去淀积在除了所述第一掩模和所述第二栅极以外的部分上的所述第一金属层的工序。
2.如权利要求1所述的半导体装置的制造方法，其中
在所述第一形成工序中，形成氧化硅膜或氧氮化硅膜作为栅绝缘膜；形成含至少一种选自N、P、As、Sb和Bi中的杂质元素的多晶硅作为第一栅极图案；及形成含至少一种选自B、Al、Ga、In和Tl中的杂质元素的多晶硅作为第二栅极图案。
3.如权利要求1所述的半导体装置的制造方法，其中
进行所述第一硅化工序和第二硅化工序，使得所述硅化物A和所述硅化物B具有彼此不同的所述第一金属对硅的组成比。
4.如权利要求1所述的半导体装置的制造方法，其中
第一硅化工序和第二硅化工序中的至少一个工序具有：
第一硅化物层形成工序：形成第一硅化物层；和
第二硅化物层形成工序：通过在原料气体的供应量大于所述第一硅化物层形成工序中的原料气体的供应量的条件下供应原料气体，从而在所述第一硅化物层上形成第二硅化物层，所述第二硅化物层的第一金属含量高于所述第一硅化物层的第一金属含量。
5.如权利要求1所述的半导体装置的制造方法，其中
第一硅化工序和第二硅化工序中的至少一个工序具有：
第一硅化物层形成工序：形成第一硅化物层；和
第二硅化物层形成工序：通过降低所述原料气体热分解的温度至低于所述第一硅化物层形成工序中的所述原料气体热分解的温度，从而在所述第一硅化物层上形成第二硅化物层，所述第二硅化物层的第一金属含量高于所述第一硅化物层的第一金属含量。
6.如权利要求1所述的半导体装置的制造方法，其中
第一硅化工序和第二硅化工序中的至少一个工序具有：
第一硅化物层形成工序：形成第一硅化物层；和
第二硅化物层形成工序：通过降低所述第一金属与多晶硅反应时的气压至低于所述第一硅化物层形成工序中的所述第一金属与多晶硅反应时的气压，从而在所述第一硅化物层上形成第二硅化物层，所述第二硅化物层的第一金属含量高于所述第一硅化物层的第一金属含量。
7.如权利要求3所述的半导体装置的制造方法，其中
在所述第二硅化工序中所述原料气体的供应量大于所述第一硅化工序中所述原料气体的供应量。
8.如权利要求3所述的半导体装置的制造方法，其中
在所述第二硅化工序中构成所述第二栅极图案的多晶硅的加热温度低于在所述第一硅化工序中构成所述第一栅极图案的多晶硅的加热温度。
9.如权利要求3所述的半导体装置的制造方法，其中
在所述第二硅化工序中所述第一金属与所述多晶硅反应时的气压低于在所述第一硅化工序中所述第一金属与所述多晶硅反应时的气压。
10.如权利要求1所述的半导体装置的制造方法，其中
所述第一金属为选自Ni、Pt、Co、W和Ru中的至少一种金属。
11.如权利要求1所述的半导体装置的制造方法，其中
在所述第一硅化工序和第二硅化工序中的所述原料气体不含C。
12.如权利要求1所述的半导体装置的制造方法，其中
所述原料气体包含选自Ni(PF3)4、Ni(BF2)4、Pt(PF3)4、Pt(BF2)4、Co(PF3)6、Co(BF2)6、W(PF3)6、W(BF2)6、Ru(PF3)5和Ru(BF2)5中的至少一种气体。
13.如权利要求1所述的半导体装置的制造方法，其中
在所述第一硅化工序和第二硅化工序中的至少一个工序中，所述原料气体为Ni(PF3)4或Ni(BF2)4，且形成NiSi2结晶相作为所述硅化物A和所述硅化物B中的至少一种硅化物。
14.如权利要求13所述的半导体装置的制造方法，其中
在所述第一硅化工序和第二硅化工序中的至少一个工序中，作为所述第一金属层不在所述栅极图案上淀积的条件，把所述第一栅极图案和第二栅极图案中的至少一种栅极图案加热至作为所述原料气体热分解温度的150℃～600℃。
15.如权利要求13所述的半导体装置的制造方法，其中
在所述第一硅化工序和第二硅化工序中的至少一个工序中，作为所述第一金属层不在所述栅极图案上淀积的条件，把构成所述第一栅极图案和第二栅极图案中的至少一种栅极图案的多晶硅与所述第一金属反应时的气压设定为1×10-4托～100托。
16.如权利要求1所述的半导体装置的制造方法，其中
在所述第一硅化工序和第二硅化工序中的至少一个工序中，所述原料气体为Ni(PF3)4或Ni(BF2)4，且形成NiSi结晶相作为所述硅化物A和所述硅化物B中的至少一种硅化物。
17.如权利要求16所述的半导体装置的制造方法，其中
在所述第一硅化工序和第二硅化工序中的至少一个工序中，作为所述第一金属层不在所述栅极图案上淀积的条件，把所述第一栅极图案和第二栅极图案中的至少一种栅极图案加热至作为所述原料气体热分解温度的250℃～600℃。
18.如权利要求16所述的半导体装置的制造方法，其中
在所述第一硅化工序和第二硅化工序中的至少一个工序中，作为所述第一金属层不在所述栅极图案上淀积的条件，把构成所述第一栅极图案和第二栅极图案中的至少一种栅极图案的多晶硅与所述第一金属反应时的气压设定为1×10-4托～80托。
19.如权利要求1所述的半导体装置的制造方法，其中
在所述第一硅化工序和第二硅化工序中的至少一个工序中，所述原料气体为Ni(PF3)4或Ni(BF2)4，且形成Ni3Si结晶相作为所述硅化物A和所述硅化物B中的至少一种硅化物。
20.如权利要求19所述的半导体装置的制造方法，其中
在所述第一硅化工序和第二硅化工序中的至少一个工序中，作为所述第一金属层不在所述栅极图案上淀积的条件，把所述第一栅极图案和第二栅极图案中的至少一种栅极图案加热至作为所述原料气体热分解温度的250℃～500℃。
21.如权利要求19所述的半导体装置的制造方法，其中
在所述第一硅化工序和第二硅化工序中的至少一个工序中，作为所述第一金属层不在所述栅极图案上淀积的条件，把构成所述第一栅极图案和第二栅极图案中的至少一种栅极图案的多晶硅与所述第一金属反应时的气压设定为1×10-4托～10托。
22.如权利要求1所述的半导体装置的制造方法，其中
在所述第一硅化工序和第二硅化工序中的至少一个工序中，所述原料气体为Ni(PF3)4或Ni(BF2)4，并且所述工序具有：
第一硅化物层形成工序：形成含所述NiSi2结晶相的第一硅化物层，和
第二硅化物层形成工序：在所述第一硅化物层上形成第二硅化物层，所述第二硅化物层包含NiSi结晶相和Ni3Si结晶相中的至少一种结晶相。
23.如权利要求1所述的半导体装置的制造方法，其中
在所述第一硅化工序中，所述原料气体为Ni(PF3)4或Ni(BF2)4，且形成所述NiSi2结晶相作为所述硅化物A；以及
在所述第二硅化工序中，所述原料气体为Ni(PF3)4或Ni(BF2)4，且形成所述Ni3Si结晶相作为所述硅化物B。
24.如权利要求1所述的半导体装置的制造方法，其中
在所述第一硅化工序中，所述原料气体为Ni(PF3)4或Ni(BF2)4，且所述工序具有：
第一硅化物层形成工序：形成由作为所述硅化物A的NiSi2结晶相构成的所述第一硅化物层，和
第二硅化物层形成工序：在所述第一硅化物层上形成由作为所述硅化物A的NiSi结晶相构成的所述第二硅化物层；
在所述第二硅化物形成工序中，所述原料气体为Ni(PF3)4或Ni(BF2)4，且形成所述Ni3Si结晶相作为所述硅化物B。
25.一种半导体装置，其包括：
N型MOSFET，其具有在硅衬底中提供的P型区域、在所述P型区域上提供的栅绝缘膜以及在所述栅绝缘膜上提供的突起状的第一栅极，所述第一栅极从所述栅绝缘膜侧依次具有由NiSi2结晶相构成的第一硅化物层和由Ni3Si结晶相构成的第二硅化物层；以及
P型MOSFET，其具有在所述硅衬底中提供以与P型区域绝缘并隔离的N型区域、在所述N型区域上提供的栅绝缘膜以及在所述栅绝缘膜上提供的由突起状的Ni3Si结晶相构成的第二栅极。
26.一种半导体装置，其通过根据权利要求1所述的半导体装置的制造方法制造。
CN2007800363643A 2006-09-29 2007-09-27 半导体装置制造方法以及半导体装置 Expired - Fee Related CN101523593B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2006268017 2006-09-29
JP268017/2006 2006-09-29
PCT/JP2007/068890 WO2008047564A1 (fr) 2006-09-29 2007-09-27 Procédé de fabrication de dispositif semi-conducteur et dispositif semi-conducteur

Publications (2)

Publication Number Publication Date
CN101523593A CN101523593A (zh) 2009-09-02
CN101523593B true CN101523593B (zh) 2012-05-23

Family

ID=39313811

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007800363643A Expired - Fee Related CN101523593B (zh) 2006-09-29 2007-09-27 半导体装置制造方法以及半导体装置

Country Status (4)

Country Link
US (1) US20100084713A1 (zh)
JP (1) JPWO2008047564A1 (zh)
CN (1) CN101523593B (zh)
WO (1) WO2008047564A1 (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010047311A1 (ja) * 2008-10-20 2010-04-29 株式会社クリエイティブ テクノロジー 静電チャックの検査方法及び静電チャック装置
US8993393B2 (en) * 2010-02-11 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple silicide integration structure and method
CN102753724B (zh) * 2010-02-12 2014-11-26 Jsr株式会社 钌膜形成用材料及钌膜形成方法
JP5725454B2 (ja) * 2011-03-25 2015-05-27 株式会社アルバック ＮｉＳｉ膜の形成方法、シリサイド膜の形成方法、シリサイドアニール用金属膜の形成方法、真空処理装置、及び成膜装置
CN102760640B (zh) * 2011-04-25 2015-06-17 中国科学院微电子研究所 防止积留水液的热氧化系统和方法
KR101658483B1 (ko) 2012-08-21 2016-09-22 삼성전자주식회사 반도체 소자 및 그 제조 방법
JP6101141B2 (ja) * 2013-04-18 2017-03-22 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US9252014B2 (en) 2013-09-04 2016-02-02 Globalfoundries Inc. Trench sidewall protection for selective epitaxial semiconductor material formation
JP6749408B2 (ja) * 2016-10-31 2020-09-02 京セラ株式会社 プローブカード用基板、プローブカード、および検査装置
CN115193277A (zh) * 2022-06-17 2022-10-18 深圳市德明利光电有限公司 一种用于氧化制程的气体混合装置及处理设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5937315A (en) * 1997-11-07 1999-08-10 Advanced Micro Devices, Inc. Self-aligned silicide gate technology for advanced submicron MOS devices
US6406743B1 (en) * 1997-07-10 2002-06-18 Industrial Technology Research Institute Nickel-silicide formation by electroless Ni deposition on polysilicon
CN1627502A (zh) * 2003-10-17 2005-06-15 Imec公司 制造具有硅化电极的半导体器件的方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS635567A (ja) * 1986-06-25 1988-01-11 Nec Corp 半導体装置の製造方法
US5420067A (en) * 1990-09-28 1995-05-30 The United States Of America As Represented By The Secretary Of The Navy Method of fabricatring sub-half-micron trenches and holes
JPH06318563A (ja) * 1993-05-10 1994-11-15 Toshiba Corp 半導体装置及びその製造方法
JP3629326B2 (ja) * 1996-02-20 2005-03-16 株式会社ルネサステクノロジ 半導体装置の製造方法
JPH1167688A (ja) * 1997-08-22 1999-03-09 Nec Corp シリサイド材料とその薄膜およびシリサイド薄膜の製造方法
JP2001203352A (ja) * 2000-01-21 2001-07-27 Nec Corp 半導体装置の製造方法
US7592674B2 (en) * 2004-06-23 2009-09-22 Nec Corporation Semiconductor device with silicide-containing gate electrode and method of fabricating the same
JP4353371B2 (ja) * 2004-08-06 2009-10-28 株式会社トリケミカル研究所 膜形成方法
JP2006045469A (ja) * 2004-08-09 2006-02-16 Tama Tlo Kk アンモニア含有水溶液による含ハロゲン高分子の脱ハロゲン化方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6406743B1 (en) * 1997-07-10 2002-06-18 Industrial Technology Research Institute Nickel-silicide formation by electroless Ni deposition on polysilicon
US5937315A (en) * 1997-11-07 1999-08-10 Advanced Micro Devices, Inc. Self-aligned silicide gate technology for advanced submicron MOS devices
CN1627502A (zh) * 2003-10-17 2005-06-15 Imec公司 制造具有硅化电极的半导体器件的方法

Also Published As

Publication number Publication date
CN101523593A (zh) 2009-09-02
US20100084713A1 (en) 2010-04-08
WO2008047564A1 (fr) 2008-04-24
JPWO2008047564A1 (ja) 2010-02-25

Similar Documents

Publication Publication Date Title
CN101523593B (zh) 半导体装置制造方法以及半导体装置
JP5285519B2 (ja) 半導体装置及びその製造方法
JP4492783B2 (ja) 半導体装置及びその製造方法
CN100452357C (zh) 半导体装置及其制造方法
US8476714B2 (en) Semiconductor device
TW589660B (en) Semiconductor device and method of manufacturing semiconductor device
JP6218384B2 (ja) タングステンゲート電極を備えた半導体装置の製造方法
JP2011014689A5 (zh)
JP2009088421A (ja) 半導体装置の製造方法
KR20080079940A (ko) Ｃｍｏｓ 반도체 소자 및 그 제조방법
JP2008060538A (ja) 半導体装置およびその製造方法
JP5280843B2 (ja) 金属化合物層の形成方法、及び金属化合物層の形成装置
JPWO2007060797A1 (ja) 半導体装置およびその製造方法
US7911007B2 (en) Semiconductor device and method of manufacturing the same
JP5056418B2 (ja) 半導体装置およびその製造方法
Ando et al. High-k oxides on Si: MOSFET gate dielectrics
US20140287582A1 (en) Method of manufacturing metal silicide layer
KR20070026261A (ko) 성막 방법 및 반도체 장치의 제조 방법
Le Tiec Chemistry in Microelectronics
JP5195421B2 (ja) 半導体装置
JP4461839B2 (ja) 半導体装置およびその製造方法
CN108074801A (zh) 半导体结构的形成方法
CN107731747B (zh) 半导体结构及其形成方法
TW202301484A (zh) 基於非晶矽的清除及密封等效氧化物厚度
WO2009157114A1 (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C41 Transfer of patent application or patent right or utility model
COR Change of bibliographic data

Free format text: CORRECT: ADDRESS; FROM: TOKYO, JAPAN TO: KANAGAWA, JAPAN

TA01 Transfer of patent application right

Effective date of registration: 20100804

Address after: Kanagawa, Japan

Applicant after: NEC Corp.

Address before: Tokyo, Japan

Applicant before: NEC Corp.

C14 Grant of patent or utility model
GR01 Patent grant
CP02 Change in the address of a patent holder
CP02 Change in the address of a patent holder

Address after: Tokyo, Japan

Patentee after: Renesas Electronics Corporation

Address before: Kanagawa, Japan

Patentee before: Renesas Electronics Corporation

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20120523

Termination date: 20190927