KR20080079940A - Ｃｍｏｓ 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

듀얼 메탈 게이트 CMOS 반도체 소자에 관해 개시된다. 듀얼 메탈 게이트는 금속 질화물층과 다결정 실리콘 캡핑레이어를 포함하며, nMOS 영역과 pMOS 영역의 금속 질화물층은 동종 물질로 형성되며 서로 다른 불순물 함량에 의해 서로 다른 일함수를 가진다. 동종의 금속 질화물층에 의해 메탈 게이트를 형성하므로 공정이 단순화되고 수율이 증대됨과 아울러 고성능의 CMOS 반도체 소자를 얻을 수 있다.
CMOS, 금속 질화물, 불순물, 일함수

Description

ＣＭＯＳ 반도체 소자 및 그 제조방법{CMOS semiconductor device and fabrication method the same}
도 1은 다결정 실리콘(Poly-Si)과 고유전성(high-k) 물질층 사이에 금속질화물층(Metal Nitride)이 개입된 개략적 MIPS 구조를 보인다.
도 2는 도 1에 도시된 구조의 실제 MIPS 구조물의 TEM 이미지를 보인다.
도 3도은 금속질화물층이 다결정실리콘과 게이트절연물층의 사이에 개입된 구조와 그렇지 않은 구조의 C-V 곡선 그래프이다.
도 4는 MIPS 구조에서 TaN의 두께를 증가시켰을 경우, nMOS의 문턱 전압과 pMOS의 문턱 전압의 변화를 보인다.
도 5는 2가지의 다른 온도에서 증착한 TiN 박막의 C-V 특성 그래프이다.
도 6에 680℃에서 증착한 TiN과 450℃에서 증착한 TiN의 Cl 불순물 량을 보인 그래프이다.
도 7은 다양한 금속 질화물층이 HF 용액에서 습식 에치(wet etch)가 가능한가에 대한 결과를 보여 준다.
도 8은 TaN과 열처리된(annealed) HfO2의 HF 용액에 대한 식각 정도를 보이는 그래프이다.
도 9a 내지 도 9g는 본 발명의 모범적 실시예에 따른 CMOS 반도체 소자의 제조 공정을 보인다.
도 9h는 도 9a 내지 도 9g의 과정을 통해 얻어진 본 발명의 바람직한 실시예에 따른 CMOS 반도체 소자의 개략적 단면도이다.
USP 6,794,234
USP 6,727,130
US2004-0023478
본 발명은 CMOS 반도체 소자 및 그 제조방법에 관한 것으로 상세히는 듀얼 메탈 게이트 CMOS 반도체 소자 및 그 제조 방법에 관한 것이다.
CMOS 반도체 소자의 높은 집적도와 빠른 동작속도가 요구됨에 따라, 게이트 절연막 및 게이트 전극의 초박막화가 요구된다. SiO2 절연막의 초박막화에 따른 물리적/제조공정상의 한계를 극복하기 위해 , SiO2에 비해 높은 유전상수를 가지는 고유전성(high-k) 게이트 절연막의 개발이 필수적이다. 고유전성 게이트 절연물질을 사용함으로써, 동일한 유효 절연막 두께(Effective Oxide Thickness)에서 실제 절 연막의 두께를 두껍게 할 수 있어서, 절연막의 누설전류를 현저히 줄 일 수 있다. 고유전성 물질을 게이트 절연막으로 사용하기 어려운 이유는 다결정 실리콘(poly-Si)과의 호환성(compatibility) 및 고정 전하(fixed charge)에 대한 이해 부족, 계면 제어(interface control)의 어려움, 이동도(mobility) 저하 그리고 높은 게이트 공핍층 형성(gate depletion) 등의 문제에 기인한다.
MIPS(Metal Inserted poly-Si Stack) 구조를 가지는 MOS 트랜지스터(H.-S Jung et al IRPS p50 2005, H.-S. Jung et al VLSI p252 2005 참고))는 게이트의 공핍층(depletion) 형성이 없고 그리고 절연막으로의 도펀트(dopant) 침투(penetration)가 없는 장점을 가진다. 그러나, 삽입된 금속으로 인해 불순물 주입(implantation)에 의한 일 함수(work function)의 조절(modulation)이 어렵다. 따라서 MIPS 구조의 CMOS 반도체 소자는 n-MOS 트랜지스터와 p-MOS 트랜지스터에 서로 다른 일함수를 가지는 게이트 구조 또는 게이트 물질의 사용을 요구한다.
미국특허 US6,727,130은 nMOS에는 n+의 일함수을 가지는 금속을, pMOS에 p+의 일함수를 가지는 금속을 이용하는 듀얼 메탈 게이트(dual metal gate)에 관해 소개한다.
미국특허공보공개 US2004-0023478호는 nMOS 또는 pMOS 한쪽에 금속층을 하나 더 추가적으로 삽입하는 방법으로 듀얼 메탈 게이트를 형성하는 방법을 제시한다.
본 발명은 n-MOS와 p-MOS에 동종 물질로된 메탈 게이트를 이용함으로써 종래의 MIPS 구조에 비해 제조 공정이 단순화되고 수율이 향상된 CMOS 반도체 소자및 그 제조 방법을 제공한다.
본 발명에 따른 CMOS 반도체 소자는:
nMOS 영역과 pMOS영역을 가지는 CMOS 반도체 소자에 있어서,
상기 nMOS 영역과 pMOS 영역에는 poly-Si 캡핑층과 이 하부의 금속 질화물층을 포함하는 게이트가 각각 마련되고,
상기 nMOS 영역과 pMOS 영역의 각 게이트의 하부에는 게이트 절연층이 마련되고,
상기 nMOS 영역과 pMOS 영역의 금속 질화물층은 동종 물질로 형성되며, 각 영역의 금속 질화물층은 불순물 농도 차에 따른 서로 다른 일함수를 가진다.
본 발명의 구체적 실시예들에 따르면, 상기 게이트 절연층은 Hf2O로 형성되며, 상기 금속 질화물층은 C, Cl, F, N, O 들 중 적어도 어느 하나의 성분을 불순물로 함유하며, 한편, 상기 금속 질화물층은 Ti, Ta, W, Mo, Al, Hf, Zr 들 중 어느 하나의 원소를 포함한다.
본 발명의 바람직한 실시예에 따르면, 상기 nMOS 영역과 pMOS 영역의 금속 질화물층은 서로 다른 두께를 가지며 상대적으로 두꺼운 금속 질화물층은 복수의 단위 금속 질화물층을 가지며, 보다 구체적인 실시예에 따르면, 상기 두꺼운 금속 질화물층의 단위 금속 질화물층들은 서로 다른 농도의 불순물을 포함한다.
본 발명에 따른 CMOS 반도체 소자의 제조방법은:
nMOS 영역과 pMOS 영역을 가지는 실리콘 기판 위에 게이트 절연막을 형성하는 단계;
상기 게이트 절연막 위에, 상기 nMOS 영역과 pMOS 영역에서 대응하는 것으로 금속 질화물층 및 이 위의 다결정 실리콘 캡핑층을 가지는 게이트를 각각 형성하는 단계; 를 포함하며,
상기 nMOS 영역의 금속 질화물층과 pMOS 영역의 금속 질화물층은 동종 물질로 형성하고 이들 각각에 불순물 농도 차를 조절하여 상기 두 금속 질화물층이 서로 다른 일함수를 가지도록 하는 것을 특징으로 한다.
본 발명의 바람직한 제조방법은 상기 금속 질화물층의 불순물 농도의 조절은 금속 질화물층의 증착 온도 조절에 의해 수행하며, 나아가서 상기 pMOS 영역의 금속 질화물층은 nMOS 영역의 금속 질화물층에 비해 두꺼운 두께를 가지며, 상기 pMOS 영역의 금속 질화물층의 불순물 농도는 nMOS 영역의 금속 질화물층에 비해 높은 일함수를 가지도록 한다.
본 발명의 바람직한 실시예에 따르면,
상기 게이트를 형성하는 단계는:
상기 절연막 위에 1 차 금속 질화물층을 형성하는 단계;
상기 1 차 금속 질화물층에서 상기 nMOS에 대응하는 부분을 제거하는 단계;
상기 1 차 금속 질화물층과 상기 nMOS 영역 위에 2 차 금속 질화물층을 형성하는 단계;
상기 2 차 금속 질화물층 위에 다결정 실리콘 캡핑층을 형성하는 단계; 그리고
상기 절연물질로 부터 그 위의 적층들을 패터닝하여 상기 nMOS 영역 및 pMOS 영역에 대응하는 게이트를 상기 기판 위에 형성하는 단계;를 포함한다.
본 발명의 제조방법은 보다 구체적으로 상기 1 차 금속 질화물층과 2 차 금속 질화물층은 서로 다른 공정 온도에서 형성하며, 보다 바람직하게 상기 1 차 금속 질화물층의 공정 온도는 2 차 금속 질화물층의 공정 온도에 비해 100℃ 이상 낮은 것을 특징으로 한다.
본 발명에 따른 제조방법의 구체적인 실시예에 따르면, 상기 금속 질화물층은 Ti, W, Ta, Mo, Al, Hf, Zr로 이루어지는 그룹에서 선택된 어느 하나의 원소를 포함하며, 상기 불순물은 C, Cl, F, N, O 로 이루어지는 그룹에서 선택된 적어도 하나의 원소를 포함한다.
이하 첨부된 도면을 참조하면서 본 발명의 모범적 실시예에 따른 CMOS 반도체 소자 및 그 제조방법에 대해 살펴본다.
본 발명에 따른 CMOS 반도체 소자는 MIPS 구조의 듀얼 메탈 게이트를 갖춘다. 본 발명은 다결정 실리콘(poly-Si)과의 적응성(compatability) 및 높은 게이트 디플리션의 문제를 해결 하기 위해서 얇은 금속 질화물층(thin metal nitride)을 다결정 실리콘과 게이트 절연층 사이에 개입(insert)시키는 연구에 관련된다.
개입된 금속 질화물층은 게이트 디플리션을 방지하고 다결정 실리콘으로 부 터의 도펀트 확산을 효과적으로 막아 줄 수 있다.
도 1은 다결정 실리콘(Poly-Si)과 고유전성(high-k) 물질층 사이에 금속질화물층(Metal Nitride)이 개입된 개략적 MIPS 구조를 보인다. 그리고, 도 2는 실제 MIPS 구조의 TEM 이미지를 보인다. 도 1과 도 2에 다결정 실리콘(poly-Si)과 고유전성 물질인 HfSiON에 의한 Gox(Gate Oxide) 물질 사이에 얇은 금속 질화물층로서 CVD에 의해 형성된 TaN 층이 개입되어 있다. TaN을 포함하는 금속 질화물층은 다른 금속 전극에 비해 열적으로 매우 안정하다. 이러한 MIPS 구조를 적용하게 되면, 기존의 high-k/poly-Si 적층 구조를 적용함에 있어서 큰 이슈 중에 하나인 게이트 디플리션의 문제를 해결해 줄 수 있다. 도 3은 금속질화물층이 다결정실리콘과 게이트절연물층의 사이에 개입된 구조와 그렇지 않은 구조의 C-V 곡선 그래프이다. 도 3에서 왼쪽의 (a) 그래프는 nMOS의 C-V 그래프이며, 오른쪽의 (b) 그래프는 pMOS의 C-V 그래프이다. 도 3에 도시된 바와 같이 다결정 실리콘(poly-Si)과 게이트 절연층 사이에 금속 질화물층이 개입되면 일함수가 금속질화물층을 따라가기 때문에 단일의 다결정 실리콘 구조에 비해 문턱 전압의 쉬프트(Vth shift)가 관찰된다. 따라서 비록 단일층의 다결정 실리콘(poly-Si)에 의한 게이트에서 제품에서 요구하는 문턱 전압(Vth)을 맞춘다 하더라도 금속 질화물층을 다결정 실리콘과 게이트 절연층의 사이에 개입시키면 문턱 전압을 맞출 수가 없게 된다. 즉 반도체 소자에서 요구하는 n-MOS와 p-MOS 각각에 적합한 문턱전압을 맞추기가 어려워진다.
그러나, MIPS 구조에서 금속 질화물층의 두께가 얇을 경우는 금속 질화물층 위에 있는 전극의 일함수에 크게 영향을 받는다. 도 4는 MIPS 구조에서 TaN의 두 께를 증가시켰을 경우, nMOS의 문턱 전압과 pMOS의 문턱 전압의 변화를 보인다.
도 4를 참조하면, TaN의 두께를 바꾸면 문턱전압이 바뀐다. 즉, nMOS의 문턱 전압은 TaN의 두게가 증가할수록 증가하고 pMOS의 문턱전압은 TaN의 두께가 증가할수록 감소한다.
즉, nMOS 용으로 사용하기 위해서는 TaN의 두께가 얇게 하는 것이 유리하다는 것을 알 수 있다. 반면 pMOS의 경우는 nMOS 대비 상대적으로 TaN의 두께가 pMOS의 문턱 전압(Vth)에 영향을 작게 미치지만 TaN의 두께가 두꺼울수록 유리함을 알 수 있다.
도 5는 2가지의 다른 온도에서 증착한 TiN 박막의 C-V 특성 그래프이다. TiN은 450℃와 680℃의 온도에서 50Å 정도의 두께로 증착하였다. 도 5에 도시된 바와 같이 450℃에서 증착된 TiN(450℃ TiN)의 경우, Vfb값이 -0.391V이고, 680℃에서 증착된 TiN(680℃ TiN)의 경우는 Vfb값이 -0.607이었다. 따라서 상대적으로 낮은 온도, 예를 들어 450℃에서 증착된 TiN(450℃ TiN)은 상대적으로 높은 온도, 예를 들어 680℃에서 증착된 TiN(680℃ TiN)에 비해 일함수가 높음을 알 수 있다.
따라서 듀얼 메탈 게이트를 형성할 경우 pMOS에 고온 증착 TiN을 적용할 경우 낮은 문턱 전압(Vth)을 얻을 수 있을 것으로 예상 된다. 다른 온도로 증착되는 TiN 박막들의 일함수의 차이의 원인을 분석하기 위해서 Tof-SIMS(Time-of-Flight Secondary Ion Mass Spectrometry) 분석을 실시하였다. 도 6에 도시된 바와 같이 680℃ TiN은 450℃ TiN 에 대비하여 박막 내의 Cl(chlorine)의 함량이 적음을 알 수 있다. 이러한 Cl의 함량에 의해서 일함수가 달라진 것으로 예상된다. 이러한 공정온도별 TiN의 일함수의 차등화는 불순물이 Cl 뿐 아니라 C, F, N, O 등의 함량의 차이에 의해서도 일함수가 달라질 수 있다.
도 7은 다양한 금속 질화물층이 HF 용액에서 습식 에치(wet etch)가 가능한가에 대한 결과를 보여 주고 있다. 450℃에서 증착한 TiN과 680℃에서 증착한 TiN과 500℃에서 증착한 TaN 샘플을 준비하였습니다. 도 7을 통해, 450℃에서 증착된 TiN은 680℃에서 증착된 TiN에 비해 에치 속도(etch rate)가 빠름을 알 수 있다. 반면에 TaN과 열처리된(annealed) HfO2는 HF용액에 전혀 에치되지 않음도 도 8을 통해서 알 수 있다. 열처리된 HfO2와 450℃에서 증착된 TiN이 상호 적층상태로 존재할 경우 TiN 층만을 선택적으로 제거할 수 있다는 것을 의미한다.
도 9a 내지 도 9h는 본 발명의 모범적 실시예에 따른 CMOS 반도체 소자의 제조 공정을 간략히 보인다. 이 공정에 따르면, 도 9h에 도시된 바와 같은, nMOS에는 Gox/680℃-TiN/poly-Si, pMOS에서는 Gox/450℃-TiN/680℃TiN/poly-Si 스택을 가지는 MIPS 구조의 듀얼 메탈 게이트 CMOS 반도체 소자가 얻어진다. 이하, 도면을 참조하면서 본 발명에 따른 CMOS 반도체 소자의 제조 공정을 살펴본다.
도 9a에 도시된 와 같이 통상적인 선행 공정을 통해 격리층(1a)을 사이에 둔 nMOS 영역과 pMOS 영역을 가지는 Si 기판(1)을 준비한다. 준비된 기판(1) 위에 high-k 물질로서 Hf-계 산화물(Hf-based Oxide)을 증착하여 high-k 게이트 절연막(HfO2, 2)을 형성한다. 게이트 절연막(2)을 증착하기 전에, 기판(1) 위에 먼저 경계층(Interfacial Layer)를 형성시킨다. 경계층은 1.5nm 이하의 두께를 가지는 것으로서, 오존 가스 또는 오존 수를 이용한 기판(1) 표면의 세정에 의해 얻어진다.
Hf-계 산화물은 ALD (Atomic Layer Deposition) 방법으로 HfCl4, H2O 반응물(reactant)을 이용하거나, 알킬-아미도(Alkyl-amido) 계통의 Hf 전구체(precursor)와 H2O, O3 등을 이용하여 증착할 수 있다. 그리고 Hf-t-Buxoxide, Hf-MMP 등의 Hf 전구체와 O2, O3, 라디컬 산소(radical oxygen) 등을 사용하여 CVD 방식에 의해 게이트 절연막으로 HfO2을 증착할 수 있다. 또한 HfO2 대신에 HfAlO 또는 HfSiO를 증착할 수도 있다. Hf-계 산화물에 의한 절연막을 형성한 후, 박막의 (densification)을 위하여 증착 후 열처리(Post Deposition Annealing, PDA)을 실시한다. PDA는 550℃ 이상 1050℃ 이하에, N2, NO, N2O, O2, NH3 중 하나, 또는 그의 조합를 포함하는 분위기에서 실시한다.
도 9b에 도시된 바와 같이 1차 TiN(3a)을 임의의 저온 공정으로 증착한다. 즉, 후속되는 2차 TiN(3b) 증착 온도에 비해 상대적으로 낮은 온도, 예를 들어 450℃에서 1차 TiN을 1Å~200Å의 두께로 증착한다. 이때 전구체로는 TiCl4와 NH3를 이용하며 증착 방법으로는 ALD와 CVD 방식이 모두 가능하다.
도 9c에 도시된 바와 같이 상기 1차 TiN(3a)을 증착한 후에 특정 영역(예를 들어 nMOS 영역을 개방하는 포토레지스트 마스크(PR mask, 4)를 pMOS 영역의 1차 TiN(3a) 위에 형성한다.
도 9d에 도시된 바와 같이 마스크(4)에 덮이지 않은 개방된 nMOS 영역의 1차 TiN(3a)을 부분적으로 제거한다. 이때 제거하는 방법으로는 습식 또는 건식 에치방법 모두 적용가능하며, 건식 에치 시의 플라즈마 손상을 피하기 위하여 습식 에치가 바람직하다.
도 9e에 도시된 바와 같이 1차 TiN(3a)의 패너닝에 이용된 마스크(4)를 제거한다. 이때의 제거방법은 통상의 애슁(ashing) 공정과 스트립(strip) 공정을 이용한다. 이때에, 애슁 공정은 O2 애슁 뿐만 아니라, N2 애슁 또는 불소(fluorine) 및 수소(hydrogen)를 포함하는 물질을 추가적으로 포함하는 N2 애슁 공정이 될 수 있다. 한편, 상기 1차 TiN(3a)의 패터닝에는 위와 같은 포토레지스트 마스크가 아닌 하드 마스크(hard mask)를 사용하는 CVD-TiN의 제거 방법도 이용될 수 있다. 하드 마스크(hard mask)를 적용할 경우는 SiO2, SiN, poly-Si 등을 사용할 수 있으며, TiN 물질과의 우수한 선택비를 가지는 습식 화학제(wet chemical)의 선정이 필요하다.
도 9f에 도시된 바와 같이, 1차 TiN(3a)을 nMOS 영역에서 제거한 후에, 전술한 1차 TiN(3a)에 비해 높은 공정 온도, 예를 들어 680℃의 공정 온도에서 2차 TiN(3b)을 약 1~200Å의 두께로 증착한다. 앞선 1차 TiN(3a)과 2 차 TiN(3b)의 공정 온도 차이는 50~300℃정도 이어야 한다.
도 9g에 도시된 바와 같이 2차 TiN을 증착한 후에, 그 위에 poly-Si을 증착하여 캡핑레이어(5)를 형성하고, 후속되는 통상적 CMOS 공정 흐름에 의해 도 9h에 도시된 바와 같이 목적하는 CMOS 반도체 소자를 얻는다. 여기에서 상기 2차 TiN과 1차 TiN의 두께 차는 적어도 10Å 이상인 것이 바람직하다.
위의 실시예에서 1차 TiN과 2차 TiN의 공정 온도를 차등화하는 것은 각 TiN에 대한 Cl과 같은 불순물(impurity) 량을 조절하고 이를 통해 일함수를 조절하기 위한 것이다. 따라서, 본 발명의 다른 실시예에 따르면, 1차 TiN과 2차 TiN을 형성 방법은, 전술한 실시예에서와 같은 공정 온도의 차등화 외에, 각 TiN에 대한 불순물 함량을 차등화 할 수 있는 어떠한 조건의 성막 방법이라도 이용이 가능하다.
상기와 같은 본 발명의 모범적 실시예 등에 의해 제조될 수 있는 본 발명에 따른 CMOS 반도체 소자는 poly-Si로된 nMOS 영역과 pMOS 영역의 각 캡핑 레이어와 이들 각각의 하부의 게이트 절연막의 사이에 금속 질화물층이 마련되며, 이때에 일측 영역, 본 실시예에서는 pMOS 영역에서는 금속질화물층이 불순물 농도를 달리하는 두 개의 적층을 포함한다. 불순물, 예를 들어 Cl의 농도를 달리하는 금속 질화물층에 의하면 목적하는 조절된 일함수의 듀얼 메탈 게이트를 얻을 수 있게 된다.
전술한 실시예에서, 예를 들어 nMOS 영역에는 한 개층의 TiN이 형성되고 pMOS 영역에는 두개 층의 TiN이 형성되는 것으로 설명되었으나, 본 발명의 다른 실시예에 따르면, nMOS 영역과 pMOS 영역에서 TiN 이 모두 복수 층으로 형성될 수 있고 이때에 이들의 각 적층수는 달리할 수 도 있다.
한편, 전술한 실시예에서는 TiN에 대해서만 설명되어 있으나, Ti 외에 Ta, W. Mo, Al, Hf, Zr 등의 질화물층도 적용 가능하며, 전술한 바와 같은 공정 온도 차등화에 의한 nMOS, pMOS 영역에서의 일함수 차등화가 가능하다.
따라서, 본 발명에 따른 CMOS 반도체 소자는 도 8h에 도시된 바와 같이 nMOS 영역과 pMOS영역을 가지며, 각 영역에는 poly-Si 캡핑층과 이 하부의 금속 질화물층을 포함하는 게이트가 마련되고 각 영역의 게이트의 하부에는 게이트 절연층, 예를 들어 Hf2O와 같은 high-k 산화물에 의한 게이트 절연층 마련된다. 여기에서 본 발명을 특징 지우는 각 영역의 금속 질화물층은 서로 다른 함량의 불순물을 포함하며, 이 불순물에는 C, Cl, F, N, O 들 중 적어도 어느 하나가 포함된다. 그리고 상기 금속 질화물층은 전술한 바와 같이 Ti, Ta, W, Mo, Al, Hf, Zr 들 중 어느 하나의 원소를 포함한다. 바람직하게 상기 nMOS 영역과 pMOS 영역의 금속 질화물층은 서로 다른 두께를 가지며 상대적으로 두꺼운 금속 질화물층은 복층 구조를 가지며, 바람직하게 상하 두 개의 단위 적층을 가지며, 상하 단위 적층은 서로 다른 농도의 불순물을 함유한다.
본 발명은 n-MOS와 p-MOS 에 동종의 메탈 게이트를 이용하고, 따라서 종래와 같이 이종 물질에 의한 게이트에서 나타날 수 있는 이종 물질간의 반응이 없고 따라서 이로 인한 성능저하가 발생하지 않는다.

Claims (20)

  1. nMOS 영역과 pMOS영역을 가지는 CMOS 반도체 소자에 있어서,
    상기 nMOS 영역과 pMOS 영역에는 poly-Si 캡핑층과 이 하부의 금속 질화물층을 포함하는 게이트가 각각 마련되고,
    상기 nMOS 영역과 pMOS 영역의 각 게이트의 하부에는 게이트 절연층이 마련되고,
    상기 nMOS 영역과 pMOS 영역의 금속 질화물층은 동종 물질로 형성되며, 각 영역의 금속 질화물층은 불순물 농도 차에 따른 서로 다른 일함수를 가지는 것을 특징으로 하는 CMOS 반도체 소자.
  2. 제 1 항에 있어서,
    상기 게이트 절연층은 HfO2로 형성되는 것을 특징으로 하는 CMOS 반도체 소자.
  3. 제 2 항에 있어서,
    상기 금속 질화물층은 C, Cl, F, N, O 들 중 적어도 어느 하나의 성분을 불순물로 함유하는 것을 특징으로 하는 CMOS 반도체 소자.
  4. 제 1 항에 있어서,
    상기 금속 질화물층은 C, Cl, F, N, O 들 중 적어도 어느 하나의 성분을 불순물로 함유하는 것을 특징으로 하는 CMOS 반도체 소자.
  5. 제 1 항 내지 제 4 항 중의 어느 한 항에 있어서,
    상기 금속 질화물층은 Ti, Ta, W, Mo, Al, Hf, Zr 들 중 어느 하나의 원소와 N을 포함하는 것을 특징으로 하는 CMOS 반도체 소자.
  6. 제 5 항에 있어서,
    상기 금속 질화물층은 TiN으로 형성되는 것을 특징으로 하는 CMOS 반도체 소자.
  7. 제 5 항에 있어서,
    상기 nMOS 영역과 pMOS 영역의 금속 질화물층은 서로 다른 두께를 가지며 상대적으로 두꺼운 금속 질화물층은 복수의 단위 금속 질화물층을 가지는 것을 특징으로 하는 CMOS 반도체 소자.
  8. 제 1 항 내지 제 4 항 중의 어느 한 항에 있어서,
    상기 nMOS 영역과 pMOS 영역의 금속 질화물층은 서로 다른 두께를 가지며 상대적으로 두꺼운 금속 질화물층은 복수의 단위 금속 질화물층을 가지는 것을 특징 으로 하는 CMOS 반도체 소자.
  9. 제 8 항에 있어서,
    상기 두꺼운 금속 질화물층의 단위 금속 질화물층들은 서로 다른 농도의 불순물을 포함하는 것을 특징으로 하는 CMOS 반도체 소자.
  10. 제 1 항 내지 제 4 항 중의 어느 한 항에 있어서,
    상기 두꺼운 금속 질화물층의 단위 금속 질화물층들은 서로 다른 농도의 불순물을 포함하는 것을 특징으로 하는 CMOS 반도체 소자.
  11. 제 1 항에 있어서,
    상기 nMOS 영역의 금속 질화물층은 pMOS 영역의 금속 질화물층에 비해 얇은 두께를 가지며,
    상기 nMOS 영역의 금속 질화물층의 일함수는 pMOS 영역의 금속 질화물층의 일함수에 비해 낮은 것을 특징으로 하는 CMOS 반도체 소자.
  12. nMOS 영역과 pMOS 영역을 가지는 실리콘 기판 위에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 위에, 상기 nMOS 영역과 pMOS 영역에서 대응하는 것으로 금속 질화물층 및 이 위의 다결정 실리콘 캡핑층을 가지는 게이트를 각각 형성하는 단계; 를 포함하며,
    상기 nMOS 영역의 금속 질화물층과 pMOS 영역의 금속 질화물층은 동종 물질로 형성하고 이들 각각에 불순물 농도 차를 조절하여 상기 두 금속 질화물층이 서로 다른 일함수를 가지도록 하는 것을 는 것을 특징으로 하는 CMOS 반도체 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 금속 질화물층의 불순물 농도의 조절은 금속 질화물층의 증착 온도 조절에 의해 수행하는 것을 특징으로 하는 CMOS 반도체 소자의 제조방법.
  14. 제 12 항에 있어서,
    상기 pMOS 영역의 금속 질화물층은 nMOS 영역의 금속 질화물층에 비해 두꺼운 두께를 가지며, 상기 pMOS 영역의 금속 질화물층의 일함수는 nMOS 영역의 금속 질화물층에 비해 높은 일함수를 가지는 것을 특징으로 하는 CMOS 반도체 소자의 제조방법.
  15. 제 12 항에 있어서,
    상기 게이트를 형성하는 단계는:
    상기 절연막 위에 1 차 금속 질화물층을 형성하는 단계;
    상기 1 차 금속 질화물층에서 상기 nMOS에 대응하는 부분을 제거하는 단계;
    상기 1 차 금속 질화물층과 상기 nMOS 영역 위에 2 차 금속 질화물층을 형성하는 단계;
    상기 2 차 금속 질화물층 위에 다결정 실리콘 캡핑층을 형성하는 단계; 그리고
    상기 절연물질로 부터 그 위의 적층들을 패터닝하여 상기 nMOS 영역 및 pMOS 영역에 대응하는 게이트를 상기 기판 위에 형성하는 단계;를 포함하는 것을 특징으로 하는 CMOS 반도체 소자의 제조방법.
  16. 제 15 항에 있어서,
    상기 1 차 금속 질화물층과 2 차 금속 질화물층은 서로 다른 공정 온도에서 형성하는 것을 특징으로 하는 CMOS 반도체 소자의 제조방법.
  17. 제 16 항에 있어서,
    상기 1 차 금속 질화물층의 공정 온도는 2 차 금속 질화물층의 공정 온도에 비해 100℃ 이상 낮은 것을 특징으로 하는 CMOS 반도체 소자의 제조방법.
  18. 제 12 항 내지 제 17 항 중의 어느 한 항에 있어서,
    상기 금속 질화물층은 Ti, W, Ta, Mo, Al, Hf, Zr로 이루어지는 그룹에서 선택된 어느 하나의 원소와 N을 포함하는 것을 특징으로 하는 CMOS 반도체 소자의 제조방법.
  19. 제 18 항에 있어서,
    상기 불순물은 C, Cl, F, N, O 로 이루어지는 그룹에서 선택된 적어도 하나의 원소를 포함하는 것을 특징으로 하는 CMOS 반도체 소자의 제조방법.
  20. 제 12 항 내지 제 17 항 중의 어느 한 항에 있어서,
    상기 불순물은 C, Cl, F, N, O 로 이루어지는 그룹에서 선택된 적어도 하나의 원소를 포함하는 것을 특징으로 하는 CMOS 반도체 소자의 제조방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8669624B2 (en) 2012-04-27 2014-03-11 Canon Anelva Corporation Semiconductor device and manufacturing method thereof
US9018710B2 (en) 2012-12-28 2015-04-28 SK Hynix Inc. Semiconductor device with metal gate and high-k materials and method for fabricating the same
KR20200005418A (ko) * 2018-07-05 2020-01-15 삼성전자주식회사 반도체 장치
US11949012B2 (en) 2018-07-05 2024-04-02 Samsung Electronics Co., Ltd. Semiconductor device

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8034678B2 (en) * 2008-01-17 2011-10-11 Kabushiki Kaisha Toshiba Complementary metal oxide semiconductor device fabrication method
US20090263944A1 (en) * 2008-04-17 2009-10-22 Albert Chin Method for making low Vt gate-first light-reflective-layer covered dual metal-gates on high-k CMOSFETs
US7994036B2 (en) 2008-07-01 2011-08-09 Panasonic Corporation Semiconductor device and fabrication method for the same
JP2010073985A (ja) * 2008-09-19 2010-04-02 Toshiba Corp 半導体装置
JP4647682B2 (ja) * 2008-11-12 2011-03-09 パナソニック株式会社 半導体装置及びその製造方法
JP5127694B2 (ja) * 2008-12-26 2013-01-23 パナソニック株式会社 半導体装置及びその製造方法
US7691701B1 (en) * 2009-01-05 2010-04-06 International Business Machines Corporation Method of forming gate stack and structure thereof
JP2011003717A (ja) * 2009-06-18 2011-01-06 Panasonic Corp 半導体装置及びその製造方法
KR20110042614A (ko) 2009-10-19 2011-04-27 삼성전자주식회사 반도체 소자 및 그 형성방법
US8860150B2 (en) * 2009-12-10 2014-10-14 United Microelectronics Corp. Metal gate structure
US8378430B2 (en) * 2010-02-12 2013-02-19 Micron Technology, Inc. Transistors having argon gate implants and methods of forming the same
JP5432798B2 (ja) * 2010-03-30 2014-03-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR101213811B1 (ko) * 2010-04-15 2012-12-18 에스케이하이닉스 주식회사 반도체 소자 및 그의 형성 방법
US8343839B2 (en) * 2010-05-27 2013-01-01 International Business Machines Corporation Scaled equivalent oxide thickness for field effect transistor devices
US8466473B2 (en) * 2010-12-06 2013-06-18 International Business Machines Corporation Structure and method for Vt tuning and short channel control with high k/metal gate MOSFETs
CN102169900B (zh) * 2011-03-01 2013-03-27 清华大学 基于异质栅极功函数的隧穿场效应晶体管及其形成方法
US9595443B2 (en) 2011-10-20 2017-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate structure of a semiconductor device
US8912610B2 (en) * 2011-11-11 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for MOSFETS with high-K and metal gate structure
JP2013191808A (ja) * 2012-03-15 2013-09-26 Elpida Memory Inc 半導体装置及び半導体装置の製造方法
KR101977286B1 (ko) 2012-12-27 2019-05-30 에스케이하이닉스 주식회사 듀얼 일함수 게이트스택, 그를 구비한 반도체장치 및 제조 방법
KR102066851B1 (ko) * 2013-02-25 2020-02-11 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR102190673B1 (ko) 2014-03-12 2020-12-14 삼성전자주식회사 중간갭 일함수 금속 게이트 전극을 갖는 반도체 소자
KR102127644B1 (ko) 2014-06-10 2020-06-30 삼성전자 주식회사 반도체 소자의 제조 방법
US9859392B2 (en) * 2015-09-21 2018-01-02 Samsung Electronics Co., Ltd. Integrated circuit device and method of manufacturing the same
KR102286112B1 (ko) 2015-10-21 2021-08-04 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102402761B1 (ko) 2015-10-30 2022-05-26 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9837487B2 (en) 2015-11-30 2017-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure with gate stack
US9768171B2 (en) * 2015-12-16 2017-09-19 International Business Machines Corporation Method to form dual tin layers as pFET work metal stack
KR102490696B1 (ko) 2016-11-07 2023-01-19 삼성전자주식회사 반도체 장치 및 그 제조 방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5028A (en) * 1847-03-20 monohot
US2012A (en) * 1841-03-18 Machine foe
US6727148B1 (en) * 1998-06-30 2004-04-27 Lam Research Corporation ULSI MOS with high dielectric constant gate insulator
JP2002118175A (ja) * 2000-10-05 2002-04-19 Toshiba Corp 半導体装置及びその製造方法
US6537901B2 (en) * 2000-12-29 2003-03-25 Hynix Semiconductor Inc. Method of manufacturing a transistor in a semiconductor device
KR100399356B1 (ko) * 2001-04-11 2003-09-26 삼성전자주식회사 듀얼 게이트를 가지는 씨모스형 반도체 장치 형성 방법
KR100476926B1 (ko) * 2002-07-02 2005-03-17 삼성전자주식회사 반도체 소자의 듀얼 게이트 형성방법
US7045406B2 (en) * 2002-12-03 2006-05-16 Asm International, N.V. Method of forming an electrode with adjusted work function
US7019351B2 (en) * 2003-03-12 2006-03-28 Micron Technology, Inc. Transistor devices, and methods of forming transistor devices and circuit devices
JP2005217176A (ja) * 2004-01-29 2005-08-11 Tokyo Electron Ltd 半導体装置および積層膜の形成方法
US7023064B2 (en) * 2004-06-16 2006-04-04 International Business Machines Corporation Temperature stable metal nitride gate electrode
JP2007019396A (ja) * 2005-07-11 2007-01-25 Renesas Technology Corp Ｍｏｓ構造を有する半導体装置およびその製造方法
JP2007036116A (ja) * 2005-07-29 2007-02-08 Renesas Technology Corp 半導体装置の製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8669624B2 (en) 2012-04-27 2014-03-11 Canon Anelva Corporation Semiconductor device and manufacturing method thereof
KR101384265B1 (ko) * 2012-04-27 2014-04-11 캐논 아네르바 가부시키가이샤 반도체 소자 및 이의 제조 방법
US9018710B2 (en) 2012-12-28 2015-04-28 SK Hynix Inc. Semiconductor device with metal gate and high-k materials and method for fabricating the same
KR20200005418A (ko) * 2018-07-05 2020-01-15 삼성전자주식회사 반도체 장치
US11949012B2 (en) 2018-07-05 2024-04-02 Samsung Electronics Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
KR100868768B1 (ko) 2008-11-13
JP2008219006A (ja) 2008-09-18
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CN101257023A (zh) 2008-09-03
US7919820B2 (en) 2011-04-05
CN101257023B (zh) 2011-09-14
JP5931312B2 (ja) 2016-06-08

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