KR20200005418A - 반도체 장치 - Google Patents

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Abstract

강유전체 특성을 갖는 게이트 유전막을 포함하는 네거티브 커패시턴스 트랜지스터(NCFET)에서, 다양한 문턱전압을 구현할 수 있는 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 기판 상에, 제1 게이트 스택을 포함하는 제1 트랜지스터, 및 상기 기판 상에, 제2 게이트 스택을 포함하는 제2 트랜지스터를 포함하고, 상기 제1 게이트 스택은 상기 기판 상의 제1 강유전체 물질막(ferroelectric material layer)과, 상기 제1 강유전체 물질막 상에 상기 제1 강유전체 물질막과 접촉하는 제1 일함수 조절막과, 상기 제1 일함수 조절막 상의 제1 상부 게이트 전극을 포함하고, 상기 제2 게이트 스택은 상기 기판 상의 제2 강유전체 물질막과, 상기 제2 강유전체 물질막 상에 상기 제2 강유전체 물질막과 접촉하는 제2 일함수 조절막과, 상기 제2 일함수 조절막 상의 제2 상부 게이트 전극을 포함하고, 상기 제1 일함수 조절막은 상기 제2 일함수 조절막과 동일한 물질을 포함하고, 상기 제1 게이트 스택의 유효 일함수는 상기 제2 게이트 스택의 유효 일함수와 다르다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 강유전체 물질(ferroelectric material)을 이용한 네거티브 커패시턴스(negative capacitance, NC)를 구비하는 트랜지스터를 포함하는 반도체 장치에 관한 것이다.
MOSFET 트랜지스터가 개발된 후, 지속적으로 집적회로의 집적도는 증가하여 왔다. 예를 들어, 집적회로의 집적도는 2년마다 단위 칩 면적당 총 트랜지스터의 수가 2배로 증가하는 추세를 보여왔다. 이와 같은 집적회로의 집적도를 증가시키기 위해, 개별 트랜지스터의 크기는 지속적으로 감소되었다. 이와 더불어, 소형화된 트랜지스터의 성능을 향상시키기 위한 반도체 기술들이 등장하였다.
이러한 반도체 기술에는, 게이트 커패시턴스를 향상시키고 누설 전류를 감소시키는 고유전율 금속 게이트(High-K Metal Gate, HKMG) 기술 및 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 개선할 수 있는 FinFET 기술이 있을 수 있다.
그러나, 트랜지스터 크기의 소형화에 비하여, 트랜지스터의 구동 전압의 저전압화는 크게 개선되지 못했다. 이에 따라, CMOS 트랜지스터의 전력 밀도는 지수적으로 증가하고 있다. 전력 밀도를 감소시키기 위해서, 구동 전압의 저전력화가 반드시 필요하다. 하지만, 실리콘 기반의 MOSFET은 열방출 기반의 물리적 동작 특성을 지니기 때문에, 매우 낮은 공급 전압을 실현하기 어렵다.
이를 위해, 상온에서 문턱전압이하 스윙(subthreshold swing, SS)의 물리적 한계로 알려진 60mV/decade, 그 이하의 문턱전압이하 스윙을 갖는 트랜지스터의 개발 필요성이 대두되었다.
본 발명이 해결하려는 과제는, 강유전체 특성을 갖는 게이트 유전막을 포함하는 네거티브 커패시턴스 트랜지스터(NCFET)에서, 다양한 문턱전압을 구현할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 기판 상에, 제1 게이트 스택을 포함하는 제1 트랜지스터; 및 상기 기판 상에, 제2 게이트 스택을 포함하는 제2 트랜지스터를 포함하고, 상기 제1 게이트 스택은 상기 기판 상의 제1 강유전체 물질막(ferroelectric material layer)과, 상기 제1 강유전체 물질막 상에 상기 제1 강유전체 물질막과 접촉하는 제1 일함수 조절막과, 상기 제1 일함수 조절막 상의 제1 상부 게이트 전극을 포함하고, 상기 제2 게이트 스택은 상기 기판 상의 제2 강유전체 물질막과, 상기 제2 강유전체 물질막 상에 상기 제2 강유전체 물질막과 접촉하는 제2 일함수 조절막과, 상기 제2 일함수 조절막 상의 제2 상부 게이트 전극을 포함하고, 상기 제1 일함수 조절막은 상기 제2 일함수 조절막과 동일한 물질을 포함하고, 상기 제1 게이트 스택의 유효 일함수는 상기 제2 게이트 스택의 유효 일함수와 다르다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 기판 상에, 제1 게이트 스택을 포함하는 제1 트랜지스터; 및 상기 기판 상에, 제2 게이트 스택을 포함하는 제2 트랜지스터를 포함하고, 상기 제1 게이트 스택은 상기 기판 상의 제1 강유전체 물질막과, 상기 제1 강유전체 물질막 상에 상기 제1 강유전체 물질막과 접촉하는 제1 일함수 조절막과, 상기 제1 일함수 조절막 상의 제1 상부 게이트 전극을 포함하고, 상기 제2 게이트 스택은 상기 기판 상의 제2 강유전체 물질막과, 상기 제2 강유전체 물질막 상에 상기 제2 강유전체 물질막과 접촉하는 제2 일함수 조절막과, 상기 제2 일함수 조절막 상의 제2 상부 게이트 전극을 포함하고, 상기 제1 강유전체 물질막 및 상기 제2 강유전체 물질막은 동일한 물질을 포함하고, 상기 제1 강유전체 물질막의 두께는 상기 제2 강유전체 물질막의 두께와 동일하고, 상기 제1 게이트 스택의 유효 일함수는 상기 제2 게이트 스택의 유효 일함수와 다르다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 기판 상에, 제1 게이트 스택을 포함하는 제1 NCFET; 상기 기판 상에, 제2 게이트 스택을 포함하는 제2 NCFET;을 포함하고, 상기 제1 게이트 스택은 상기 기판 상의 제1 계면막과, 상기 제1 계면막 상의 제1 게이트 절연막과, 상기 제1 게이트 절연막 상에 상기 제1 게이트 절연막과 접촉하는 제1 일함수 조절막과, 상기 제1 일함수 조절막 상의 제1 상부 게이트 전극을 포함하고, 상기 제2 게이트 스택은 상기 기판 상의 제2 계면막과, 상기 제2 계면막 상의 제2 게이트 절연막과, 상기 제2 게이트 절연막 상에 상기 제2 게이트 절연막과 접촉하는 제2 일함수 조절막과, 상기 제2 일함수 조절막 상의 제2 상부 게이트 전극을 포함하고, 상기 제1 게이트 스택의 구조는 상기 제2 게이트 스택의 구조와 다르고, 상기 제1 게이트 스택의 유효 일함수는 상기 제1 게이트 스택의 유효 일함수와 다르다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2는 도 1의 제1 핀형 트랜지스터(NF1)을 도시한 사시도이다.
도 3은 도 1의 반도체 장치의 효과를 설명하기 위한 개념도이다.
도 4는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 5 및 도 6은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 7 및 도 8은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 9는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 10 및 도 11은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 12 및 도 13은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 14 및 도 15는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 16은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
본 발명의 몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET)이 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에 따른 반도체 장치에서 개시되는 내용은 나노 와이어를 포함하는 트랜지스터, 나노 시트(sheet)를 포함하는 트랜지스터, 또는 3차원(3D) 트랜지스터에 적용될 수 있음은 물론이다. 또한, 본 발명의 몇몇 실시예에 따른 반도체 장치에서 개시되는 내용은 평면(planar) 트랜지스터에 적용될 수도 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 2는 도 1의 제1 핀형 트랜지스터(NF1)을 도시한 사시도이다. 도 3은 도 1의 반도체 장치의 효과를 설명하기 위한 개념도이다.
참고적으로, 도 1 및 도 2는 제1 내지 제3 핀형 트랜지스터(NF1, NF2, NF3)의 소오스/드레인 영역이 도시되지 않았지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 또한, 도 1의 제1 핀형 트랜지스터(NF1)의 단면은 도 2의 A - A를 따라 절단한 단면일 수 있다.
도 1을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 기판(100) 상에 형성된 제1 핀형 트랜지스터(NF1), 제2 핀형 트랜지스터(NF2) 및 제3 핀형 트랜지스터(NF3)를 포함할 수 있다.
제1 내지 제3 핀형 트랜지스터(NF1, NF2, NF3)는 각각 3차원 채널을 이용한 핀형 트랜지스터(finFET)일 수 있다. 일 예로, 제1 내지 제3 핀형 트랜지스터(NF1, NF2, NF3)는 동일한 도전형(예를 들어, N형 또는 P형)의 트랜지스터일 수 있다. 다른 예로, 제1 내지 제3 핀형 트랜지스터((NF1, NF2, NF3) 중 적어도 하나 이상은 P형의 트랜지스터이고, 나머지는 N형의 트랜지스터일 수 있다.
제1 내지 제3 핀형 트랜지스터(NF1, NF2, NF3)는 각각 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET일 수 있다. 여기에서, 네거티브 커패시터는 음의 커패시턴스를 갖는 커패시터로서, 양의 커패시터에 네거티브 커패시터를 직렬 연결하여 커패시턴스를 증가시킬 수 있는 커패시터일 수 있다.
NCFET인 제1 내지 제3 핀형 트랜지스터(NF1, NF2, NF3)는 강유전체 특성을 갖는 절연막을 포함할 수 있다. 제1 내지 제3 핀형 트랜지스터(NF1, NF2, NF3)는 각각 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다.
기판(100) 상에, 제1 내지 제3 핀형 트랜지스터(NF1, NF2, NF3)가 형성되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 기판(100) 상에, 제1 내지 제3 핀형 트랜지스터(NF1, NF2, NF3) 중 적어도 2개의 트랜지스터가 형성될 수 있음은 물론이다.
먼저, 도 1 및 도 2를 참조하여 제1 핀형 트랜지스터(NF1)를 먼저 설명하면, 제1 핀형 트랜지스터(NF1)는 제1 핀형 패턴(F1)과, 제1 게이트 스택(110)과, 제1 게이트 스페이서(140)를 포함할 수 있다. 제1 게이트 스택(110)은 제1 계면막(115)과, 제1 강유전체 물질막(ferroelectric material layer)(120)과, 제1 일함수 조절막(125)과, 제1 삽입 도전막(130)과, 제1 필링막(135)을 포함할 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 핀형 패턴(F1)은 기판(100)으로부터 돌출되어 있을 수 있다. 제1 핀형 패턴(F1)은 기판(100) 상에, 제1 방향(X)을 따라서 길게 연장될 수 있다.
제1 핀형 패턴(F1)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 핀형 패턴(F1)은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 핀형 패턴(F1)는 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체는 예를 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 필드 절연막(105)은 제1 핀형 패턴(110)의 측벽 일부 상에 배치될 수 있다.
제1 핀형 패턴(F1)의 상면은 필드 절연막(105)의 상면보다 위로 돌출되어 있을 수 있다. 필드 절연막(105)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함할 수 있다.
층간 절연막(190)은 필드 절연막(105) 상에 배치될 수 있다. 제1 게이트 트렌치(140t)는 층간 절연막(190) 내에 형성될 수 있다. 제1 게이트 트렌치(140t)는 제1 게이트 스페이서(140)에 의해 정의될 수 있다.
제1 게이트 스페이서(140)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 및 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다.
층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 게이트 스택(110)은 제1 게이트 트렌치(140t) 내에 형성될 수 있다. 제1 게이트 스택(110)은 제1 게이트 트렌치(140t)를 전체적으로 채우고, 제1 게이트 스택(110)의 상면은 층간 절연막(190)의 상면과 동일 평면에 놓이는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
도시된 것과 달리, 제1 게이트 스택(110) 상에, 제1 게이트 트렌치(140t)의 일부를 채우는 캡핑 패턴이 형성될 수도 있다. 이와 같은 경우, 캡핑 패턴의 상면이 층간 절연막(190)의 상면과 동일 평면에 놓일 수 있다.
제1 계면막(interfacial layer)(115)는 기판(100) 상에 형성될 수 있다. 제1 계면막(115)은 제1 핀형 패턴(F1) 상에 형성될 수 있다.
제1 계면막(115)은 제1 게이트 트렌치(140t) 내에 형성될 수 있다. 제1 계면막(115)은 제1 게이트 트렌치(140t)의 바닥면에만 형성되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제조 방법에 따라, 제1 계면막(115)은 제1 게이트 트렌치(140t)의 측벽 상에도 형성될 수 있다.
제1 핀형 패턴(F1)이 실리콘을 포함할 때, 제1 계면막(115)은 실리콘 산화막을 포함할 수 있다. 제1 계면막(115)은 예를 들어, 화학적 산화 방법, 자외선 산화(UV oxidation) 방법 또는 듀얼 플라즈마 산화(Dual Plasma oxidation) 방법 등을 이용하여 형성될 수 있지만, 이에 제한되는 것은 아니다.
제1 강유전체 물질막(120)은 제1 계면막(115) 상에 형성될 수 있다. 제1 강유전체 물질막(120)은 제1 게이트 트렌치(140t)의 내벽을 따라 형성될 수 있다. 예를 들어, 제1 강유전체 물질막(120)은 제1 게이트 트렌치(140t)의 측벽 및 바닥면을 따라 형성될 수 있다.
제1 강유전체 물질막(120)은 화학적 기상 증착법(Chemical Vapor Deposition, CVD) 또는 원자층 증착법(Atomic Layer Deposition, ALD) 등을 이용하여 형성될 수 있다.
제1 강유전체 물질막(120)은 강유전체 특성을 가질 수 있다. 제1 강유전체 물질막(120)은 강유전체 특성을 가질 정도의 두께를 가질 수 있다. 제1 강유전체 물질막(120)은 예를 들어, 3 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 제1 강유전체 물질막(120)의 두께는 강유전체 물질에 따라 달라질 수 있다.
제1 강유전체 물질막(120)은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 지르코늄 산화물(zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수도 있고, 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
제1 강유전체 물질막(120)은 위에서 기술한 물질에 도핑된 도핑 원소를 더 포함할 수 있다. 도핑 원소는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌륨(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn)에서 선택된 원소일 수 있다.
제1 계면막(115) 및 제1 강유전체 물질막(120)은 제1 핀형 트랜지스터(NF1)의 게이트 절연막일 수 있다. 제1 계면막(115)은 양의 커패시턴스를 갖는 하부 게이트 절연막일 수 있고, 제1 강유전체 물질막(120)은 음의 커패시턴스를 갖는 상부 게이트 절연막일 수 있다.
도시된 것과 달리, 제1 계면막(115)과 제1 강유전체 물질막(120) 사이에, 도전막이 형성될 수도 있다. 또는, 제1 계면막(115)과 제1 강유전체 물질막(120) 사이에, 순차적으로 적층된 고유전율 절연막 및 도전막이 형성될 수도 있다.
제1 일함수 조절막(125)은 제1 강유전체 물질막(120) 상에 형성될 수 있다. 제1 일함수 조절막(125)은 제1 게이트 트렌치(140t)의 측벽 및 바닥면을 따라 형성될 수 있다. 제1 일함수 조절막(125)은 제1 강유전체 물질막(120)과 접촉할 수 있다.
제1 일함수 조절막(125)은 예를 들어, 티타늄 질화물(TiN), 티타늄 탄질화물(TiCN) 및 텅스텐 탄질화물(WCN) 중 적어도 하나를 포함할 수 있다.
제1 삽입 도전막(130)은 제1 일함수 조절막(125) 상에 형성될 수 있다. 제1 삽입 도전막(130)은 제1 게이트 트렌치(140t)의 측벽 및 바닥면을 따라 형성될 수 있다.
제1 삽입 도전막(130)은 예를 들어, 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄화물(TiAlC), 탄탈륨 알루미늄 탄화물(TaAlC), 바나듐 알루미늄 탄화물(VAlC), 티타늄 알루미늄 실리콘 탄화물(TiAlSiC) 및 탄탈륨 알루미늄 실리콘 탄화물(TaAlSiC) 중 적어도 하나를 포함할 수 있다.
제1 필링막(135)은 제1 삽입 도전막(130) 상에 형성될 수 있다. 제1 필링막(135)은 제1 게이트 트렌치(140t)를 매립하도록 형성될 수 있다. 제1 필링막(135)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti) 및 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있다.
제1 삽입 도전막(130)과 제1 필링막(135)은 제1 일함수 조절막(125) 상에 형성되는 제1 상부 게이트 전극일 수 있다.
제2 핀형 트랜지스터(NF2)는 제2 핀형 패턴(F2)과, 제2 게이트 스택(210)과, 제2 게이트 스페이서(240)를 포함할 수 있다. 제2 게이트 스택(210)은 제2 게이트 트렌치(240t) 내에 형성된다.
제2 게이트 스택(210)은 제2 계면막(215)과, 제2 강유전체 물질막(220)과, 제2 일함수 조절막(225)과, 제2 삽입 도전막(230)과, 제2 필링막(235)을 포함할 수 있다. 제2 일함수 조절막(225)은 제2 강유전체 물질막(220) 상에서, 제2 강유전체 물질막(220)과 접촉할 수 있다.
제3 핀형 트랜지스터(NF3)는 제3 핀형 패턴(F3)과, 제3 게이트 스택(310)과, 제3 게이트 스페이서(340)를 포함할 수 있다. 제3 게이트 스택(310)은 제3 게이트 트렌치(340t) 내에 형성된다.
제3 게이트 스택(310)은 제3 계면막(315)과, 제3 강유전체 물질막(320)과, 제3 일함수 조절막(325)과, 제3 삽입 도전막(330)과, 제3 필링막(335)을 포함할 수 있다. 제3 일함수 조절막(325)은 제3 강유전체 물질막(320) 상에서, 제3 강유전체 물질막(320)과 접촉할 수 있다.
제1 내지 제3 핀형 패턴(F1, F2, F3)은 동일한 물질로, 동일한 두께로 형성될 수 있지만, 이에 제한되는 것은 아니다. 제1 내지 제3 계면막(115, 215, 315)는 동일한 물질로 형성될 수 있지만, 이에 제한되는 것은 아니다. 제1 내지 제3 삽입 도전막(130, 230, 330)는 동일한 물질로 형성될 수 있고, 제1 내지 제3 필링막(135, 235, 335)도 동일한 물질로 형성될 수 있지만, 이에 제한되는 것은 아니다.
제1 내지 제3 강유전체 물질막(120, 220, 320)은 동일한 물질을 포함할 수 있다. 제1 내지 제3 일함수 조절막(125, 225, 325)는 동일한 물질을 포함할 수 있다.
제1 강유전체 물질막(120)의 두께(t11)는 제2 강유전체 물질막(220)의 두께(t12) 및 제3 강유전체 물질막(320)의 두께(t13)와 동일할 수 있다.
제2 일함수 조절막(225)의 두께(t22)는 제1 일함수 조절막(125)의 두께(t21)보다 크고, 제3 일함수 조절막(325)의 두께(t23)보다 작다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 스택(110)의 유효 일함수(effective workfunction, eWF1)와, 제2 게이트 스택(210)의 유효 일함수(eWF2)와, 제3 게이트 스택(310)의 유효 일함수(eWF3)는 서로 다를 수 있다.
제1 내지 제3 게이트 스택(110, 210, 310)의 구조가 서로 다르므로, 제1 내지 제3 게이트 스택(110, 210, 310)의 유효 일함수(eWF1, eWF2, eWF3)가 서로 다를 수 있다.
여기에서, 게이트 스택의 구조가 다르다는 것은 강유전체 물질막에 포함(도핑)된 물질이 서로 다르거나, 일함수 조절막에 포함된 물질이 서로 다른 것을 의미할 수 있다. 또한, 게이트 스택의 구조가 다르다는 것은 일함수 조절막의 두께가 서로 다르다는 것을 의미할 수도 있다. 즉, 강유전체 물질막에 도핑된 물질의 종류 및 유무, 일함수 조절막에 포함된 물질 및 일함수 조절막의 두께 중 어느 하나가 다를 경우, 게이트 스택의 구조가 다르다고 할 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 일함수 조절막(125)의 두께(t21), 제2 일함수 조절막(225)의 두께(t22) 및 제3 일함수 조절막(325)의 두께(t23)의 두께를 조절함으로써, 제1 내지 제3 게이트 스택(110, 210, 310)의 유효 일함수(eWF1, eWF2, eWF3)가 조절될 수 있다.
제1 내지 제3 핀형 트랜지스터(NF1, NF2, NF3)이 동일한 도전형의 트랜지스터일 경우, 제1 내지 제3 핀형 트랜지스터(NF1, NF2, NF3)는 서로 다른 문턱 전압을 가질 수 있다.
도 1 및 도 3에서, 제1 내지 제3 일함수 조절막(125, 225, 325)는 예를 들어, 티타늄 질화물(TiN)막을 포함할 수 있다.
티타늄 질화물막의 두께가 증가함에 따라, 게이트 스택의 유효 일함수도 증가할 수 있다. 즉, 제2 게이트 스택(210)의 유효 일함수(eWF2)는 제1 게이트 스택(110)의 유효 일함수(eWF1)보다 크고, 제3 게이트 스택(310)의 유효 일함수(eWF3)보다 작다.
도 4는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 1 내지 도 3을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 4를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 기판(100) 상에 형성된 제1 핀형 트랜지스터(NF1)와, 제2 핀형 트랜지스터(NF2)와, 제3 핀형 트랜지스터(NF3)와, 제4 핀형 트랜지스터(NF4)를 포함할 수 있다.
예를 들어, 제4 핀형 트랜지스터(NF4)는 NCFET일 수 있다.
제4 핀형 트랜지스터(NF4)는 제4 핀형 패턴(F4)과, 제4 게이트 스택(410)과, 제4 게이트 스페이서(440)를 포함할 수 있다. 제4 게이트 스택(410)은 제4 게이트 트렌치(440t) 내에 형성된다.
제4 게이트 스택(410)은 제4 계면막(415)과, 제4 강유전체 물질막(420)과, 제4 삽입 도전막(430)과, 제4 필링막(435)을 포함할 수 있다. 제4 게이트 스택(410)은 제1 내지 제3 게이트 스택(110, 210, 310)에 포함된 일함수 조절막을 포함하지 않을 수 있다.
제4 강유전체 물질막(420)은 제1 강유전체 물질막(120)과 동일한 물질을 포함할 수 있다. 제4 강유전체 물질막(420)의 두께(t14)는 제1 강유전체 물질막(120)의 두께(t11)과 동일할 수 있다.
제4 게이트 스택(410)은 일함수 조절막을 포함하지 않으므로, 제4 게이트 스택(410)의 유효 일함수는 제1 게이트 스택(110)의 유효 일함수보다 작을 수 있다.
도 5 및 도 6은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 3을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 5은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 6은 도 5의 반도체 장치의 효과를 설명하기 위한 개념도이다.
도 5를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 기판(100) 상에 형성된 제1 핀형 트랜지스터(NF1)와, 제5 핀형 트랜지스터(NF5)와, 제6 핀형 트랜지스터(NF6)를 포함할 수 있다.
제1 핀형 트랜지스터(NF1)와, 제5 핀형 트랜지스터(NF5)와, 제6 핀형 트랜지스터(NF6)는 동일한 도전형의 트랜지스터일 수 있지만, 이에 제한되는 것은 아니다. 제5 핀형 트랜지스터(NF5) 및 제6 핀형 트랜지스터(NF6)는 각각 NCFET일 수 있다.
기판(100) 상에, 제1 핀형 트랜지스터(NF1)와, 제5 핀형 트랜지스터(NF5)와, 제6 핀형 트랜지스터(NF6)가 형성되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 기판(100) 상에, 제1 핀형 트랜지스터(NF1)와, 제5 핀형 트랜지스터(NF5)와, 제6 핀형 트랜지스터(NF6) 중 적어도 2개의 트랜지스터가 형성될 수 있음은 물론이다.
제5 핀형 트랜지스터(NF5)는 제5 핀형 패턴(F5)과, 제5 게이트 스택(510)과, 제5 게이트 스페이서(540)를 포함할 수 있다. 제5 게이트 스택(510)은 제5 게이트 트렌치(540t) 내에 형성된다.
제5 게이트 스택(510)은 제5 계면막(515)과, 제5 강유전체 물질막(520)과, 제5 일함수 조절막(525)과, 제5 삽입 도전막(530)과, 제5 필링막(535)을 포함할 수 있다. 제5 일함수 조절막(525)은 제5 강유전체 물질막(520) 상에서, 제5 강유전체 물질막(520)과 접촉할 수 있다.
제6 핀형 트랜지스터(NF6)는 제6 핀형 패턴(F6)과, 제6 게이트 스택(610)과, 제6 게이트 스페이서(640)를 포함할 수 있다. 제6 게이트 스택(610)은 제6 게이트 트렌치(640t) 내에 형성된다.
제6 게이트 스택(610)은 제6 계면막(615)과, 제6 강유전체 물질막(620)과, 제6 일함수 조절막(625)과, 제6 삽입 도전막(630)과, 제6 필링막(635)을 포함할 수 있다. 제6 일함수 조절막(625)은 제6 강유전체 물질막(620) 상에서, 제6 강유전체 물질막(620)과 접촉할 수 있다.
제1 핀형 패턴(F1), 제5 핀형 패턴(F5) 및 제6 핀형 패턴(F6)은 동일한 물질로, 동일한 두께로 형성될 수 있지만, 이에 제한되는 것은 아니다. 제1 계면막(115), 제5 계면막(515) 및 제6 계면막(615)는 동일한 물질로 형성될 수 있지만, 이에 제한되는 것은 아니다. 제1 삽입 도전막(130), 제5 삽입 도전막(530) 및 제6 삽입 도전막(630)는 동일한 물질로 형성될 수 있고, 제1 필링막(135), 제5 필링막(535) 및 제6 필링막(635)도 동일한 물질로 형성될 수 있지만, 이에 제한되는 것은 아니다.
제1 일함수 조절막(125), 제5 일함수 조절막(525) 및 제6 일함수 조절막(625)은 동일한 물질을 포함할 수 있다. 또한, 제1 일함수 조절막(125)의 두께(t21)는 제5 일함수 조절막(525)의 두께(t25) 및 제6 일함수 조절막(625)의 두께(t26)와 동일할 수 있다.
제1 강유전체 물질막(120)과, 제5 강유전체 물질막(520)과, 제6 강유전체 물질막(620)은 동일한 금속 산화물을 포함할 수 있다. 예를 들어, 제1 강유전체 물질막(120)과, 제5 강유전체 물질막(520)과, 제6 강유전체 물질막(620)은 하프늄(Hf)을 포함할 수 있다. 제1 강유전체 물질막(120)과, 제5 강유전체 물질막(520)과, 제6 강유전체 물질막(620)은 하프늄 산화물(hafnium oxide)을 포함할 수 있다.
반면, 제5 강유전체 물질막(520)은 도핑된 제1 일함수 조절물질을 포함하고, 제6 강유전체 물질막(620)은 도핑된 제2 일함수 조절물질을 포함할 수 있다. 하지만, 제1 강유전체 물질막(120)은 제1 일함수 조절물질 및 제2 일함수 조절물질을 포함하지 않을 수 있다.
제1 일함수 조절물질은 유효 일함수를 낮추는 조절물질일 수 있다. 제1 일함수 조절물질은 예를 들어, 란타넘(La), 마그네슘(Mg) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다. 제5 강유전체 물질막(520)은 제1 일함수 조절물질 이외에 도핑된 질소(N)를 더 포함할 수도 있다.
제2 일함수 조절물질은 유효 일함수를 높이는 조절물질일 수 있다. 제2 일함수 조절물질은 예를 들어, 알루미늄(Al), 티타늄(Ti) 및 니오븀(Nb) 중 적어도 하나를 포함할 수 있다. 제6 강유전체 물질막(620)은 제2 일함수 조절물질 이외에 도핑된 질소(N)를 더 포함할 수도 있다.
일함수 조절물질이 강유전체 물질막 내에서 다이폴(dipole)을 형성하여, 게이트 스택의 유효 일함수가 변경될 수 있다.
강유전체 물질막 상에 일함수 조절물질 공급막을 형성한 후, 열처리를 해줌으로써, 일함수 조절물질은 강유전체 물질막 내로 확산될 수 있다. 일함수 조절물질을 포함하는 강유전체 물질막의 두께는 일함수 조절물질을 포함하지 않는 강유전체 물질막의 두께와 동일할 수도 있고, 클 수도 있다.
제1 강유전체 물질막(120)은 제1 및 제2 일함수 조절물질을 포함하지 않으므로, 제1 게이트 스택(110)의 구조는 제5 게이트 스택(510)의 구조 및 제6 게이트 스택(610)의 구조와 서로 다를 수 있다. 또한, 제5 강유전체 물질막(520)은 제1 일함수 조절물질을 포함하고, 제6 강유전체 물질막(620)은 제2 일함수 조절물질을 포함하므로, 제5 게이트 스택(510)의 구조는 제6 게이트 스택(610)의 구조와 다를 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 스택(110)의 구조, 제5 게이트 스택(510)의 구조 및 제6 게이트 스택(610)의 구조는 서로 다르므로, 제1 게이트 스택(110)의 유효 일함수(eWF1), 제5 게이트 스택(510)의 유효 일함수(eWF5) 및 제6 게이트 스택(610)의 유효 일함수(eWF6)는 서로 다를 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 강유전체 물질막에 도핑된 일함수 조절물질의 유무와, 강유전체 물질막에 도핑된 일함수 조절물질의 종류에 따라, 제1 게이트 스택(110)의 유효 일함수(eWF1), 제5 게이트 스택(510)의 유효 일함수(eWF5) 및 제6 게이트 스택(610)의 유효 일함수(eWF6)는 조절될 수 있다.
제1 핀형 트랜지스터(NF1), 제5 핀형 트랜지스터(NF5) 및 제6 핀형 트랜지스터(NF6)이 동일한 도전형의 트랜지스터일 경우, 제1 핀형 트랜지스터(NF1), 제5 핀형 트랜지스터(NF5) 및 제6 핀형 트랜지스터(NF6)는 서로 다른 문턱 전압을 가질 수 있다.
도 6에서, 제5 강유전체 물질막(520)은 유효 일함수를 낮추는 제1 일함수 조절물질을 포함하고, 제6 강유전체 물질막(620)은 유효 일함수를 높이는 제2 일함수 조절물질을 포함하므로, 제1 게이트 스택(110)의 유효 일함수(eWF1)는 제5 게이트 스택(510)의 유효 일함수(eWF5)보다 크고, 제6 게이트 스택(610)의 유효 일함수(eWF6)보다 작다.
도 7 및 도 8은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 3을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 7은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 8은 도 7의 반도체 장치의 효과를 설명하기 위한 개념도이다.
도 7을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 기판(100) 상에 형성된 제1 핀형 트랜지스터(NF1)와, 제7 핀형 트랜지스터(NF7)와, 제8 핀형 트랜지스터(NF8)를 포함할 수 있다.
제1 핀형 트랜지스터(NF1)와, 제7 핀형 트랜지스터(NF7)와, 제8 핀형 트랜지스터(NF8)는 동일한 도전형의 트랜지스터일 수 있지만, 이에 제한되는 것은 아니다. 제7 핀형 트랜지스터(NF7) 및 제8 핀형 트랜지스터(NF8)는 각각 NCFET일 수 있다.
기판(100) 상에, 제1 핀형 트랜지스터(NF1)와, 제7 핀형 트랜지스터(NF7)와, 제8 핀형 트랜지스터(NF8)가 형성되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 기판(100) 상에, 제1 핀형 트랜지스터(NF1)와, 제7 핀형 트랜지스터(NF7)와, 제8 핀형 트랜지스터(NF8) 중 적어도 2개의 트랜지스터가 형성될 수 있음은 물론이다.
제7 핀형 트랜지스터(NF7)는 제7 핀형 패턴(F7)과, 제7 게이트 스택(710)과, 제7 게이트 스페이서(740)를 포함할 수 있다. 제7 게이트 스택(710)은 제7 게이트 트렌치(740t) 내에 형성된다.
제7 게이트 스택(710)은 제7 계면막(715)과, 제7 강유전체 물질막(720)과, 제7 일함수 조절막(725)과, 제7 삽입 도전막(730)과, 제7 필링막(735)을 포함할 수 있다. 제7 일함수 조절막(725)은 제7 강유전체 물질막(720) 상에서, 제7 강유전체 물질막(720)과 접촉할 수 있다.
제8 핀형 트랜지스터(NF8)는 제8 핀형 패턴(F8)과, 제8 게이트 스택(810)과, 제8 게이트 스페이서(840)를 포함할 수 있다. 제8 게이트 스택(810)은 제8 게이트 트렌치(840t) 내에 형성된다.
제8 게이트 스택(810)은 제8 계면막(815)과, 제8 강유전체 물질막(820)과, 제8 일함수 조절막(825)과, 제8 삽입 도전막(830)과, 제8 필링막(835)을 포함할 수 있다. 제8 일함수 조절막(825)은 제8 강유전체 물질막(820) 상에서, 제8 강유전체 물질막(820)과 접촉할 수 있다.
제1 핀형 패턴(F1), 제7 핀형 패턴(F7) 및 제8 핀형 패턴(F8)은 동일한 물질로, 동일한 두께로 형성될 수 있지만, 이에 제한되는 것은 아니다. 제1 계면막(115), 제7 계면막(715) 및 제8 계면막(815)는 동일한 물질로 형성될 수 있지만, 이에 제한되는 것은 아니다. 제1 삽입 도전막(130), 제7 삽입 도전막(730) 및 제8 삽입 도전막(830)는 동일한 물질로 형성될 수 있고, 제1 필링막(135), 제7 필링막(735) 및 제8 필링막(835)도 동일한 물질로 형성될 수 있지만, 이에 제한되는 것은 아니다.
제1 강유전체 물질막(120), 제7 강유전체 물질막(720) 및 제8 강유전체 물질막(820)은 동일한 물질을 포함할 수 있다. 제1 강유전체 물질막(120)의 두께(t11)는 제7 강유전체 물질막(720)의 두께(t17) 및 제8 강유전체 물질막(820)의 두께(t18)와 동일할 수 있다.
제1 일함수 조절막(125)과, 제7 일함수 조절막(725)과, 제8 일함수 조절막(825)은 서로 다른 물질을 포함할 수 있다. 제7 일함수 조절막(725)은 제1 일함수 조절막(125)보다 일함수가 작은 물질을 포함할 수 있다, 제8 일함수 조절막(825)은 제1 일함수 조절막(125)보다 일함수가 큰 물질을 포함할 수 있다.
제7 일함수 조절막(725)은 예를 들어, 텅스텐(W), 티타늄 실리콘 질화물(TiSiN), 티타늄 알루미늄 질화물(TiAlN), 티타늄 보론 질화물(TiBN) 및 탄탈륨 질화물(TaN) 중 적어도 하나를 포함할 수 있다.
제8 일함수 조절막(825)은 예를 들어, 백금(Pt), 이리듐(Ir), 루테늄(Ru), 몰리브덴 질화물(MoN) 및 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다.
제1 일함수 조절막(125)과, 제7 일함수 조절막(725)과, 제8 일함수 조절막(825)은 서로 다른 물질을 포함하므로, 제1 게이트 스택(110)의 구조, 제7 게이트 스택(710)의 구조 및 제8 게이트 스택(810)의 구조는 서로 다를 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 스택(110)의 구조, 제7 게이트 스택(710)의 구조 및 제8 게이트 스택(810)의 구조는 서로 다르므로, 제1 게이트 스택(110)의 유효 일함수(eWF1), 제7 게이트 스택(710)의 유효 일함수(eWF7) 및 제8 게이트 스택(810)의 유효 일함수(eWF8)는 서로 다를 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 일함수 조절막의 종류에 따라, 제1 게이트 스택(110)의 유효 일함수(eWF1), 제7 게이트 스택(710)의 유효 일함수(eWF7) 및 제8 게이트 스택(810)의 유효 일함수(eWF8)는 조절될 수 있다.
제1 핀형 트랜지스터(NF1), 제7 핀형 트랜지스터(NF7) 및 제8 핀형 트랜지스터(NF8)이 동일한 도전형의 트랜지스터일 경우, 제1 핀형 트랜지스터(NF1), 제7 핀형 트랜지스터(NF7) 및 제8 핀형 트랜지스터(NF8)는 서로 다른 문턱 전압을 가질 수 있다.
도 8에서, 제7 일함수 조절막(725)은 제1 일함수 조절막(125)보다 일함수가 작은 물질을 포함하고, 제8 일함수 조절막(825)은 제1 일함수 조절막(125)보다 일함수가 높은 물질을 포함하므로, 제1 게이트 스택(110)의 유효 일함수(eWF1)는 제7 게이트 스택(710)의 유효 일함수(eWF7)보다 크고, 제8 게이트 스택(810)의 유효 일함수(eWF8)보다 작다.
한편, 제7 일함수 조절막(725)의 두께 또는 제8 일함수 조절막(825)의 두께를 도 1과 같이 변화시킴으로써, 다양한 유효 일함수를 갖는 게이트 스택이 형성될 수 있다.
도 9는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 7 및 도 8을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 9를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제4 핀형 트랜지스터(NF4)를 더 포함할 수 있다.
제4 게이트 스택(410)은 제4 삽입 도전막(430)을 포함할 수 있다. 제4 삽입 도전막(430)은 제7 일함수 조절막(725)보다 일함수가 작은 물질일 수 있다.
따라서, 제4 게이트 스택(410)의 유효 일함수는 제7 게이트 스택(710)의 유효 일함수보다 작을 수 있다.
제4 게이트 스택(410)은 일함수 조절막을 포함하지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제4 게이트 스택(410)은 제7 일함수 조절막(725)보다 일함수가 낮은 물질을 포함하는 제4 일함수 조절막을 포함할 수도 있다. 이와 같은 경우, 제4 일함수 조절막은 예를 들어, 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄화물(TiAlC), 탄탈륨 알루미늄 탄화물(TaAlC), 바나듐 알루미늄 탄화물(VAlC), 티타늄 알루미늄 실리콘 탄화물(TiAlSiC) 및 탄탈륨 알루미늄 실리콘 탄화물(TaAlSiC) 중 적어도 하나를 포함할 수 있다.
도 10 및 도 11은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 5 및 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 10은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 11은 도 10의 반도체 장치의 효과를 설명하기 위한 개념도이다.
도 10 및 도 11을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 기판(100) 상에 형성된 제1 핀형 트랜지스터(NF1)와, 제2 핀형 트랜지스터(NF2)와, 제5 핀형 트랜지스터(NF5)와, 제6 핀형 트랜지스터(NF6)를 포함할 수 있다.
제1 일함수 조절막(125)의 두께(t21)는 제2 일함수 조절막(225)의 두께(t22)와 다르므로, 일함수 조절막의 두께를 변화시켜 제1 게이트 스택(110)의 유효 일함수(eWF1) 및 제2 게이트 스택(210)의 유효 일함수(eWF2)를 변화시킬 수 있다.
또한, 제5 강유전체 물질막(520) 및 제6 강유전체 물질막(620)에 각각 일함수 조절물질을 도핑시켜, 제5 게이트 스택(510)의 유효 일함수(eWF5) 및 제6 게이트 스택(610)의 유효 일함수(eWF6)을 변화시킬 수 있다.
따라서, 일함수 조절막의 두께가 변화시키면서, 강유전체 물질막에 일함수 조절물질이 도핑됨으로써, 게이트 스택의 유효 일함수를 좀 더 다양하게 변화시킬 수 있다.
도 11에서, 일함수 조절막의 두께 변화에 따른 유효 일함수의 변화가 일함수 조절물질의 도핑에 따른 유효 일함수의 변화보다 큰 것으로 도시하였지만, 이에 제한되는 것은 아니다.
즉, 제2 일함수 조절물질이 도핑된 제6 강유전체 물질막(620)을 포함하는 제6 게이트 스택(610)의 유효 일함수(eWF6)가, 일함수 조절막의 두께를 증가시킨 제2 게이트 스택(210)의 유효 일함수(eWF2)보다 크거나 같을 수 있다.
도 12 및 도 13은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 5 및 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 12는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 13은 도 12의 반도체 장치의 효과를 설명하기 위한 개념도이다.
도 12 및 도 13을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 기판(100) 상에 형성된 제1 핀형 트랜지스터(NF1)와, 제5 핀형 트랜지스터(NF5)와, 제6 핀형 트랜지스터(NF6)와, 제7 핀형 트랜지스터(NF7)를 포함할 수 있다.
제1 일함수 조절막(125)은 제7 일함수 조절막(725)과 서로 다른 물질을 포함하므로, 제1 게이트 스택(110)의 유효 일함수(eWF1) 및 제7 게이트 스택(710)의 유효 일함수(eWF7)가 변화될 수 있다.
또한, 제5 강유전체 물질막(520) 및 제6 강유전체 물질막(620)에 각각 일함수 조절물질을 도핑시켜, 제5 게이트 스택(510)의 유효 일함수(eWF5) 및 제6 게이트 스택(610)의 유효 일함수(eWF6)가 변화될 수 있다.
따라서, 일함수 조절막의 물질을 변화시키면서, 강유전체 물질막에 일함수 조절물질이 도핑됨으로써, 게이트 스택의 유효 일함수를 좀 더 다양하게 변화시킬 수 있다.
도 13에서, 일함수 조절막의 물질 변화에 따른 유효 일함수의 변화가 일함수 조절물질의 도핑에 따른 유효 일함수의 변화보다 큰 것으로 도시하였지만, 이에 제한되는 것은 아니다.
즉, 제1 일함수 조절물질이 도핑된 제5 강유전체 물질막(520)을 포함하는 제5 게이트 스택(510)의 유효 일함수(eWF5)가, 제1 일함수 조절막(125)보다 일함수가 작은 제7 일함수 조절막(725)을 포함하는 제7 게이트 스택(710)의 유효 일함수(eWF7)보다 작거나 같을 수 있다.
도 14 및 도 15는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 7 및 도 8을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 14는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 15은 도 14의 반도체 장치의 효과를 설명하기 위한 개념도이다.
도 14 및 도 15를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 기판(100) 상에 형성된 제1 핀형 트랜지스터(NF1)와, 제2 핀형 트랜지스터(NF2)와, 제7 핀형 트랜지스터(NF7)와, 제8 핀형 트랜지스터(NF8)를 포함할 수 있다.
제1 일함수 조절막(125)은 제7 일함수 조절막(725) 및 제8 일함수 조절막(825)과 서로 다른 물질을 포함하므로, 제1 게이트 스택(110)의 유효 일함수(eWF1), 제7 게이트 스택(710)의 유효 일함수(eWF7), 및 제8 게이트 스택(810)의 유효 일함수(eWF8)가 변화될 수 있다.
또한, 제1 일함수 조절막(125)의 두께(t21)는 제2 일함수 조절막(225)의 두께(t22)와 다르므로, 일함수 조절막의 두께를 변화시켜 제1 게이트 스택(110)의 유효 일함수(eWF1) 및 제2 게이트 스택(210)의 유효 일함수(eWF2)가 변화될 수 있다.
따라서, 일함수 조절막의 물질을 변화시키면서, 일함수 조절막의 두께를 변화시킴으로써, 게이트 스택의 유효 일함수를 좀 더 다양하게 변화시킬 수 있다.
도 15에서, 일함수 조절막의 물질 변화에 따른 유효 일함수의 변화가, 일함수 조절막의 두께 변화에 따른 유효 일함수의 변화보다 큰 것으로 도시하였지만, 이에 제한되는 것은 아니다.
즉, 일함수 조절막의 두께를 증가시킨 제2 게이트 스택(210)의 유효 일함수(eWF2)가, 제1 일함수 조절막(125)보다 일함수가 큰 제8 일함수 조절막(825)을 포함하는 제8 게이트 스택(810)의 유효 일함수(eWF8)보다 크거나 같을 수 있다.
도 16은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 1 내지 도 3을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 16을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 기판(100) 상에 형성된 제1 핀형 트랜지스터(NF1)와, 제2 핀형 트랜지스터(NF2)와, 제3 핀형 트랜지스터(NF3)와, 제9 핀형 트랜지스터(NT)를 포함할 수 있다.
예를 들어, 제9 핀형 트랜지스터(NT)는 NCFET이 아니다. 제9 핀형 트랜지스터(NT)는 강유전체 특성을 갖는 게이트 절연막을 포함하지 않는다.
제9 핀형 트랜지스터(NT)는 제9 핀형 패턴(F9)과, 제9 게이트 스택(910)과, 제9 게이트 스페이서(940)를 포함할 수 있다. 제9 게이트 스택(910)은 제9 게이트 트렌치(940t) 내에 형성된다.
제9 게이트 스택(910)은 제9 계면막(915)과, 고유전율 절연막(920)과, 제9 삽입 도전막(930)과, 제9 필링막(935)을 포함할 수 있다.
제1 핀형 패턴(F1) 및 제9 핀형 패턴(F9)은 동일한 물질로, 동일한 두께로 형성될 수 있지만, 이에 제한되는 것은 아니다. 제1 계면막(115) 및 제9 계면막(915)는 동일한 물질로 형성될 수 있지만, 이에 제한되는 것은 아니다. 제1 삽입 도전막(130) 및 제9 삽입 도전막(930)는 동일한 물질로 형성될 수 있고, 제1 필링막(135) 및 제9 필링막(935)도 동일한 물질로 형성될 수 있지만, 이에 제한되는 것은 아니다.
고유전율 절연막(920)은 강유전체 특성을 갖지 않을 수 있다. 고유전율 절연막(920)에 포함된 물질이 강유전체 특성을 갖는 물질이라도, 고유전율 절연막(920)은 강유전체 특성을 갖지 않는 두께를 가질 수 있다.
고유전율 절연막(920)은 제1 강유전체 물질막(120)과 동일한 물질을 포함할 수 있지만, 이에 제한되는 것은 아니다. 고유전율 절연막(920)이 제1 강유전체 물질막(120)과 동일한 물질을 가질 경우, 고유전율 절연막(920)의 두께(t19)는 제1 강유전체 물질막(120)의 두께(t11)보다 작다.
제9 일함수 조절막(925)은 제1 일함수 조절막(125)과 동일할 수도 있지만, 이에 제한되는 것은 아니다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
110, 210, 310, 410, 510, 610, 710, 810, 910: 핀형 패턴
120, 220, 320, 420, 520, 620, 720, 820: 강유전체 물질막
125, 225, 325, 525, 625, 725, 825, 925: 일함수 조절막
130, 230, 330, 430, 530, 630, 730, 830, 930: 삽입 도전막
135, 235, 335, 435, 535, 635, 735, 835, 935: 필링막

Claims (20)

  1. 기판 상에, 제1 게이트 스택을 포함하는 제1 트랜지스터; 및
    상기 기판 상에, 제2 게이트 스택을 포함하는 제2 트랜지스터를 포함하고,
    상기 제1 게이트 스택은 상기 기판 상의 제1 강유전체 물질막(ferroelectric material layer)과, 상기 제1 강유전체 물질막 상에 상기 제1 강유전체 물질막과 접촉하는 제1 일함수 조절막과, 상기 제1 일함수 조절막 상의 제1 상부 게이트 전극을 포함하고,
    상기 제2 게이트 스택은 상기 기판 상의 제2 강유전체 물질막과, 상기 제2 강유전체 물질막 상에 상기 제2 강유전체 물질막과 접촉하는 제2 일함수 조절막과, 상기 제2 일함수 조절막 상의 제2 상부 게이트 전극을 포함하고,
    상기 제1 일함수 조절막은 상기 제2 일함수 조절막과 동일한 물질을 포함하고,
    상기 제1 게이트 스택의 유효 일함수는 상기 제2 게이트 스택의 유효 일함수와 다른 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 강유전체 물질막은 상기 제2 강유전체 물질막과 동일한 물질을 포함하고,
    상기 제1 일함수 조절막의 두께는 상기 제2 일함수 조절막의 두께보다 작은 반도체 장치.
  3. 제2 항에 있어서,
    상기 제1 게이트 스택의 유효 일함수는 상기 제2 게이트 스택의 유효 일함수보다 작고,
    상기 제1 일함수 조절막은 티타늄 질화물을 포함하는 반도체 장치.
  4. 제2 항에 있어서,
    상기 기판 상에, 제3 게이트 스택을 포함하는 제3 트랜지스터를 더 포함하고,
    상기 제3 게이트 스택은 상기 기판 상의 제3 강유전체 물질막과, 상기 제3 강유전체 물질막 상에 상기 제3 강유전체 물질막과 접촉하는 제3 일함수 조절막과, 상기 제3 일함수 조절막 상의 제3 상부 게이트 전극을 포함하고,
    상기 제3 일함수 조절막은 상기 제1 일함수 조절막과 동일한 물질을 포함하고,
    상기 제3 일함수 조절막의 두께는 상기 제1 일함수 조절막의 두께와 실질적으로 동일하고,
    상기 제1 강유전체 물질막 및 상기 제3 강유전체 물질막은 금속 산화물을 포함하고,
    상기 제3 강유전체 물질막은 일함수 조절 물질을 포함하고,
    상기 제1 강유전체 물질막은 상기 일함수 조절 물질을 비포함하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 일함수 조절막의 두께는 상기 제2 일함수 조절막의 두께와 실질적으로 동일하고,
    상기 제1 강유전체 물질막 및 상기 제2 강유전체 물질막은 금속 산화물을 포함하고,
    상기 제1 강유전체 물질막은 일함수 조절 물질을 포함하고,
    상기 제2 강유전체 물질막은 상기 일함수 조절 물질을 비포함하는 반도체 장치.
  6. 제5 항에 있어서,
    상기 제1 게이트 스택의 유효 일함수는 상기 제2 게이트 스택의 유효 일함수보다 작고,
    상기 금속 산화물은 하프늄(Hf)을 포함하고,
    상기 일함수 조절 물질은 란타넘(La), 마그네슘(Mg) 및 이트륨(Y) 중 적어도 하나를 포함하는 반도체 장치.
  7. 제5 항에 있어서,
    상기 제1 게이트 스택의 유효 일함수는 상기 제2 게이트 스택의 유효 일함수보다 크고,
    상기 금속 산화물은 하프늄(Hf)을 포함하고,
    상기 일함수 조절 물질은 알루미늄(Al), 티타늄(Ti) 및 니오븀(Nb) 중 적어도 하나를 포함하는 반도체 장치.
  8. 제5 항에 있어서,
    상기 기판 상에, 제3 게이트 스택을 포함하는 제3 트랜지스터를 더 포함하고,
    상기 제3 게이트 스택은 상기 기판 상의 제3 강유전체 물질막과, 상기 제3 강유전체 물질막 상에 상기 제3 강유전체 물질막과 접촉하는 제3 일함수 조절막과, 상기 제3 일함수 조절막 상의 제3 상부 게이트 전극을 포함하고,
    상기 제3 일함수 조절막은 상기 제2 일함수 조절막과 동일한 물질을 포함하고,
    상기 제3 일함수 조절막의 두께는 상기 제2 일함수 조절막의 두께보다 크고,
    상기 제3 강유전체 물질막은 상기 금속 산화물을 포함하고,
    상기 제3 강유전체 물질막은 상기 일함수 조절 물질을 비포함하는 반도체 장치.
  9. 제1 항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 각각 NC(negative capacitance) FET인 반도체 장치.
  10. 기판 상에, 제1 게이트 스택을 포함하는 제1 트랜지스터; 및
    상기 기판 상에, 제2 게이트 스택을 포함하는 제2 트랜지스터를 포함하고,
    상기 제1 게이트 스택은 상기 기판 상의 제1 강유전체 물질막과, 상기 제1 강유전체 물질막 상에 상기 제1 강유전체 물질막과 접촉하는 제1 일함수 조절막과, 상기 제1 일함수 조절막 상의 제1 상부 게이트 전극을 포함하고,
    상기 제2 게이트 스택은 상기 기판 상의 제2 강유전체 물질막과, 상기 제2 강유전체 물질막 상에 상기 제2 강유전체 물질막과 접촉하는 제2 일함수 조절막과, 상기 제2 일함수 조절막 상의 제2 상부 게이트 전극을 포함하고,
    상기 제1 강유전체 물질막 및 상기 제2 강유전체 물질막은 동일한 물질을 포함하고,
    상기 제1 강유전체 물질막의 두께는 상기 제2 강유전체 물질막의 두께와 동일하고,
    상기 제1 게이트 스택의 유효 일함수는 상기 제2 게이트 스택의 유효 일함수와 다른 반도체 장치.
  11. 제10 항에 있어서,
    상기 제1 일함수 조절막은 상기 제2 일함수 조절막과 동일한 물질을 포함하고,
    상기 제1 일함수 조절막의 두께는 상기 제2 일함수 조절막의 두께보다 작은 반도체 장치.
  12. 제11 항에 있어서,
    상기 제1 게이트 스택의 유효 일함수는 상기 제2 게이트 스택의 유효 일함수보다 작고,
    상기 제1 일함수 조절막은 티타늄 질화물을 포함하는 반도체 장치.
  13. 제10 항에 있어서,
    상기 제1 일함수 조절막은 상기 제2 일함수 조절막과 다른 물질을 포함하는 반도체 장치.
  14. 제13 항에 있어서,
    상기 제1 게이트 스택의 유효 일함수는 상기 제2 게이트 스택의 유효 일함수보다 작고,
    상기 제1 일함수 조절막은 티타늄 탄질화물(TiCN), 티타늄 질화물(TiN) 및 텅스텐 탄질화물(WCN) 중 적어도 하나를 포함하고,
    상기 제2 일함수 조절막은 백금(Pt), 이리듐(Ir), 루테늄(Ru), 몰리브덴 질화물(MoN) 및 몰리브덴(Mo) 중 적어도 하나를 포함하는 반도체 장치.
  15. 제13 항에 있어서,
    상기 제1 게이트 스택의 유효 일함수는 상기 제2 게이트 스택의 유효 일함수보다 크고,
    상기 제1 일함수 조절막은 티타늄 탄질화물(TiCN), 티타늄 질화물(TiN) 및 텅스텐 탄질화물(WCN) 중 적어도 하나를 포함하고,
    상기 제2 일함수 조절막은 텅스텐(W), 티타늄 실리콘 질화물(TiSiN), 티타늄 알루미늄 질화물(TiAlN), 티타늄 보론 질화물(TiBN) 및 탄탈륨 질화물(TaN) 중 적어도 하나를 포함하는 반도체 장치.
  16. 제13 항에 있어서,
    상기 기판 상에, 제3 게이트 스택을 포함하는 제3 트랜지스터를 더 포함하고,
    상기 제3 게이트 스택은 상기 기판 상의 제3 강유전체 물질막과, 상기 제3 강유전체 물질막 상에 상기 제3 강유전체 물질막과 접촉하는 제3 일함수 조절막과, 상기 제3 일함수 조절막 상의 제3 상부 게이트 전극을 포함하고,
    상기 제3 일함수 조절막은 상기 제1 일함수 조절막과 동일한 물질을 포함하고,
    상기 제3 일함수 조절막의 두께는 상기 제1 일함수 조절막의 두께보다 크고,
    상기 제3 강유전체 물질막은 상기 제1 강유전체 물질막과 동일한 물질을 포함하고,
    상기 제3 강유전체 물질막의 두께는 상기 제1 강유전체 물질막의 두께와 동일한 반도체 장치.
  17. 기판 상에, 제1 게이트 스택을 포함하는 제1 NCFET;
    상기 기판 상에, 제2 게이트 스택을 포함하는 제2 NCFET;을 포함하고,
    상기 제1 게이트 스택은 상기 기판 상의 제1 계면막과, 상기 제1 계면막 상의 제1 게이트 절연막과, 상기 제1 게이트 절연막 상에 상기 제1 게이트 절연막과 접촉하는 제1 일함수 조절막과, 상기 제1 일함수 조절막 상의 제1 상부 게이트 전극을 포함하고,
    상기 제2 게이트 스택은 상기 기판 상의 제2 계면막과, 상기 제2 계면막 상의 제2 게이트 절연막과, 상기 제2 게이트 절연막 상에 상기 제2 게이트 절연막과 접촉하는 제2 일함수 조절막과, 상기 제2 일함수 조절막 상의 제2 상부 게이트 전극을 포함하고,
    상기 제1 게이트 스택의 구조는 상기 제2 게이트 스택의 구조와 다르고,
    상기 제1 게이트 스택의 유효 일함수는 상기 제1 게이트 스택의 유효 일함수와 다른 반도체 장치.
  18. 제17 항에 있어서,
    상기 제1 게이트 절연막은 상기 제2 게이트 절연막과 동일한 물질을 포함하고,
    상기 제1 게이트 절연막의 두께는 상기 제2 게이트 절연막의 두께와 동일하고,
    상기 제1 일함수 조절막은 상기 제2 일함수 조절막과 동일한 물질을 포함하고,
    상기 제1 일함수 조절막의 두께는 상기 제2 일함수 조절막의 두께와 다른 반도체 장치.
  19. 제17 항에 있어서,
    상기 제1 게이트 절연막은 상기 제2 게이트 절연막과 동일한 금속 산화물을 포함하고,
    상기 제1 일함수 조절막은 상기 제2 일함수 조절막과 동일한 물질을 포함하고,
    상기 제1 일함수 조절막의 두께는 상기 제2 일함수 조절막의 두께와 동일하고,
    상기 제1 게이트 절연막은 일함수 조절 물질을 포함하고,
    상기 제2 게이트 절연막은 상기 일함수 조절 물질을 비포함하는 반도체 장치.
  20. 제17 항에 있어서,
    상기 제1 게이트 절연막은 상기 제2 게이트 절연막과 동일한 물질을 포함하고,
    상기 제1 게이트 절연막의 두께는 상기 제2 게이트 절연막의 두께와 동일하고,
    상기 제1 일함수 조절막은 상기 제2 일함수 조절막과 다른 물질을 포함하는 반도체 장치.
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