KR20230022608A - 반도체 장치 제조 방법 - Google Patents

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박준모
최규봉
박연호
박은실
이진석
임왕섭
최경인
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삼성전자주식회사
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Abstract

반도체 장치 제조 방법이 제공된다. 상기 반도체 장치 제조 방법은 기판 상에 제1 방향으로 연장되고, 제1 방향과 다른 제2 방향으로 순차적으로 배치되면서 서로 인접하게 배치되는 제1 내지 제3 예비 활성 패턴을 형성하되, 제1 예비 활성 패턴과 제2 예비 활성 패턴은 제2 방향으로 제1 간격만큼 이격되고, 제2 예비 활성 패턴과 제3 예비 활성 패턴은 제2 방향으로 제1 간격과 상이한 제2 간격만큼 이격되고, 제1 예비 활성 패턴 및 제2 예비 활성 패턴 사이에 배치되는 제1 필드 절연막 및 제2 예비 활성 패턴 및 제3 예비 활성 패턴 사이에 배치되는 제2 필드 절연막을 형성하고, 제1 내지 제3 예비 활성 패턴 및 제1 내지 제2 필드 절연막의 프로파일 따라 연장되는 더미 도전 물질막을 형성하고, 더미 도전 물질막 상에 마스크 패턴을 형성하되, 제1 예비 활성 패턴의 측벽 상에 배치되는 더미 도전 물질막과 마스크 패턴에 대한 제1 적층 두께는 제1 필드 절연막 상에 배치되는 더미 도전 물질막과 마스크 패턴에 대한 제2 적층 두께보다 작고, 마스크 패턴을 이용하여 각각의 제1 내지 제2 필드 절연막의 중앙 일부를 식각하여 제1 내지 제2 트랜치를 형성하고, 각각의 제1 및 제2 트랜치를 각각 채우는 제1 및 제2 댐(DAM) 구조체를 형성하고, 제1 및 제2 댐 구조체와 더미 도전 물질막을 덮는 더미 전극을 형성하고, 각각의 제1 및 제2 댐 구조체를 기초로 형성된 제1 및 제2 게이트 분리 구조체 및 제1 내지 제3 예비 활성 패턴을 기초로 형성된 제1 내지 제3 활성 패턴을 각각 덮고 제1 및 제2 게이트 분리 구조체에 의해 분리되는 제1 내지 제3 게이트 전극을 형성하되, 제1 게이트 분리 구조체는 제1 게이트 전극과 제2 게이트 전극을 분리하고, 제2 게이트 분리 구조체는 제2 게이트 전극과 제3 게이트 전극을 분리하는 것을 포함한다.

Description

반도체 장치 제조 방법{A MANUFACTURING OF A SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 제조 방법에 관한 것이다.
반도체 장치가 고집적화 됨에 따라, 사용자가 요구하는 트랜지스터 성능을 구현하기 점점 어려워지고 있다. 이러한 기술적 어려움을 극복하기 위해, 다양한 전계효과 트랜지스터 구조들이 제안되어 왔다. 예를 들면, 고유전막-금속 게이트 구조가, 실리콘 산화물 및 다결정 실리콘을 각각 게이트 절연층 및 게이트 전극 물질로 사용하는, 종래의 전계 효과 트랜지스터를 대체하기 위해 제안되었다.
전계효과 트랜지스터의 피쳐 사이즈(feature size)가 감소함에 따라, 게이트 길이와 그 아래에 형성되는 채널의 길이도 작아지게 된다. 이에 따라, 집적 회로들의 성능을 결정하는 중요한 인자인 트랜지스터들의 동작 안정도 및 신뢰성을 향상시키기 위하여 집적회로 소자의 제조 공정 및 구조를 개선하기 위한 다양한 노력이 이루어지고 있다.
본 발명이 해결하고자 하는 기술적 과제는, 본 발명이 해결하고자 하는 기술적 과제는, 서로 다양한 간격을 갖는 복수 활성 영역에 대해 일정한 게이트 구조체를 제공하면서 자기 정렬(Self-Aligned)적인 방식으로 게이트 분리 구조체의 하부 구조를 형성함으로써 동작 성능 및 신뢰성을 개선할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 해당 기술 분야의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 반도체 장치 제조 방법은 기판 상에 제1 방향으로 연장되고, 제1 방향과 다른 제2 방향으로 순차적으로 배치되면서 서로 인접하게 배치되는 제1 내지 제3 예비 활성 패턴을 형성하되, 제1 예비 활성 패턴과 제2 예비 활성 패턴은 제2 방향으로 제1 간격만큼 이격되고, 제2 예비 활성 패턴과 제3 예비 활성 패턴은 제2 방향으로 제1 간격과 상이한 제2 간격만큼 이격되고, 제1 예비 활성 패턴 및 제2 예비 활성 패턴 사이에 배치되는 제1 필드 절연막 및 제2 예비 활성 패턴 및 제3 예비 활성 패턴 사이에 배치되는 제2 필드 절연막을 형성하고, 제1 내지 제3 예비 활성 패턴 및 제1 내지 제2 필드 절연막의 프로파일 따라 연장되는 더미 도전 물질막을 형성하고, 더미 도전 물질막 상에 마스크 패턴을 형성하되, 제1 예비 활성 패턴의 측벽 상에 배치되는 더미 도전 물질막과 마스크 패턴에 대한 제1 적층 두께는 제1 필드 절연막 상에 배치되는 더미 도전 물질막과 마스크 패턴에 대한 제2 적층 두께보다 작고, 마스크 패턴을 이용하여 각각의 제1 내지 제2 필드 절연막의 중앙 일부를 식각하여 제1 내지 제2 트랜치를 형성하고, 각각의 제1 및 제2 트랜치를 각각 채우는 제1 및 제2 댐(DAM) 구조체를 형성하고, 제1 및 제2 댐 구조체와 더미 도전 물질막을 덮는 더미 전극을 형성하고, 각각의 제1 및 제2 댐 구조체를 기초로 형성된 제1 및 제2 게이트 분리 구조체 및 제1 내지 제3 예비 활성 패턴을 기초로 형성된 제1 내지 제3 활성 패턴을 각각 덮고 제1 및 제2 게이트 분리 구조체에 의해 분리되는 제1 내지 제3 게이트 전극을 형성하되, 제1 게이트 분리 구조체는 제1 게이트 전극과 제2 게이트 전극을 분리하고, 제2 게이트 분리 구조체는 제2 게이트 전극과 제3 게이트 전극을 분리하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 반도체 장치 제조 방법은 기판 상에 제1 방향으로 연장되고, 제1 방향과 다른 제2 방향으로 순차적으로 배치되면서 서로 인접하게 배치되는 제1 내지 제3 예비 활성 패턴을 형성하되, 제1 예비 활성 패턴과 제2 예비 활성 패턴은 제2 방향으로 제1 간격만큼 이격되고, 제2 예비 활성 패턴과 제3 예비 활성 패턴은 제2 방향으로 제1 간격과 상이한 제2 간격만큼 이격되고, 제1 예비 활성 패턴 및 제2 예비 활성 패턴 사이에 배치되는 제1 필드 절연막 및 제2 예비 활성 패턴 및 제3 예비 활성 패턴 사이에 배치되는 제2 필드 절연막을 형성하고, 제1 내지 제3 예비 활성 패턴 및 제1 내지 제2 필드 절연막의 프로파일 따라 연장되는 더미 도전 물질막을 형성하고, 더미 도전 물질막 상에 제1 및 제2 마스크 패턴을 형성하되, 제1 마스크 패턴은 제1 내지 제3 예비 활성 패턴의 최상면 상에 배치되고 제2 마스크 패턴은 제1 내지 제2 필드 절연막 상에 배치되고, 제1 및 제2 마스크 패턴을 이용하여 제1 내지 제2 필드 절연막의 중앙 일부를 각각 식각하여 제1 내지 제2 트랜치를 형성하고, 각각의 제1 및 제2 트랜치를 각각 채우는 제1 및 제2 댐(DAM) 구조체를 형성하고, 제1 및 제2 댐 구조체와 더미 도전 물질막을 덮는 더미 전극을 형성하고, 각각의 제1 및 제2 댐 구조체를 기초로 형성된 제1 및 제2 게이트 분리 구조체 및 제1 내지 제3 예비 활성 패턴을 기초로 형성된 제1 내지 제3 활성 패턴을 각각 덮고 제1 및 제2 게이트 분리 구조체에 의해 분리되는 제1 내지 제3 게이트 전극을 형성하되, 제1 게이트 분리 구조체는 제1 게이트 전극과 제2 게이트 전극을 분리하고, 제2 게이트 분리 구조체는 제2 게이트 전극과 제3 게이트 전극을 분리하는 것을 포함하되, 제1 및 제2 마스크 패턴은 제1 내지 제3 예비 활성 패턴의 측벽 상에 비배치된다.
상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 반도체 장치 제조 방법은 기판 상에 제1 방향으로 연장되고, 제1 방향과 다른 제2 방향으로 순차적으로 배치되면서 서로 인접하게 배치되는 제1 내지 제3 예비 활성 패턴을 형성하되, 제1 예비 활성 패턴과 제2 예비 활성 패턴은 제2 방향으로 제1 간격만큼 이격되고, 제2 예비 활성 패턴과 제3 예비 활성 패턴은 제2 방향으로 제1 간격과 상이한 제2 간격만큼 이격되고, 제1 예비 활성 패턴 및 제2 예비 활성 패턴 사이에 배치되는 제1 필드 절연막 및 제2 예비 활성 패턴 및 제3 예비 활성 패턴 사이에 배치되는 제2 필드 절연막을 형성하고, 제1 내지 제3 예비 활성 패턴 및 제1 내지 제2 필드 절연막의 프로파일 따라 연장되는 더미 도전 물질막을 형성하되, 더미 도전 물질막은 제1 내지 제2 필드 절연막 상에서 제1 두께를 갖고, 제1 내지 제3 예비 활성 패턴의 최상면 상에서 제2 두께를 갖고, 제1 내지 제3 예비 활성 패턴의 측벽 상에서 제3 두께를 갖고, 더미 도전 물질막 상에 마스크 패턴을 형성하되, 마스크 패턴은 제1 내지 제3 예비 활성 패턴의 측벽 상에 비배치되고, 마스크 패턴을 이용하여 제1 내지 제2 필드 절연막의 중앙 일부를 각각 식각하여 제1 내지 제2 트랜치를 형성하고, 각각의 제1 및 제2 트랜치를 각각 채우는 제1 및 제2 댐(DAM) 구조체를 형성하고, 제1 및 제2 댐 구조체와 더미 도전 물질막을 덮는 더미 전극을 형성하고, 각각의 제1 및 제2 댐 구조체를 기초로 형성된 제1 및 제2 게이트 분리 구조체 및 제1 내지 제3 예비 활성 패턴을 기초로 형성된 제1 내지 제3 활성 패턴을 각각 덮고 제1 및 제2 게이트 분리 구조체에 의해 분리되는 제1 내지 제3 게이트 전극을 형성하되, 제1 게이트 분리 구조체는 제1 게이트 전극과 제2 게이트 전극을 분리하고, 제2 게이트 분리 구조체는 제2 게이트 전극과 제3 게이트 전극을 분리하는 것을 포함하되, 제1 두께는 제2 두께보다 작고, 제1 두께는 제3 두께보다 두껍다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2 내지 도 6은 각각 도 1의 A - A, B - B, C - C, D - D, E - E를 따라 절단한 단면도이다.
도 7은 본 발명의 또 다른 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 8은 본 발명의 또 다른 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 9는 본 발명의 또 다른 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 10 내지 도 13은 각각 도 9의 F - F, G - G, H - H, I - I를 따라 절단한 단면도이다.
도 14는 본 발명의 또 다른 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 15은 각각 도 14의 J - J를 따라 절단한 단면도이다.
도 16 내지 도 29은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 30 내지 도 38은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다. 도 1 내지 도 38의 설명에서 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호 사용하며, 해당 구성요소에 대한 중복된 설명은 생략하기로 한다. 또한 본 발명의 여러 도면에 걸쳐서, 유사한 구성요소에 대해서는 유사한 참조부호가 사용된다.
몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET), 평면(planar) 트랜지스터 및 나노 와이어 또는 나노 시트를 포함하는 트랜지스터, MBCFETTM(Multi-Bridge Channel Field Effect Transistor)를 도시하였지만, 이에 제한되는 것은 아니다. 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다. 덧붙여, 본 발명의 기술적 사상은 2차원 물질을 기반으로하는 트랜지스터(2D material based FETs) 및 이의 이종 구조(heterostructure)에 적용될 수 있다.
또한, 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 2 내지 도 6은 각각 도 1의 A - A, B - B, C - C, D - D, E - E를 따라 절단한 단면도이다.
도 1 내지 도 6을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 활성 패턴(AP1)과, 제2 활성 패턴(AP2)과, 제3 활성 패턴(AP3)과, 복수의 제1 게이트 전극(120)과, 복수의 제2 게이트 전극(220)과, 복수의 제3 게이트 전극(320), 제1 게이트 분리 구조체(160) 및 제2 게이트 분리 구조체(170)을 포함할 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 활성 패턴(AP1)과, 제2 활성 패턴(AP2)과, 제3 활성 패턴(AP3)은 서로 간에 제2 방향(D2)으로 이격되어 배치될 수 있다. 예를 들어, 제1 방향(D1)은 제2 방향(D2)과 교차되는 방향이다. 제1 활성 패턴(AP1)은 제2 활성 패턴(AP2)과 제3 활성 패턴(AP3) 사이에 배치될 수 있다. 제1 활성 패턴(AP1)은 제2 활성 패턴(AP2) 및 제3 활성 패턴(AP3)과 제2 방향(D2)으로 인접한다. 제1 활성 패턴(AP1)과 제2 활성 패턴(AP2)는 제2 방향(D2)으로 제1 간격(AS1)만큼 이격되고, 제1 활성 패턴(AP1)과 제3 활성 패턴(AP3)는 제2 방향(D2)으로 제2 간격(AS2)만큼 이격된다.
도면상에서, 예시적으로, 제1 활성 패턴(AP1)를 중심으로 제2 활성 패턴(AP2)와 제3 활성 패턴(AP3)이 제2 방향(D2)으로 서로 다른 간격(AS1, AS2)로 이격되어 배치되었지만, 이에 제한되지 않고 다양하게 변경될 수 있다.
제1 게이트 분리 구조체(160)은 제1 활성 패턴(AP1)과 제2 활성 패턴(AP2) 사이에 제1 방향(D1)으로 길게 연장되면서 배치될 수 있다. 제2 게이트 분리 구조체(170)은 제1 활성 패턴(AP1)과 제3 활성 패턴(AP3) 사이에 제1 방향(D1)으로 길게 연장되면서 배치될 수 있다. 제1 게이트 분리 구조체(160) 및 제2 게이트 분리 구조체(170)에 관한 내용은 후술한다.
예를 들어, 제1 활성 패턴(AP1) 내지 제3 활성 패턴(AP3)는 각각의 스탠다드 셀에 포함된 활성 영역일 수 있다. 일 예로, 제1 활성 패턴(AP1)은 PMOS가 형성되는 영역일 수 있고, 제3 활성 패턴(AP3)은 NMOS가 형성되는 영역일 수 있다. 다른 예로, 제1 활성 패턴(AP1)은 NMOS가 형성되는 영역일 수 있고, 제3 활성 패턴(AP3)은 PMOS가 형성되는 영역일 수 있다.
일 예시적으로, 제2 활성 패턴(AP2)는 제3 활성 패턴(AP3)과 동일 도전형의 트랜지스터가 형성되는 영역일 수 있다. 일 예로, 제3 활성 패턴(AP3)이 PMOS가 형성되는 영역일 경우, 제2 활성 패턴(AP2)는 PMOS가 형성되는 영역일 수 있다. 다른 예로, 제3 활성 패턴(AP3)이 NMOS가 형성되는 영역일 경우, 제2 활성 패턴(AP2)는 NMOS가 형성되는 영역일 수 있다. 본 발명의 기술적 사상은 상기 예시들에 제한되지 않는다.
제1 활성 패턴(AP1)은 제1 하부 패턴(110)과, 복수의 제1 시트 패턴(NS1)을 포함할 수 있다. 제2 활성 패턴(AP2)은 제2 하부 패턴(210)과, 복수의 제2 시트 패턴(NS2)을 포함할 수 있다. 제3 활성 패턴(AP3)은 제3 하부 패턴(310)과, 복수의 제3 시트 패턴(NS3)을 포함할 수 있다.
제1 하부 패턴(110)과, 제2 하부 패턴(210)과, 제3 하부 패턴(310)은 각각 기판(100)으로부터 돌출될 수 있다. 제1 하부 패턴(110)과, 제2 하부 패턴(210)과, 제3 하부 패턴(310)은 각각 제1 방향(D1)으로 길게 연장될 수 있다.
제1 하부 패턴(110)은 제2 하부 패턴(210) 및 제3 하부 패턴(310)과 제2 방향(D2)으로 이격될 수 있다. 제1 하부 패턴(110)과, 제2 하부 패턴(210)과, 제3 하부 패턴(310)은 각각 제1 방향(D1)으로 연장되는 핀 트렌치(FT)에 의해 분리될 수 있다. 제1 하부 패턴(110)과 제2 하부 패턴(210)는 제2 방향(D2)으로 제1 간격(AS1)만큼 이격되고, 제1 하부 패턴(110)과 제3 하부 패턴(210)는 제2 방향(D2)으로 제2 간격(AS2)만큼 이격된다.
복수의 제1 시트 패턴(NS1)은 제1 하부 패턴(110) 상에 배치될 수 있다. 복수의 제1 시트 패턴(NS1)은 제1 하부 패턴(110)과 제3 방향(D3)으로 이격될 수 있다. 서로 간에 이격된 복수의 제1 시트 패턴(NS1)은 제1 하부 패턴(110)의 상면을 따라 제1 방향(D1)으로 배열될 수 있다.
복수의 제2 시트 패턴(NS2)은 제2 하부 패턴(210) 상에 배치될 수 있고, 복수의 제2 시트 패턴(NS2)와 제2 하부 패턴(210)의 배치는 복수의 제1 시트 패턴(NS1)와 제1 하부 패턴(110)의 배치에 대응되어 복수의 제1 시트 패턴(NS1)와 제1 하부 패턴(110)에 대한 설명으로 대체될 수 있고, 이는 복수의 제3 시트 패턴(NS3)와 제3 하부 패턴(310)의 배치에 대한 설명 또한 대체되는 것은 자명하다.
각각의 제1 시트 패턴(NS1)은 제3 방향(D3)으로 순차적으로 배치된 복수의 나노 시트를 포함할 수 있다. 각각의 제2 시트 패턴(NS2)은 제3 방향(D3)으로 순차적으로 배치된 복수의 나노 시트를 포함할 수 있다. 각각의 제3 시트 패턴(NS3)은 제3 방향(D3)으로 순차적으로 배치된 복수의 나노 시트를 포함할 수 있다. 여기에서, 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 교차하는 방향일 수 있다. 예를 들어, 제3 방향(D3)은 기판(100)의 두께 방향일 수 있다.
도 2 내지 도 4에서, 각각의 제1 시트 패턴(NS1)과, 각각의 제2 시트 패턴(NS2)과, 각각의 제3 시트 패턴(NS3)은 제3 방향(D3)으로 3개가 배치되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
각각의 제1 하부 패턴(110), 제2 하부 패턴(210) 및 제3 하부 패턴(310)은 기판(100)의 일부의 식각하여 형성된 것일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 각각의 제1 하부 패턴(110), 제2 하부 패턴(210) 및 제3 하부 패턴(310)은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 각각의 제1 하부 패턴(110), 제2 하부 패턴(210) 및 제3 하부 패턴(310)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체는 예를 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
각각의 제1 시트 패턴(NS1)은 원소 반도체 물질인 실리콘 또는 게르마늄, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체 중 하나를 포함할 수 있다. 각각의 제2 시트 패턴(NS2)은 원소 반도체 물질인 실리콘 또는 게르마늄, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체 중 하나를 포함할 수 있다. 각각의 제3 시트 패턴(NS3)은 원소 반도체 물질인 실리콘 또는 게르마늄, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체 중 하나를 포함할 수 있다.
예를 들어, 제1 시트 패턴(NS1)의 제2 방향(D2)으로의 폭은 제1 하부 패턴(110)의 제2 방향(D2)으로의 폭에 비례하여 커지거나 작아질 수 있다.
제1 필드 절연막(105)은 제1 하부 패턴(110)의 측벽과, 제2 하부 패턴(210)의 측벽을 덮을 수 있다. 제2 필드 절연막(107)은 제1 하부 패턴(110)의 측벽과, 제3 하부 패턴(310)의 측벽을 덮을 수 있다. 도시된 것과 달리, 제1 하부 패턴(110)의 일부와, 제2 하부 패턴(210)의 일부와, 제3 하부 패턴(310)의 일부는 제1 필드 절연막(105) 및 제2 필드 절연막(107)의 상면(105US, 107US)보다 제3 방향(D3)으로 돌출될 수 있다.
각각의 제1 시트 패턴(NS1)과, 각각의 제2 시트 패턴(NS2)과, 각각의 제3 시트 패턴(NS3)은 제1 필드 절연막(105) 및 제2 필드 절연막(107)의 상면(105US, 107US)보다 높게 배치된다. 제1 및 제2 필드 절연막(105, 107)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막을 포함할 수 있다.
복수의 제1 게이트 구조체(GS1)는 기판(100) 상에 배치될 수 있다. 복수의 제1 게이트 구조체(GS1)는 제1 방향(D1)으로 길게 연장된 제1 게이트 분리 구조체(160) 및 제2 게이트 구조체(170) 사이에 배치될 수 있다. 각각의 제1 게이트 구조체(GS1)는 제2 방향(D2)으로 연장될 수 있다. 인접하는 제1 게이트 구조체(GS1)는 제1 방향(D1)으로 이격될 수 있다.
제1 게이트 구조체(GS1)는 제1 활성 패턴(AP1) 상에 배치될 수 있다. 제1 게이트 구조체(GS1)는 제1 활성 패턴(AP1)과 교차할 수 있다. 제2 게이트 구조체(GS2)는 제2 활성 패턴(AP2) 상에 배치될 수 있다. 제2 게이트 구조체(GS2)는 제2 활성 패턴(AP2)과 교차할 수 있다. 도시되지 않았지만, 제1 제3 게이트 전극(320)을 포함하는 제3 게이트 구조체가 제3 활성 패턴(AP3)를 교차하고, 제3 활성 패턴(AP3) 상에 배치될 수 있다.
복수의 제2 게이트 구조체(GS2)는 기판(100) 상에 배치될 수 있다. 각각의 제2 게이트 구조체(GS2)는 제2 방향(D2)으로 연장될 수 있다. 인접하는 제2 게이트 구조체(GS2)는 제1 방향(D1)으로 이격될 수 있다. 서로 간에 대응되는 제1 게이트 구조체(GS1)과 제2 게이트 구조체(GS2)는 제1 게이트 분리 구조체(160)를 사이에 두고 마주볼 수 있다. 또한 서로 간에 대응되는 제1 게이트 구조체(GS1)과 제3 게이트 구조체는 제2 게이트 분리 구조체(170)를 사이에 두고 마주볼 수 있다. 다르게 설명하면, 서로 간에 대응되는 제1 게이트 구조체(GS1), 제2 게이트 구조체(GS2) 및 제3 게이트 구조체는 제2 방향(D2)으로 정렬될 수 있다.
제1 게이트 구조체(GS1)는 예를 들어, 제1 게이트 전극(120), 제1 게이트 절연막(130), 제1 게이트 스페이서(140) 및 제1 게이트 캡핑 패턴(145)을 포함할 수 있다. 제2 게이트 구조체(GS2)는 예를 들어, 제2 게이트 전극(220), 제2 게이트 절연막(230), 제2 게이트 스페이서(240) 및 제2 게이트 캡핑 패턴을 포함할 수 있다. 제3 게이트 구조체는 예를 들어, 제3 게이트 전극(320), 제3 게이트 절연막(330), 제3 게이트 스페이서 및 제3 게이트 캡핑 패턴을 포함할 수 있다.
제1 게이트 전극(120)은 제1 하부 패턴(110) 상에 형성될 수 있다. 제1 게이트 전극(120)은 제1 하부 패턴(110)과 교차할 수 있다. 제1 게이트 전극(120)은 제1 시트 패턴(NS1)을 감쌀 수 있다.
제2 게이트 전극(220)은 제2 하부 패턴(210) 상에 형성될 수 있다. 제2 게이트 전극(220)은 제2 하부 패턴(210)과 교차할 수 있다. 제2 게이트 전극(220)은 제2 시트 패턴(NS2)을 감쌀 수 있다. 제3 게이트 전극(320)은 제3 하부 패턴(310) 상에 형성될 수 있다. 제3 게이트 전극(320)은 제3 하부 패턴(310)과 교차할 수 있다. 제3 게이트 전극(320)은 제3 시트 패턴(NS3)을 감쌀 수 있다.
제1 게이트 전극(120) 내지 제3 게이트 전극(320)은 하나의 금속층으로 도시되었지만, 이에 제한되지 않고 복수의 금속층으로 구현될 수 있다.
제1 게이트 전극(120) 내지 제3 게이트 전극(320)은 금속, 금속합금, 도전성 금속 질화물, 금속 실리사이드, 도핑된 반도체 물질, 도전성 금속 산화물 및 도전성 금속 산질화물 중 적어도 하나를 포함할 수 있다. 제1 게이트 전극(120) 내지 제3 게이트 전극(320)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 도전성 금속 산화물 및 도전성 금속 산질화물은 상술한 물질이 산화된 형태를 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 게이트 전극(120) 내지 제3 게이트 전극(320)은 4개인 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 제1 게이트 전극(120) 내지 제3 게이트 전극(320)은 4개보다 많을 수도 있고, 작을 수도 있다.
제1 게이트 전극(120)의 상면(120US), 제2 게이트 전극(220)의 상면(220US) 및 제3 게이트 전극(320)의 상면(320US) 는 기판(100)을 기준으로 동일한 높이를 갖고, 특히 제1 및 제2 게이트 분리 구조체(160, 170)에 인접한 영역의 상면은 평평한(planar) 하나의 평면 형태를 가질 수 있다.
기판(100)을 기준으로 동일한 높이에서, 제1 시트 패턴(NS1)과 제1 게이트 분리 구조체(160) 사이에 배치되는 제1 게이트 전극(120)의 제2 방향(D2)의 폭(W11)과, 제2 시트 패턴(NS2)과 제1 게이트 분리 구조체(160) 사이에 배치되는 제2 게이트 전극(220)의 제2 방향(D2)의 폭(W21)이 동일하다. 마찬가지로, 기판(100)을 기준으로 동일한 높이에서, 제1 시트 패턴(NS1)과 제2 게이트 분리 구조체(170) 사이에 배치되는 제1 게이트 전극(120)의 제2 방향(D2)의 폭(W12)과, 제3 시트 패턴(NS3)과 제2 게이트 분리 구조체(170) 사이에 배치되는 제3 게이트 전극(320)의 제2 방향(D2)의 폭(W32)이 동일하다.
또한, 제2 활성 패턴(AP2)과 제1 간격(AS1)만큼 이격되고, 제3 활성 패턴(AP3)과 제1 간격(AS1)과 상이한 제2 간격(AS2)만큼 이격된 제1 활성 패턴(AP1)에 대하여, 제1 게이트 전극(120)의 제2 방향(D2)의 폭(W11)와 제1 게이트 전극(120)의 제2 방향(D2)의 폭(W12)이 동일하므로, 반도체 장치의 동작 성능 및 동작 신뢰도를 개선시킬 수 있다.
제1 게이트 절연막(130)은 제1 필드 절연막의 상면(105US), 제2 필드 절연막의 상면(107US), 제1 하부 패턴(110)의 상면, 제1 게이트 분리 구조체(160)의 측벽 및 제2 게이트 분리 구조체(170)의 측벽을 따라 연장될 수 있다. 제1 게이트 절연막(130)은 제1 시트 패턴(NS1)을 감쌀 수 있다. 제1 게이트 절연막(130)은 제1 시트 패턴(NS1)의 둘레의 둘레를 따라 배치될 수 있다. 제1 게이트 전극(120)은 제1 게이트 절연막(130) 상에 배치된다.
제2 게이트 절연막(230)은 제1 필드 절연막의 상면(105US), 제2 하부 패턴(210)의 상면, 제1 게이트 분리 구조체(160)의 측벽을 따라 연장될 수 있다. 제2 게이트 절연막(230)은 제2 시트 패턴(NS2)을 감쌀 수 있다. 제2 게이트 절연막(230)은 제2 시트 패턴(NS2)의 둘레를 따라 배치될 수 있다. 제2 게이트 전극(220)은 제2 게이트 절연막(230) 상에 배치된다.
제3 게이트 절연막(330)은 제2 필드 절연막의 상면(107US), 제2 하부 패턴(310)의 상면, 제2 게이트 분리 구조체(170)의 측벽을 따라 연장될 수 있다. 제3 게이트 절연막(330)은 제3 시트 패턴(NS3)을 감쌀 수 있다. 제3 게이트 절연막(330)은 제3 시트 패턴(NS3)의 둘레를 따라 배치될 수 있다. 제3 게이트 전극(320)은 제3 게이트 절연막(330) 상에 배치된다.
제1 게이트 절연막(130) 내지 제3 게이트 절연막(330)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 보론 질화물(boron nitride), 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
몇몇 실시예들에 따른 반도체 장치는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어 제1 게이트 절연막(130) 내지 제3 게이트 절연막(330)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일 예로, 제1 게이트 절연막(130) 내지 제3 게이트 절연막(330)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 제1 게이트 절연막(130) 내지 제3 게이트 절연막(330)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 제1 게이트 절연막(130) 내지 제3 게이트 절연막(330)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
제1 게이트 스페이서(140)는 제1 게이트 전극(120)의 측벽 상에 배치될 수 있다. 일 예로, 도 2에서, 제1 하부 패턴(110) 상에 배치된 제1 게이트 스페이서(140)은 제1 외측 스페이서(141)와, 제1 내측 스페이서(142)를 포함할 수 있다. 제1 내측 스페이서(142)는 제3 방향(D3)으로 인접하는 제1 시트 패턴(NS1) 사이에 배치될 수 있다. 다른 예로, 도시되지 않았지만, 제1 하부 패턴(110) 상에 배치된 제1 게이트 스페이서(140)은 제1 내측 스페이서(142)를 포함하지 않고, 제1 외측 스페이서(141)만을 포함할 수 있다.
제2 게이트 스페이서(240)는 제2 게이트 전극(120)의 측벽 상에 배치될 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)는 동일한 도전형의 트랜지스터 형성 영역일 수 있으므로, 제2 하부 패턴(210) 상에 배치된 제2 게이트 스페이서(240)는 제1 하부 패턴(110) 상에 배치된 제1 게이트 스페이서(140)와 동일한 구조를 가질 수 있다. 일 예로, 제1 하부 패턴(110) 상에 배치된 제1 게이트 스페이서(140)가 제1 외측 스페이서(141)와, 제1 내측 스페이서(142)를 포함할 경우, 제2 하부 패턴(210) 상에 배치된 제2 게이트 스페이서(240)는 제2 외측 스페이서(241)와, 제2 내측 스페이서(242)를 포함할 수 있다. 다른 예로, 제1 하부 패턴(110) 상에 배치된 제1 게이트 스페이서(140)가 제1 내측 스페이서(142)를 포함하지 않을 경우, 제2 하부 패턴(210) 상에 배치된 제2 게이트 스페이서(240)도 제2 내측 스페이서(242)를 포함하지 않을 수 있다.
도시되지 않았지만, 일 예로, 제3 하부 패턴(310) 상에 배치된 제3 게이트 스페이서는 제3 외측 스페이서와, 제3 내측 스페이서를 포함할 수 있다. 다른 예로, 제3 하부 패턴(310) 상에 배치된 제3 게이트 스페이서는 제1 내측 스페이서를 포함하지 않고, 제1 외측 스페이서만을 포함할 수 있다.
외측 스페이서(141, 241)와, 내측 스페이서(142, 242)는 각각 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 게이트 캡핑 패턴(145)은 제1 게이트 전극(120) 및 제1 게이트 스페이서(140) 상에 배치될 수 있다. 제1 게이트 캡핑 패턴의 상면(145US)은 제1 층간 절연막(191)의 상면과 동일 평면에 놓일 수 있다. 도시된 것과 달리, 제1 게이트 캡핑 패턴(145)은 제1 게이트 스페이서(140) 사이에 배치될 수 있다.
제2 게이트 캡핑 패턴(245)은 제2 게이트 전극(220) 및 제2 게이트 스페이서(240) 상에 배치될 수 있다. 제2 게이트 캡핑 패턴의 상면(245US)은 제1 층간 절연막(191)의 상면과 동일 평면에 놓일 수 있다. 도시된 것과 달리, 제2 게이트 캡핑 패턴(245)은 제2 게이트 스페이서(240) 사이에 배치될 수 있다.
제1 게이트 캡핑 패턴(145) 및 제2 게이트 캡핑 패턴(245)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 게이트 캡핑 패턴(145) 및 제2 게이트 캡핑 패턴(245)은 제1 층간 절연막(191)에 대한 식각 선택지를 갖는 물질을 포함할 수 있다.
복수의 제1 소오스/드레인 패턴(150)은 제1 하부 패턴(110) 상에 배치될 수 있다. 복수의 제1 소오스/드레인 패턴(150)은 제1 방향(D1)으로 인접하는 제1 게이트 전극(120) 사이에 배치될 수 있다. 각각의 제1 소오스/드레인 패턴(150)은 제1 방향(D1)으로 인접하는 제1 시트 패턴(NS1)과 연결될 수 있다.
복수의 제2 소오스/드레인 패턴(250)은 제2 하부 패턴(210) 상에 배치될 수 있다. 복수의 제2 소오스/드레인 패턴(250)은 제1 방향(D1)으로 인접하는 제2 게이트 전극(220) 사이에 배치될 수 있다. 각각의 제2 소오스/드레인 패턴(250)은 제1 방향(D1)으로 인접하는 제2 시트 패턴(NS2)과 연결될 수 있다.
제1 소오스/드레인 패턴(150)은 제1 시트 패턴(NS1)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다. 제2 소오스/드레인 패턴(250)은 제2 시트 패턴(NS2)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다.
도시되지 않았지만, 제1 소오스/드레인 패턴(150) 및 제2 소오스/드레인 패턴(250) 상에, 소오스/드레인 컨택이 배치될 수 있다. 또한, 소오스/드레인 컨택과 소오스/드레인 패턴(150, 250) 사이에, 금속 실리사이드막이 더 배치될 수 있다.
제1 소오스/드레인 패턴(150) 및 제2 소오스/드레인 패턴(250)는 화살표와 유사한 단면을 갖는 것으로 도시되었지만, 이에 제한되는 것은 아니다.
제1 층간 절연막(191)은 필드 절연막(105) 상에 배치될 수 있다. 제1 층간 절연막(191)은 제1 게이트 구조체(GS1)의 측벽 및 제2 게이트 구조체(GS2)의 측벽을 덮을 수 있다. 제1 층간 절연막(191)은 제1 소오스/드레인 패턴(150) 및 제2 소오스/드레인 패턴(250) 상에 형성될 수 있다. 제1 층간 절연막(191)은 예를 들어, 실리콘 산화물 또는 산화물 계열의 절연 물질을 포함할 수 있다.
제1 게이트 분리 구조체(160) 및 제2 게이트 분리 구조체(170)는 기판(100) 상에 배치될 수 있다. 제1 게이트 분리 구조체(160)는 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 사이의 제1 필드 절연막(105) 상에 배치될 수 있다. 제2 게이트 분리 구조체(170)는 제1 활성 패턴(AP1) 및 제3 활성 패턴(AP3) 사이의 제2 필드 절연막(107) 상에 배치될 수 있다. 제1 게이트 분리 구조체(160)는 제1 방향(D1)을 따라 배치될 수 있다. 제2 게이트 분리 구조체(170)는 제1 방향(D1)을 따라 배치될 수 있다.
제1 게이트 분리 구조체(160) 및 제2 게이트 분리 구조체(170)는 제2 방향(D2)으로 이격되어 배치될 수 있다. 제1 활성 패턴(AP1)은 제2 방향(D2)으로 인접하는 제1 게이트 분리 구조체(160)와 제2 게이트 분리 구조체(170) 사이에 배치될 수 있다. 제1 게이트 구조체(GS1)는 제2 방향(D2)으로 인접한 제1 게이트 분리 구조체(160) 및 제2 게이트 분리 구조체(170) 사이에 배치될 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 분리 구조체(160) 및 제2 게이트 분리 구조체(170)는 스탠다드 셀의 경계를 따라 배치될 수 있다. 예를 들어, 제1 게이트 분리 구조체(160)는 스탠다드 셀 분리 구조체일 수 있다.
제1 게이트 분리 구조체(160)는 제2 방향(D2)으로 인접하는 게이트 전극을 분리할 수 있다. 제1 게이트 구조체(GS1) 및 제2 게이트 구조체(GS2)는 제1 게이트 분리 구조체(160)에 의해 분리될 수 있다. 즉, 제1 게이트 전극(120) 및 제2 게이트 전극(220)은 제1 게이트 분리 구조체(160)에 의해 분리될 수 있다.
다르게 설명하면, 제1 게이트 전극(120) 및 제2 게이트 전극(220)이 단측벽을 포함하는 종단을 포함할 때, 제1 게이트 분리 구조체(160)는 제1 게이트 전극(120)의 종단 및 제2 게이트 전극(220)의 종단 사이에 배치될 수 있다.
제1 게이트 분리 구조체(160)는 제2 방향(D2)으로 정렬된 제1 게이트 구조체(GS1) 및 제2 게이트 구조체(GS2) 사이의 제1 필드 절연막(105) 상에 배치될 수 있다. 제1 게이트 분리 구조체의 상면(160US)는 제1 게이트 캡핑 패턴의 상면(145US) 및 제2 게이트 캡핑 패턴의 상면(245US)과 동일 평면에 놓일 수 있다.
제1 게이트 분리 구조체(160)는 제1 필드 절연막(105) 상의 제1 층간 절연막(191) 내에 배치될 수 있다. 제1 게이트 분리 구조체의 상면(160US)은 제1 층간 절연막(191)의 상면과 동일 평면에 놓일 수 있다.
제2 게이트 분리 구조체(170)는 제2 방향(D2)으로 인접하는 게이트 전극을 분리할 수 있다. 제1 게이트 구조체(GS1) 및 제3 게이트 구조체는 제2 게이트 분리 구조체(170)에 의해 분리될 수 있다. 즉, 제1 게이트 전극(120) 및 제3 게이트 전극(320)은 제1 게이트 분리 구조체(160)에 의해 분리될 수 있다.
다르게 설명하면, 제1 게이트 전극(120) 및 제3 게이트 전극(320)이 단측벽을 포함하는 종단을 포함할 때, 제2 게이트 분리 구조체(170)는 제1 게이트 전극(120)의 종단 및 제3 게이트 전극(320)의 종단 사이에 배치될 수 있다.
제2 게이트 분리 구조체(170)는 제2 방향(D2)으로 정렬된 제1 게이트 구조체(GS1) 및 제3 게이트 구조체 사이의 제2 필드 절연막(107) 상에 배치될 수 있다. 제2 게이트 분리 구조체의 상면(170US)는 제1 게이트 캡핑 패턴의 상면(145US) 및 제3 게이트 캡핑 패턴의 상면과 동일 평면에 놓일 수 있다.
제2 게이트 분리 구조체(170)는 제2 필드 절연막(107) 상의 제1 층간 절연막(191) 내에 배치될 수 있다.
제1 게이트 분리 구조체(160)는 제1 댐(DAM) 구조체(161) 및 제1 게이트 분리 필링막(162)를 포함한다. 제2 게이트 분리 구조체(170)는 제2 댐 구조체(171) 및 제2 게이트 분리 필링막(172)를 포함한다.
제1 댐 구조체(161)은 제1 게이트 분리 구조체(160)의 하부 구조로, 하부 측벽의 일부가 제1 필드 절연막(105)과 접촉할 수 있고, 제1 댐 구조체(161)의 중앙선(161c)과 제1 하부 패턴(110)의 거리(L1)와 제1 댐 구조체(161)의 중앙선(161c)과 제2 하부 패턴(210)과의 거리(L2)가 서로 동일하여, 상기 중앙선(163c)은 핀 트렌치(FT)의 중심을 통과한다. 해당 제1 댐 구조체(163)의 구조는 후술할 도 26, 27 공정에 의해 형성될 수 있다.
제1 댐 구조체(161)의 상면은 제1 게이트 분리 필링막(162)와 접촉할 수 있다.
제1 댐 구조체(161)은 기판(100)을 향할수록 제2 방향(D2)의 폭(W1)이 좁아지는 쐐기 모양을 갖는다. 제1 댐 구조체(161)는 예를 들어, 실리콘 산화물 또는 산화물 계열 및 실리콘 질화물 또는 질화물 계열의 절연 물질을 포함할 수 있다.
제1 게이트 분리 트렌치(160t)는 제1 층간 절연막(191) 내에 배치되고, 제1 게이트 전극(120)과, 제2 게이트 전극(220)과, 제1 게이트 캡핑 패턴(145)과, 제2 게이트 캡핑 패턴(245) 및 제1 댐 구조체(161)의 상면에 의해 정의될 수 있다.
제1 게이트 분리 필링막(162)은 제1 게이트 분리 트렌치(160t)를 채운다.
제1 게이트 분리 필링막(162)은 제1 층간 절연막(191)내에 배치되고, 제1 댐 구조체(161)의 상면상에 배치된다. 제1 게이트 분리 필링막(162)는 제1 댐 구조체(161), 제1 게이트 절연막(130), 제2 게이트 절연막(230), 제1 게이트 캡핑 패턴(145) 및 제2 게이트 캡핑 패턴(245)과 접촉한다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 분리 구조체(160)의 제1 방향(D1)으로의 폭은 하나의 제1 게이트 구조체(GS1)의 제1 방향(D1)으로의 폭보다 크다. 제1 게이트 분리 필링막(162)은 예를 들어, 실리콘 산화물 또는 산화물 계열의 절연 물질을 포함할 수 있다.
제2 댐 구조체(171)은 제2 게이트 분리 구조체(170)의 하부 구조로, 하부 측벽의 일부가 제2 필드 절연막(107)과 접촉할 수 있고, 제2 댐 구조체(171)의 중앙선(171c)과 제1 하부 패턴(110)의 거리(L3)와 제2 댐 구조체(171)의 중앙선(171c)과 제3 하부 패턴(310)과의 거리(L4)가 서로 동일하여, 상기 중앙선(161c)은 핀 트렌치(FT)의 중심을 통과한다. 해당 제2 댐 구조체(171)의 구조는 후술할 도 26, 27 공정에 의해 형성될 수 있다.
제2 댐 구조체(171)의 상면은 제2 게이트 분리 필링막(172)와 접촉할 수 있다.
제2 댐 구조체(171)은 기판(100)을 향할수록 제2 방향(D2)의 폭(W2)이 좁아지는 쐐기 모양을 갖는다. 제2 댐 구조체(171)는 예를 들어, 실리콘 산화물 또는 산화물 계열 및 실리콘 질화물 또는 질화물 계열의 절연 물질을 포함할 수 있다.
제2 게이트 분리 트렌치(170t)는 제1 층간 절연막(191) 내에 배치되고, 제1 게이트 전극(120)과, 제3 게이트 전극(320)과, 제1 게이트 캡핑 패턴(145)과, 제3 게이트 캡핑 패턴 및 제2 댐 구조체(171)의 상면에 의해 정의될 수 있다.
제2 게이트 분리 필링막(172)은 제2 게이트 분리 트렌치(170t)를 채운다.
제2 게이트 분리 필링막(172)은 제1 층간 절연막(191) 내에 배치되고, 제2 댐 구조체(171)의 상면상에 배치된다. 제2 게이트 분리 필링막(162)는 제2 댐 구조체(171), 제1 게이트 절연막(130), 제3 게이트 절연막(230), 제1 게이트 캡핑 패턴(145) 및 제3 게이트 캡핑 패턴과 접촉한다.
몇몇 실시예들에 따른 반도체 장치에서, 제2 게이트 분리 구조체(170)의 제1 방향(D1)으로의 폭은 하나의 제1 게이트 구조체(GS1)의 제1 방향(D1)으로의 폭보다 크다. 제1 게이트 분리 필링막(172)은 예를 들어, 실리콘 산화물 또는 산화물 계열의 절연 물질을 포함할 수 있다.
기판(100)을 기준으로 동일한 높이에서, 제2 댐 구조체(171)의 제2 방향(D2)의 폭(W2)은 제1 댐 구조체(161)의 제2 방향(D2)의 폭(W1)보다 크다. 상기와 같은 댐 구조체(161, 171)들의 폭(W1, W2) 비교는 상기 활성 패턴들(AP1-AP3)사이의 제2 방향(D2)으로 간격(AS1, AS2)에 의해 결정될 수 있다. 제1 활성 패턴(AP1)과 제2 활성 패턴(AP2) 사이의 제1 간격(AS1)이 커질수록, 제1 댐 구조체(161)의 폭(W1)이 커진다. 이에 대한 설명은, 제1 활성 패턴(AP1)과 제3 활성 패턴(AP3) 사이의 제2 간격(AS2) 및 제2 댐 구조체(171)의 폭(W2)에 적용되는 것은 자명하다.
제2 층간 절연막(192)은 제1 층간 절연막(191) 상에 배치될 수 있다. 제2 층간 절연막(192)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
배선 라인(195)은 제2 층간 절연막(192) 내에 배치될 수 있다. 배선 라인(195)은 제1 게이트 분리 구조체(160)를 따라 제1 방향(D1)으로 연장될 수 있다.
예를 들어, 배선 라인(195)는 제1 활성 패턴(AP1), 제2 활성 패턴(AP2), 제1 게이트 전극(120) 및 제2 게이트 전극(220)을 포함하는 집적 회로에 전원을 공급하는 파워 레인일 수 있다. 배선 라인(195)은 예를 들어, 금속, 금속 합금, 도전성 금속 질화물 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있다.
도시되지 않았지만, 제2 방향(D2)으로 제1 게이트 분리 구조체(160) 및 제2 게이트 분리 구조체(170) 사이에, 제1 활성 패턴(AP1) 내지 제3 활성 패턴(AP2), 제1 게이트 전극(120) 내지 제3 게이트 전극(220)를 포함하는 집적 회로에 신호를 전달하는 배선들이 더 배치된다.
도시된 것과 달리, 일 예로, 배선 라인(195)은 제1 게이트 분리 구조체의 상면(160)과 접촉할 수 있다.
도 7은 본 발명의 또 다른 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 7은 도 1의 C - C를 따라 절단한 단면도이다.
도 7을 참조하면, 도 4의 제1 내지 제3 게이트 절연막(130-330)와 달리, 제1 게이트 절연막(130')은 제1 게이트 분리 구조체(160) 및 제2 게이트 분리 구조체(170)의 측벽 일부의 상면에 대해서만 배치될 수 있고, 측벽 일부에 대해서는 비배치된다. 제1 게이트 절연막(130)은 제1 댐 구조체(161) 및 제2 댐 구조체(171) 측벽 상에 배치되고, 제1 및 제2 게이트 분리 필링막(162, 172) 측벽 상에는 비배치된다.
제2 게이트 절연막(230')은 제1 게이트 분리 구조체(160)의 측벽 일부의 상면에 대해서만 배치될 수 있고, 측벽 일부에 대해서는 비배치된다. 제2 게이트 절연막(230')은 제1 댐 구조체(161) 측벽 상에 배치되고, 제1 게이트 분리 필링막(162) 측벽 상에는 비배치된다.
제3 게이트 절연막(330')은 제2 게이트 분리 구조체(170)의 측벽 일부의 상면에 대해서만 배치될 수 있고, 측벽 일부에 대해서는 비배치된다. 제2 게이트 절연막(230')은 제2 댐 구조체(171) 측벽 상에 배치되고, 제2 게이트 분리 필링막(172) 측벽 상에는 비배치된다.
제1 게이트 절연막(130')의 높이는, 제1 시트 패턴(NS1)의 최상면의 높이와 제1 게이트 전극(120)의 상면의 높이 사이에 배치될 수 있다. 즉, 제1 게이트 절연막(130')의 높이는 제1 시트 패턴(NS1)의 최상면의 높이보다 높고, 제1 게이트 전극(120)의 상면의 높이보다 낮다.
상기 제1 게이트 절연막(130'), 제1 시트 패턴(NS1) 및 제1 게이트 전극(120) 사이의 높이 배치가, 제2 게이트 절연막(230'), 제2 시트 패턴(NS2) 및 제2 게이트 전극(220) 사이의 높이 배치에도 적용되고, 제3 게이트 절연막(330'), 제3 시트 패턴(NS2) 및 제3 게이트 전극(320) 사이의 높이 배치에 적용되는 것은 자명하다.
도 4의 RPG(Replacement Poly Gate) 공정과 달리, 제1 게이트 분리 구조체(160) 및 제2 게이트 분리 구조체(170)는, 제1 내지 제3 게이트 전극(120-320)를 포함하는 게이트 전극 형성 후에 제1 및 제2 게이트 분리 트렌치(160t, 170t)를 형성하고, 제1 및 제2 게이트 분리 트렌치(160t, 170t)를 채우는 제1 및 제2 게이트 분리 필링막(162, 172)을 채우는 RMG(Replacement Metal Gate) 공정에 의해 형성된다.
도 8은 본 발명의 또 다른 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 8은 도 1의 C - C를 따라 절단한 단면도이다.
도 8을 참조하면, 도 4의 제2 게이트 분리 필링막(172)과 달리, 제2 댐 구조체(171) 상에 배치되는 제2 게이트 분리 필링막(172')은 제2_1 게이트 분리 필링막(172_1) 및 제2_2 게이트 분리 필링막(172_2)를 포함한다. 제2_1 게이트 분리 필링막(172_1) 및 제2_2 게이트 분리 필링막(172_2)은 제2 방향(D2)으로 정렬된다.
각각의 제2_1 게이트 분리 필링막(172_1) 및 제2_2 게이트 분리 필링막(172_2)은, 제2 댐 구조체(171) 상에 형성되는 제2_1 게이트 분리 트렌치(170t_1) 및 제2_2 게이트 분리 트렌치(170t_2)를 채운다.
각각의 제2_1 게이트 분리 필링막(172_1) 및 제2_2 게이트 분리 필링막(172_2)은 도 4의 제2 게이트 분리 필링막(172)에 대응될 수 있다.
제2_1 게이트 분리 필링막(172_1)의 일측벽, 제2_2 게이트 분리 필링막(172_2) 및 제2 댐 구조체(171)의 상면 일부를 따라 형성되는 잔여 게이트 절연막(181)이 추가적으로 배치되고, 잔여 게이트 절연막(181) 상에 잔여 게이트 전극(180)이 배치된다.
잔여 게이트 전극(180)의 상면(180US)은 제1 게이트 전극(120)의 상면(120US), 제2 게이트 전극(220)의 상면(220US) 및 제3 게이트 전극(320)의 상면(320US) 는 기판(100)을 기준으로 동일한 높이를 갖고, 특히 제1 및 제2 게이트 분리 구조체(160, 170)에 인접한 영역의 상면은 평평한(planar) 하나의 평면 형태를 가질 수 있다.
도 9는 본 발명의 또 다른 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 10 내지 도 13은 각각 도 9의 F - F, G - G, H - H, I - I를 따라 절단한 단면도이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 9 내지 도 13을 참조하면, 제2 게이트 분리 구조체(175)는 도 1 내지 도 6의 제2 게이트 분리 구조체(170)와 대응될 수 있다. 중복되는 설명은 설명의 편의를 위해 생략한다.
도 1 내지 도 6의 제2 게이트 분리 구조체(170)와 달리, 제2 게이트 분리 구조체(175)의 상부 구조인 제2 게이트 분리 필링막(177)이 제1 방향(D1)으로 연장되는 길이는, 제1 활성 패턴(AP1)과 제3 활성 패턴(AP3)이 제1 방향(D1)으로 연장되는 길이보다 짧다. 다만, 제2 게이트 분리 구조체(175)의 하부 구조인 제2 댐 구조체(176)은 제1 방향(D1)으로 제1 활성 패턴(AP1)과 제3 활성 패턴(AP3)과 함께 연장되어 배치된다.
제2 게이트 분리 필링막(177)는 제1 층간 절연막(191)내에 배치되고, 제2 댐 구조체(176), 제2 게이트 캡핑 패턴(245) 및 제3 게이트 캡핑 패턴에 의해 정의된 제2 게이트 분리 트렌치(175t) 내에 배치될 수 있다. 제2 게이트 분리 필링막(177)은 제2 게이트 분리 트렌치(175t)를 채울 수 있다. 제2 게이트 분리 필링막(177)과 제2 댐 구조체(176)는 복수의 제1_1 게이트 전극(120_1) 및 복수의 제3 게이트 전극(320)를 분리한다.
복수의 제1_1 게이트 전극(120_1)과 복수의 제3 게이트 전극(320)은 제2 게이트 분리 구조체(175)를 사이에 두고 마주볼 수 있다. 다르게 설명하면, 서로 간에 대응되는 복수의 제1_1 게이트 전극(120_1), 복수의 제3 게이트 전극(320)는 제2 방향(D2)으로 정렬될 수 있다.
복수의 제1_2 게이트 전극(120_2)를 포함하는 제1 게이트 구조체의 일부(GS1')는 제1 활성 패턴(AP1) 및 제1 활성 패턴(AP3) 상에 배치될 수 있다. 상기 제1 게이트 구조체의 일부(GS1')는 제1 활성 패턴(AP1) 및 제1 활성 패턴(AP3)과 교차할 수 있다.
제1 게이트 구조체의 일부(GS1')는 제2 댐 구조체(176) 상에 배치될 수 있고, 제2 댐 구조체(176)와 교차되어 배치될 수 있다.
도 14는 본 발명의 또 다른 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 15은 각각 도 14의 J - J를 따라 절단한 단면도이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 14 내지 도 15을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 내지 제3 활성 패턴(AP1, AP2, AP3)은 각각 핀형 패턴일 수 있다.
각각의 제1 내지 제3 활성 패턴(AP1, AP2, AP3)은 핀 트렌치(FT)에 의해 정의될 수 있다.
제1 게이트 전극(120)은 제1 및 제2 필드 절연막의 상면(105US, 107US)보다 위로 돌출된 제1 활성 패턴(AP1)의 측벽을 덮을 수 있다. 제2 게이트 전극(220)은 제1 필드 절연막의 상면(105US)보다 위로 돌출된 제2 활성 패턴(AP2)의 측벽을 덮는다. 제3 게이트 전극(320)은 제2 필드 절연막의 상면(107US)보다 위로 돌출된 제3 활성 패턴(AP3)의 측벽을 덮는다.
제1 게이트 절연막(130)은 제1 및 제2 필드 절연막의 상면(105US, 107US)보다 위로 돌출된 제1 활성 패턴(AP1)의 프로파일을 따라 형성된다. 제2 게이트 절연막(230)은 제1 필드 절연막의 상면(105US)보다 위로 돌출된 제2 활성 패턴(AP2)의 프로파일을 따라 형성된다. 제3 게이트 절연막(330)은 제2 필드 절연막의 상면(107US)보다 위로 돌출된 제3 활성 패턴(AP3)의 프로파일을 따라 형성된다.
도 15에서, 각각의 제1 내지 제3 활성 패턴(AP1, AP2, AP3)은 깊은 트렌치(DT)에 의해 정의된 활성 영역 내에 배치될 수 있다. 제1 게이트 분리 구조체(160)는 깊은 트렌치(DT)을 채우는 제1 필드 절연막(105) 상에 배치될 수 있다. 제1 게이트 분리 구조체(170)는 깊은 트렌치(DT)을 채우는 제2 필드 절연막(107) 상에 배치될 수 있다.
도 16 내지 도 29은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다. 이를 통해, 도 1 내지 도 6을 이용하여 설명한 제1 및 제2 게이트 분리 구조체(160, 170)가 제조될 수 있다.
도 17 내지 도 26 및 도 28 내지 도 29은 각각 도 16의 M-M을 따라 절단한 단면도이다. 도 27은 각각 도 16의 L - L을 따라 절단한 단면도이다. 이하의 제조 방법에 관한 설명에서, 도 1 내지 도 6을 이용하여 설명한 내용과 중복되는 내용을 간략히 설명하거나, 생략한다.
도 16 및 도 17을 참조하면, 제1 방향(D1)으로 길게 연장된 제1 내지 제3 예비 활성 패턴 구조체(AP1_p-AP3_p)와 상기 제1 내지 제3 예비 활성 패턴 구조체(AP1_p-AP3_p) 사이에 배치되는 제1 및 제2 필드 절연막(105, 107)를 형성한다.
제1 및 제2 예비 활성 패턴 구조체(AP1_p, AP2_p)는 서로 제2 방향(D2)으로 제1 간격(AS1)만큼 이격되어 있다. 제1 및 제2 예비 활성 패턴 구조체(AP1_p, AP2_p) 사이에 제1 필드 절연막(105)이 배치된다.
제1 및 제3 예비 활성 패턴 구조체(AP1_p, AP3_p)는 서로 제2 방향(D2)으로 제2 간격(AS2)만큼 이격되고, 제1 예비 활성 패턴 구조체(AP1_p)는 제2 및 제3 예비 활성 패턴 구조체(AP2_p, AP3_p) 사이에 배치된다. 제1 및 제3 예비 활성 패턴 구조체(AP1_p, AP3_p) 사이에 제2 필드 절연막(107)이 배치된다.
제1 예비 활성 패턴 구조체(AP1_p)는 제1 하부 패턴(110)과 제1 하부 패턴(110) 상에 교대로 적층되는 희생 패턴(SC_L)과, 액티브 패턴(ACT_L)을 포함할 수 있다.
제2 예비 활성 패턴 구조체(AP2_p)는 제2 하부 패턴(210)과 제2 하부 패턴(210) 상에 교대로 적층되는 희생 패턴(SC_L)과, 액티브 패턴(ACT_L)을 포함할 수 있다.
제3 예비 활성 패턴 구조체(AP2_p)는 제3 하부 패턴(310)과 제2 하부 패턴(310) 상에 교대로 적층되는 희생 패턴(SC_L)과, 액티브 패턴(ACT_L)을 포함할 수 있다.
예를 들어, 희생 패턴(SC_L)은 실리콘-게르마늄막을 포함할 수 있다. 액티브 패턴(ACT_L)은 실리콘막을 포함할 수 있다.
도 18를 추가적으로 참조하면, 제1 내지 제2 필드 절연막(105, 107) 및 제1 내지 제3 예비 활성 패턴 구조체(AP1_p-AP3_p)의 프로파일을 따라 연장되는 프리절연막(Ox)과 더미 도전 물질막(PLa)을 순차적으로 형성한다.
프리절연막(Ox)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막을 포함할 수 있고, 제1 내지 제2 필드 절연막(105, 107)와 동일한 물질을 포함할 수 있다.
더미 도전 물질막(PLa)은, 예를 들어, 폴리 실리콘을 포함하지만, 이에 제한되는 것은 아니다. 더미 도전 물질막(PLa)은, 원자증착법(ALD)에 의해 일정한 균일 두께(D)로 형성될 수 있으나, 이에 제한되는 것은 아니다.
도 19를 추가적으로 참조하면, 상기 더미 도전 물질막(PLa) 상에 제1 프리 마스크 패턴(Pre_HM1)을 형성하되, 제1 내지 제3 예비 활성 패턴 구조체(AP1_p-AP3_p)의 측벽 상에 비배치되도록 형성한다.
즉, 상기 더미 도전 물질막(PLa)의 최상면 및 제1 내지 제2 필드 절연막(105, 107) 상에 제1 프리 마스크 패턴(Pre_HM1)을 형성한다.
제1 프리 마스크 패턴(Pre_HM1)은 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다. 제1 프리 마스크 패턴(Pre_HM1)은 고밀도 플라즈마 화학기상 증착법(High Density Plasma CVD, HDP-CVD)을 통해 형성된다.
상기 고밀도 플라즈마 화학기상 증착법(HDP-CVD)은 SiH4, O2, N2O, NH3, N2 가스 또는 상기 가스들의 혼합물들을 성막 가스로 사용하여 수행될 수 있고, 상기 고밀도 플라즈마 화학기상 증착법(HDP-CVD)은 200℃ 내지 700℃ 범위 내에서 수행될 수 있다.
상기 고밀도 플라즈마 화학기상 증착법(HDP-CVD)은 적층과 식각 과정을 반복적으로 수행하는 것을 포함하여, 제1 프리 마스크 패턴(Pre_HM1)은 제1 내지 제3 예비 활성 패턴 구조체(AP1_p-AP3_p)의 측벽 상에 비배치되도록 형성할 수 있다.
도 20을 추가적으로 참조하면, 제1 내지 제3 예비 활성 패턴 구조체(AP1_p-AP3_p)의 측벽 상에 배치되는 더미 도전 물질막(PLa) 상에 배치되는 코팅 필름막(CF)을 형성하고, 제1 프리 마스크 패턴(Pre_HM1)을 식각 저지의 기준으로 평탄화 공정을 수행한다.
이에 따라, 제1 내지 제3 예비 활성 패턴 구조체(AP1_p-AP3_p) 사이에 코팅 필름막(CF)이 배치된다. 코팅 필름막(CF)은 실리콘 질화물, 실리콘 산화물 또는 TOSZ(Tonen SilaZene)을 포함할 수 있으나, 코팅 필름막(CF)과 제1 프리 마스크 패턴(Pre_HM1)은 서로 상이한 물질을 포함할 수 있다.
도 21을 추가적으로 참조하면, 더미 도전 물질막(PLa) 최상면에 배치되는 제1 프리 마스크 패턴(Pre_HM1)을 제거하여, 제1 내지 제2 필드 절연막(105, 107) 상에 배치되는 제1 마스크 패턴(HM1)을 형성한다.
상기 제1 프리 마스크 패턴(Pre_HM1)의 제거 동작은, 제1 프리 마스크 패턴(Pre_HM1)와 코팅 필름막(CF)의 물질 차이를 이용한 습식 식각 공정을 통해 수행될 수 있다.
도 22을 추가적으로 참조하면, 더미 도전 물질막(PLa)과 코팅 필름막(CF)을 덮는 제2 프리 마스크 패턴(Pre_HM2)을 형성한다. 상기 제2 프리 마스크 패턴(Pre_HM2)은 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있고, 원자증착법(ALD)에 의해 형성될 수 있으나, 이에 제한되는 것은 아니다.
도 23을 추가적으로 참조하면, 제2 프리 마스크 패턴(Pre_HM2)에 대해 평탄화 공정을 수행하여, 더미 도전 물질막(PLa) 최상면에 배치되는 제2 마스크 패턴(HM2)을 형성하고, 코팅 필름막(CF)을 식각 저지의 기준으로 상기 평탄화 공정을 수행한다.
도 20 내지 도 23의 중간 단계를 전체적으로 고려하면, 도 20 내지 도 23의 중간 단계는 제1 프리 마스크 패턴(Pre_HM1)은 제2 마스크 패턴(HM2)으로 치환하는 단계이다.
도 24을 추가적으로 참조하면, 코팅 필름막(CF)을 제거하여, 제1 내지 제2 필드 절연막(105, 107) 상에 배치되는 제1 마스크 패턴(HM1)을 노출시킨다.
상기 코팅 필름막(CF)의 제거 동작은, 제1 및 제2 마스크 패턴(HM1, HM2)와 코팅 필름막(CF)의 물질 차이를 이용한 습식 식각 공정을 통해 수행될 수 있다.
제1 및 제2 마스크 패턴(HM1, HM2)와 더미 도전 물질막(PLa)의 배치를 통해, 제1 내지 제3 예비 활성 패턴 구조체(AP1_p-AP3_p)의 측벽 상에 배치되는 더미 도전 물질막(PLa)과 제1 및 제2 마스크 패턴(HM1, HM2)에 대한 제1 적층 두께(D_s)는, 제1 및 제2 필드 절연막(105, 107) 상에 배치되는 상기 더미 도전 물질막(PLa)과 제1 및 제2 마스크 패턴(HM1, HM2)에 대한 제2 적층 두께(D_b1, D_b2)보다 작다. 또한 제1 내지 제3 예비 활성 패턴 구조체(AP1_p-AP3_p)의 측벽 상에 배치되는 더미 도전 물질막(PLa)의 두께는 서로 동일하다.
도 25을 추가적으로 참조하면, 제1 마스크 패턴(HM1)에 제거 동작을 수행한다. 상기 제1 마스크 패턴(HM1)의 제거 동작은, 제1 및 제2 마스크 패턴(HM1, HM2)의 물질 차이를 이용하며 건식 또는 습식 식각 공정을 통해 수행될 수 있다.
도 26 및 27을 추가적으로 참조하면, 제1 마스크 패턴(HM1)를 이용하여 더미 도전 물질막(PLa) 및 각각의 제1 및 제2 필드 절연막(105, 107)의 중앙 일부를 식각하여 제1 및 제2 댐 트랜치(DT1, DT2)를 각각 형성한다.
더미 도전 물질막(PLa) 및 각각의 제1 및 제2 필드 절연막(105, 107)에 대한 제거는 제3 방향(D3)으로 향한 건식 식각 공정을 통해 수행될 수 있고, 상기 건식 식각 공정은, 서로 상이한 물질을 포함하는 제1 마스크 패턴(HM1)과 더미 도전 물질막(PLa)/제1 및 제2 필드 절연막(105, 107)의 식각 선택비가 상이한 점을 이용하여, 각각의 제1 및 제2 필드 절연막(105, 107)의 중앙 일부를 제거한다.
제1 및 제2 댐 트랜치(DT1, DT2)는 기판(100)에 인접할수록 제2 방향(D2)의 폭이 좁아진다.
도 28 및 도 29을 추가적으로 참조하면, 각각의 제1 및 제2 댐 트랜치(DT1, DT2)에 제1 및 제2 프리 댐 구조체(161', 171')를 형성하고, 제1 및 제2 프리 댐 구조체(161', 171')와 더미 도전 물질막(PLa')를 덮는 더미 게이트 구조체(DGS)를 형성한다.
제1 및 제2 프리 댐 구조체(161', 171')는 도 1 내지 도 6에서의 제1 댐 구조체(161) 및 제2 댐 구조체(171)와 동일한 물질을 포함한다. 제1 댐 구조체(161) 및 제2 댐 구조체(171)는 제1 프리 댐 구조체(161') 및 제2 댐 구조체(171')를 기초로 형성된다.
더미 게이트 구조체(DGS)는 더미 전극(DP), 더미 캡핑 패턴(DC) 및 프리스페이서(141p)를 포함한다.
더미 전극(DP)은 더미 도전 물질막(PLa')과 제1 프리 댐 구조체(161') 및 제2 프리 댐 구조체(171') 상에 형성되고, 더미 전극(DP)은 더미 도전 물질막(PLa')과 동일한 물질을 포함한다.
더미 캡핑 패턴(DC)은 마스크 패턴과 같은 역할을 수행할 수 있으며, 더미 캡핑 패턴(DC)은 예를 들어, 실리콘 질화물을 포함할 수 있지만, 이에 제한되는 것은 아니다.
프리스페이서(141p)은 더미 전극(DP) 및 더미 캡핑 패턴(DC)의 측벽에 배치되고, 프리스페이서(141p)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
또한, 각각의 제1 프리 댐 구조체(161') 및 제2 프리 댐 구조체(171')의 중앙선은 각각의 핀 트랜치(FT)의 중앙과 일치한다. 즉, 제1 프리 댐 구조체(161')와 제1 하부 패턴(110) 사이의 거리(L1)와 제1 프리 댐 구조체(161')와 제2 하부 패턴(210) 사이의 거리(L2) 사이의 거리가 같고, 제2 프리 댐 구조체(171')와 제1 하부 패턴(110) 사이의 거리(L3)와 제2 프리 댐 구조체(171')와 제3 하부 패턴(310) 사이의 거리(L4) 사이의 거리가 같다.
또한 제1 및 제2 마스크 패턴(HM1, HM2) 및 더미 도전 물질막(PLa)에 대한 배치 및 식각을 통해 자기 정렬(Self-aligned)적으로 제1 및 제2 댐 트랜치(DT1, DT2)를 각각의 제1 예비 활성 패턴 구조체(AP1_p)와 제2 예비 활성 패턴 구조체(AP2_p)의 중앙 및 제1 예비 활성 패턴 구조체(AP1_p)와 제3 예비 활성 패턴 구조체(AP3_p)의 중앙에 배치시킬 수 있다.
도 30을 추가적으로 참조하면, 희생 패턴(SC_L)을 제거하고, 제1 하부 패턴(110) 상으로 제3 방향(D3)으로 이격된 제1 시트 패턴(NS1)을 형성하고 제2 하부 패턴(210) 상으로 제3 방향(D3)으로 이격된 제2 시트 패턴(NS2)을 형성하고, 제3 하부 패턴(310) 상으로 제3 방향(D3)으로 이격된 제3 시트 패턴(NS3)을 형성하여 도 1 내지 도 6의 제1 내지 제3 활성 패턴(AP1-AP3)를 형성한다.
제1 프리 댐 구조체(161') 및 제2 프리 댐 구조체(171')을 도 1 내지 도 6의 제1 및 제2 게이트 분리 구조체(160, 170)를 형성한다.
제1 및 제2 게이트 분리 구조체(160, 170)와 제1 내지 제3 활성 패턴(AP1-AP3)를 기초로 형성되는 도 1 내지 도 6의 제1 내지 제3 게이트 전극(120-320)을 포함하는 제1 내지 제3 게이트 구조체를 형성한다.
본원 발명은 서로 간격이 상이한 활성 패턴들과 인접한 활성 패턴에 대하여, 마스크 패턴(HM1, HM2) 및 더미 도전 물질막(PLa)의 배치를 통해 자기 정렬(Self-Aligned)적인 방식으로 게이트 분리 구조체의 하부 구조를 형성하여 게이트 전극의 분리 동작 효율을 향상시키고, 활성 패턴과 게이트 분리 구조체 사이에 배치되는 게이트 전극의 폭을 일정하게 유지하여 반도체 장치의 동작 신뢰성을 향상시킨다.
도 31 내지 도 38은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 이를 통해, 도 1 내지 도 6을 이용하여 설명한 제1 및 제2 게이트 분리 구조체(160, 170)가 제조될 수 있다.
설명의 편의상, 도 17 내지 도 27을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 31 내지 도 38은 각각 도 16의 M-M을 따라 절단한 단면도이다. 이하의 제조 방법에 관한 설명에서, 도 1 내지 도 6을 이용하여 설명한 내용과 중복되는 내용을 간략히 설명하거나, 생략한다.
도 16, 도 31 및 도 32을 참조하면, 제1 방향(D1)으로 길게 연장된 제1 내지 제3 예비 활성 패턴 구조체(AP1_p-AP3_p)와 상기 제1 내지 제3 예비 활성 패턴 구조체(AP1_p-AP3_p) 사이에 배치되는 제1 및 제2 필드 절연막(105, 107)를 형성한다.
제1 내지 제2 필드 절연막(105, 107) 및 제1 내지 제3 예비 활성 패턴 구조체(AP1_p-AP3_p)의 프로파일을 따라 연장되는 프리절연막(Ox)과 더미 도전 물질막(PLb)을 순차적으로 형성한다.
더미 도전 물질막(PLb)은, 예를 들어, 폴리 실리콘을 포함하지만, 이에 제한되는 것은 아니다. 더미 도전 물질막(PLb)은, 화학기상 증착법(CVD)에 의해 형성된다.
상기 더미 도전 물질막(PLb)에 대한 화학기상 증착법(CVD)은 고온 고압에서 수행되어 더미 도전 물질막(PLb)에 대한 성막 가스의 평균 자유행로(mean free path)가 감소하고 이에 따라 이동도가 감소되고 상기 더미 도전 물질막(PLb)에 대한 스텝 커버리지(Step coverage)를 열화시킨다.
상기 화학기상 증착법(CVD)에 따라, 제1 및 제2 필드 절연막(105, 107)상에 배치되는 더미 도전 물질막(PLb)의 두께(PLb_b1, PLb_b2)는 제1 내지 제3 예비 활성 패턴 구조체(AP1_p-AP3_p)의 측벽 상에 배치되는 더미 도전 물질막(PLb)의 두께(PLb_s)보다 두껍다. 또한 제1 및 제2 필드 절연막(105, 107)상에 배치되는 더미 도전 물질막(PLb)의 두께(PLb_b1, PLb_b2)는 제1 내지 제3 예비 활성 패턴 구조체(AP1_p-AP3_p)의 최상면에 배치되는 더미 도전 물질막(PLb)의 두께(PLb_t)보다 얇다.
제1 내지 제3 예비 활성 패턴 구조체(AP1_p-AP3_p)의 측벽 상에 배치되는 더미 도전 물질막(PLb)의 두께(PLb_s)는 서로 동일하고, 5nm 내지 20nm 범위 내에 있다.
제1 내지 제3 예비 활성 패턴 구조체(AP1_p-AP3_p)의 최상면에 배치되는 더미 도전 물질막(PLb)의 두께(PLb_t)는 제1 내지 제3 예비 활성 패턴 구조체(AP1_p-AP3_p)의 측벽 상에 배치되는 더미 도전 물질막(PLb)의 두께(PLb_s)보다 두껍고, 20nm 내지 40nm 범위 내에 있다.
도 33을 추가적으로 참조하면, 제1 내지 제3 예비 활성 패턴 구조체(AP1_p-AP3_p)의 측벽 상에 배치되는 더미 도전 물질막(PLb) 상에 배치되는 코팅 필름막(CF)을 형성하고, 더미 도전 물질막(PLb)을 식각 저지의 기준으로 평탄화 공정을 수행한다.
이에 따라, 제1 내지 제3 예비 활성 패턴 구조체(AP1_p-AP3_p) 사이에 코팅 필름막(CF)이 배치된다. 코팅 필름막(CF)은 실리콘 질화물, 실리콘 산화물 또는 TOSZ(Tonen SilaZene)을 포함할 수 있고, 코팅 필름막(CF)과 더미 도전 물질막(PLb)은 서로 상이한 물질을 포함할 수 있다.
도 34을 추가적으로 참조하면, 코팅 필름막(CF)에 의해 일부 노출되는 더미 도전 물질막(PLb)의 적어도 일부를 제거한다. 상기 더미 도전 물질막(PLb)의 제거 동작에 따라 코팅 필름막(CF) 일부가 제3 방향(D3)로 돌출된다.
상기 더미 도전 물질막(PLb)의 제거 동작은, 코팅 필름막(CF)과 상기 더미 도전 물질막(PLb)의 물질 차이를 이용한 습식 식각 공정을 통해 수행될 수 있다.
도 35을 추가적으로 참조하면, 일부 식각된 더미 도전 물질막(PLb') 상으로 제3 마스크 패턴(HM3)를 형성한다. 상기 제3 마스크 패턴(HM3)의 형성은 코팅 필름막(CF)을 식각 저지의 기준으로 하는 평탄화 공정을 포함할 수 있다.
제3 마스크 패턴(HM3)은 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN), 저유전율막 및 이들의 조합 중 적어도 하나를 포함할 수 있고, 더미 도전 물질막(PLb')와 식각 선택비가 상이하다.
도 36을 추가적으로 참조하면, 코팅 필름막(CF)을 제거하여, 제1 내지 제2 필드 절연막(105, 107) 상에 배치되는 더미 도전 물질막(PLb')을 노출시킨다.
상기 코팅 필름막(CF)의 제거 동작은, 제3 마스크 패턴(HM3)과 코팅 필름막(CF)의 물질 차이를 이용한 습식 식각 공정을 통해 수행될 수 있다.
제3 마스크 패턴(HM3)와 더미 도전 물질막(PLb')의 배치를 통해, 제1 내지 제3 예비 활성 패턴 구조체(AP1_p-AP3_p)의 측벽 상에 배치되는 더미 도전 물질막(PLb')과 제3 마스크 패턴(HM3)에 대한 제1 적층 두께(D_s')는, 제1 및 제2 필드 절연막(105, 107) 상에 배치되는 상기 더미 도전 물질막(PLb')과 제3 마스크 패턴(HM3)에 대한 제2 적층 두께(D_b1', D_b2')보다 작다. 또한 제1 내지 제3 예비 활성 패턴 구조체(AP1_p-AP3_p)의 측벽 상에 배치되는 더미 도전 물질막(PLb')의 두께는 서로 동일하다.
도 37 및 도 38을 추가적으로 참조하면, 제3 마스크 패턴(HM3)를 이용하여 더미 도전 물질막(PLb') 및 각각의 제1 및 제2 필드 절연막(105, 107)의 중앙 일부를 식각하여 제1 및 제2 댐 트랜치(DT1', DT2')를 각각 형성한다.
더미 도전 물질막(PLa) 및 각각의 제1 및 제2 필드 절연막(105, 107)에 대한 제거는 제3 방향(D3)으로 향한 건식 식각 공정을 통해 수행될 수 있고, 상기 건식 식각 공정은, 서로 상이한 물질을 포함하는 제1 마스크 패턴(HM1)과 더미 도전 물질막(PLa)/제1 및 제2 필드 절연막(105, 107)의 식각 선택비가 상이한 점을 이용하여, 각각의 제1 및 제2 필드 절연막(105, 107)의 중앙 일부를 제거한다.
이후, 도 28 내지 도 30의 공정이 수행되어 도 1 내지 도 6의 제1 내지 제3 활성 패턴(AP1-AP3), 도 1 내지 도 6의 제1 및 제2 게이트 분리 구조체(160, 170) 및 도 1 내지 도 6의 제1 내지 제3 게이트 전극(120-320)을 포함하는 제1 내지 제3 게이트 구조체를 형성한다.
본원 발명은 서로 간격이 상이한 활성 패턴들과 인접한 활성 패턴에 대하여, 마스크 패턴(HM3) 및 더미 도전 물질막(PLb)의 배치를 통해 자기 정렬(Self-Aligned)적인 방식으로 게이트 분리 구조체의 하부 구조를 형성하여 게이트 전극의 분리 동작 효율을 향상시키고, 활성 패턴과 게이트 분리 구조체 사이에 배치되는 게이트 전극의 폭을 일정하게 유지하여 반도체 장치의 동작 신뢰성을 향상시킨다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 제1 필드 절연막
107: 제2 필드 절연막 110: 제1 하부 패턴
210: 제2 하부 패턴 310: 제3 하부 패턴
Ap1_p-Ap3_p: 제1 내지 제3 예비 활성 패턴 구조체
AS1: 제1 간격 AS2: 제2 간격
ACT_L: 액티브 패턴 SC_L: 희생 패턴
PLa: 더미 도전 물질막 Ox: 프리절연막
HM1: 제1 마스크 패턴 HM2: 제2 마스크 패턴

Claims (10)

  1. 기판 상에 제1 방향으로 연장되고, 상기 제1 방향과 다른 제2 방향으로 순차적으로 배치되면서 서로 인접하게 배치되는 제1 내지 제3 예비 활성 패턴을 형성하되, 상기 제1 예비 활성 패턴과 상기 제2 예비 활성 패턴은 상기 제2 방향으로 제1 간격만큼 이격되고, 상기 제2 예비 활성 패턴과 상기 제3 예비 활성 패턴은 상기 제2 방향으로 상기 제1 간격과 상이한 제2 간격만큼 이격되고,
    상기 제1 예비 활성 패턴 및 상기 제2 예비 활성 패턴 사이에 배치되는 제1 필드 절연막 및 상기 제2 예비 활성 패턴 및 상기 제3 예비 활성 패턴 사이에 배치되는 제2 필드 절연막을 형성하고,
    상기 제1 내지 제3 예비 활성 패턴 및 상기 제1 내지 제2 필드 절연막의 프로파일 따라 연장되는 더미 도전 물질막을 형성하고,
    상기 더미 도전 물질막 상에 마스크 패턴을 형성하되, 상기 제1 예비 활성 패턴의 측벽 상에 배치되는 상기 더미 도전 물질막과 상기 마스크 패턴에 대한 제1 적층 두께는 상기 제1 필드 절연막 상에 배치되는 상기 더미 도전 물질막과 상기 마스크 패턴에 대한 제2 적층 두께보다 작고,
    상기 마스크 패턴을 이용하여 각각의 상기 제1 내지 제2 필드 절연막의 중앙 일부를 식각하여 제1 내지 제2 트랜치를 형성하고,
    각각의 상기 제1 및 제2 트랜치를 각각 채우는 제1 및 제2 댐(DAM) 구조체를 형성하고,
    상기 제1 및 제2 댐 구조체와 상기 더미 도전 물질막을 덮는 더미 전극을 형성하고,
    각각의 상기 제1 및 제2 댐 구조체를 기초로 형성된 제1 및 제2 게이트 분리 구조체 및 상기 제1 내지 제3 예비 활성 패턴을 기초로 형성된 제1 내지 제3 활성 패턴을 각각 덮고 상기 제1 및 제2 게이트 분리 구조체에 의해 분리되는 제1 내지 제3 게이트 전극을 형성하되, 상기 제1 게이트 분리 구조체는 상기 제1 게이트 전극과 상기 제2 게이트 전극을 분리하고, 상기 제2 게이트 분리 구조체는 상기 제2 게이트 전극과 상기 제3 게이트 전극을 분리하는 것을 포함하는 반도체 장치 제조 방법.
  2. 제1항에 있어서,
    상기 마스크 패턴은 상기 제1 내지 제3 예비 활성 패턴의 측벽 상에 비배치되고,
    상기 제1 적층 두께는, 상기 제2 예비 활성 패턴의 측벽 상에 배치되는 상기 더미 도전 물질막과 상기 마스크 패턴에 대한 제3 두께와 동일한 반도체 장치 제조 방법.
  3. 제1항에 있어서,
    상기 제1 댐 구조체의 상기 제2 방향으로의 두께와 상기 제2 댐 구조체의 상기 제2 방향으로의 두께는 상이한 반도체 장치 제조 방법.
  4. 제1항에 있어서,
    상기 마스크 패턴은, 상기 제1 내지 제3 예비 활성 패턴의 최상면 상에 배치되는 제1 마스크 패턴 및 상기 제1 내지 제2 필드 절연막 상에 배치되는 제2 마스크 패턴을 포함하고,
    상기 제1 마스크 패턴과 상기 제2 마스크 패턴은 서로 상이한 물질을 포함하는 반도체 장치 제조 방법.
  5. 제4항에 있어서,
    상기 마스크 패턴을 형성하는 것은,
    상기 더미 도전 물질막 상에 상에 배치되는 프리 마스크 패턴을 형성하고,
    상기 제1 내지 제3 예비 활성 패턴 사이에 배치되는 코팅 필름막을 형성하고,
    상기 제1 내지 제3 예비 활성 패턴의 최상면 상에 배치되는 상기 프리 마스크 패턴을 상기 제1 마스크 패턴으로 치환하는 것을 포함하는 반도체 장치 제조 방법.
  6. 제1항에 있어서,
    상기 마스크 패턴은, 상기 제1 내지 제3 예비 활성 패턴의 측벽 및 상기 제1 내지 제2 필드 절연막 상에 비배치되고,
    상기 더미 도전 물질막은 상기 제1 내지 제2 필드 절연막 상에서 제1 두께를 갖고, 상기 제1 내지 제3 예비 활성 패턴의 최상면 상에서 제2 두께를 갖고, 상기 제1 내지 제3 예비 활성 패턴의 측벽 상에서 제3 두께를 갖고,
    상기 제1 두께는 상기 제2 두께보다 작고, 상기 제1 두께는 상기 제3 두께보다 두꺼운 반도체 장치 제조 방법.
  7. 제6항에 있어서,
    상기 마스크 패턴을 형성하는 것은,
    상기 제1 내지 제3 예비 활성 패턴 사이에 배치되는 코팅 필름막을 형성하고,
    상기 제1 내지 제3 예비 활성 패턴의 최상면 상에 배치되는 상기 더미 도전 물질막의 적어도 일부를 제거하고,
    상기 제1 내지 제3 예비 활성 패턴의 최상면 상에 상기 더미 도전 물질막과 식각 선택비가 상이한 물질을 형성하는 것을 포함하는 반도체 장치 제조 방법.
  8. 제1항에 있어서,
    상기 제1 게이트 분리 구조체는 상기 제1 댐 구조체와 적어도 일부가 상기 제1 댐 구조체의 상면 상에 배치되는 제1 게이트 분리 필링막을 포함하고,
    상기 제1 게이트 분리 필링막과 상기 제1 게이트 전극 사이에 게이트 절연막이 배치되는 반도체 장치 제조 방법.
  9. 기판 상에 제1 방향으로 연장되고, 상기 제1 방향과 다른 제2 방향으로 순차적으로 배치되면서 서로 인접하게 배치되는 제1 내지 제3 예비 활성 패턴을 형성하되, 상기 제1 예비 활성 패턴과 상기 제2 예비 활성 패턴은 상기 제2 방향으로 제1 간격만큼 이격되고, 상기 제2 예비 활성 패턴과 상기 제3 예비 활성 패턴은 상기 제2 방향으로 상기 제1 간격과 상이한 제2 간격만큼 이격되고,
    상기 제1 예비 활성 패턴 및 상기 제2 예비 활성 패턴 사이에 배치되는 제1 필드 절연막 및 상기 제2 예비 활성 패턴 및 상기 제3 예비 활성 패턴 사이에 배치되는 제2 필드 절연막을 형성하고,
    상기 제1 내지 제3 예비 활성 패턴 및 상기 제1 내지 제2 필드 절연막의 프로파일 따라 연장되는 더미 도전 물질막을 형성하고,
    상기 더미 도전 물질막 상에 제1 및 제2 마스크 패턴을 형성하되, 상기 제1 마스크 패턴은 상기 제1 내지 제3 예비 활성 패턴의 최상면 상에 배치되고 상기 제2 마스크 패턴은 상기 제1 내지 제2 필드 절연막 상에 배치되고,
    상기 제1 및 제2 마스크 패턴을 이용하여 상기 제1 내지 제2 필드 절연막의 중앙 일부를 각각 식각하여 제1 내지 제2 트랜치를 형성하고,
    각각의 상기 제1 및 제2 트랜치를 각각 채우는 제1 및 제2 댐(DAM) 구조체를 형성하고,
    상기 제1 및 제2 댐 구조체와 상기 더미 도전 물질막을 덮는 더미 전극을 형성하고,
    각각의 상기 제1 및 제2 댐 구조체를 기초로 형성된 제1 및 제2 게이트 분리 구조체 및 상기 제1 내지 제3 예비 활성 패턴을 기초로 형성된 제1 내지 제3 활성 패턴을 각각 덮고 상기 제1 및 제2 게이트 분리 구조체에 의해 분리되는 제1 내지 제3 게이트 전극을 형성하되, 상기 제1 게이트 분리 구조체는 상기 제1 게이트 전극과 상기 제2 게이트 전극을 분리하고, 상기 제2 게이트 분리 구조체는 상기 제2 게이트 전극과 상기 제3 게이트 전극을 분리하는 것을 포함하되,
    상기 제1 및 제2 마스크 패턴은 상기 제1 내지 제3 예비 활성 패턴의 측벽 상에 비배치되는 반도체 장치 제조 방법.
  10. 기판 상에 제1 방향으로 연장되고, 상기 제1 방향과 다른 제2 방향으로 순차적으로 배치되면서 서로 인접하게 배치되는 제1 내지 제3 예비 활성 패턴을 형성하되, 상기 제1 예비 활성 패턴과 상기 제2 예비 활성 패턴은 상기 제2 방향으로 제1 간격만큼 이격되고, 상기 제2 예비 활성 패턴과 상기 제3 예비 활성 패턴은 상기 제2 방향으로 상기 제1 간격과 상이한 제2 간격만큼 이격되고,
    상기 제1 예비 활성 패턴 및 상기 제2 예비 활성 패턴 사이에 배치되는 제1 필드 절연막 및 상기 제2 예비 활성 패턴 및 상기 제3 예비 활성 패턴 사이에 배치되는 제2 필드 절연막을 형성하고,
    상기 제1 내지 제3 예비 활성 패턴 및 상기 제1 내지 제2 필드 절연막의 프로파일 따라 연장되는 더미 도전 물질막을 형성하되, 상기 더미 도전 물질막은 상기 제1 내지 제2 필드 절연막 상에서 제1 두께를 갖고, 상기 제1 내지 제3 예비 활성 패턴의 최상면 상에서 제2 두께를 갖고, 상기 제1 내지 제3 예비 활성 패턴의 측벽 상에서 제3 두께를 갖고,
    상기 더미 도전 물질막 상에 마스크 패턴을 형성하되, 상기 마스크 패턴은 상기 제1 내지 제3 예비 활성 패턴의 측벽 상에 비배치되고,
    상기 마스크 패턴을 이용하여 상기 제1 내지 제2 필드 절연막의 중앙 일부를 각각 식각하여 제1 내지 제2 트랜치를 형성하고,
    각각의 상기 제1 및 제2 트랜치를 각각 채우는 제1 및 제2 댐(DAM) 구조체를 형성하고,
    상기 제1 및 제2 댐 구조체와 상기 더미 도전 물질막을 덮는 더미 전극을 형성하고,
    각각의 상기 제1 및 제2 댐 구조체를 기초로 형성된 제1 및 제2 게이트 분리 구조체 및 상기 제1 내지 제3 예비 활성 패턴을 기초로 형성된 제1 내지 제3 활성 패턴을 각각 덮고 상기 제1 및 제2 게이트 분리 구조체에 의해 분리되는 제1 내지 제3 게이트 전극을 형성하되, 상기 제1 게이트 분리 구조체는 상기 제1 게이트 전극과 상기 제2 게이트 전극을 분리하고, 상기 제2 게이트 분리 구조체는 상기 제2 게이트 전극과 상기 제3 게이트 전극을 분리하는 것을 포함하되,
    상기 제1 두께는 상기 제2 두께보다 작고, 상기 제1 두께는 상기 제3 두께보다 두꺼운 반도체 장치 제조 방법.
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