CN110690177A - 半导体器件 - Google Patents

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金完敦
金元洪
白贤浚
李炳训
任廷爀
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Abstract

一种半导体器件包括：第一晶体管，包括衬底上的第一栅堆叠；以及第二晶体管，包括衬底上的第二栅堆叠，其中第一栅堆叠包括设置在衬底上的第一铁电材料层、设置在第一铁电材料层上的第一功函数层和设置在第一功函数层上的第一上栅电极，其中第二栅堆叠包括设置在衬底上的第二铁电材料层、设置在第二铁电材料层上的第二功函数层和设置在第二功函数层上的第二上栅电极，其中第一功函数层包括与第二功函数层相同的材料，以及其中第一栅堆叠的有效功函数不同于第二栅堆叠的有效功函数。

Description

半导体器件
相关申请的交叉引用
本申请要求于2018年7月5日在韩国知识产权局提交的韩国专利申请No.10-2018-0078126和2019年1月7日在韩国知识产权局提交的韩国专利申请No.10-2019-0001698的优先权，其全部公开内容通过引用一并于此。
技术领域
本发明构思涉及一种半导体器件，更具体地，涉及一种这样的半导体器件，该半导体器件包括具有使用铁电材料的负电容(NC)的晶体管。
背景技术
金属氧化物半导体场效应晶体管(MOSET)的发展使得集成电路的集成密度不断增加。例如，集成电路的集成密度(通常定义为每单位芯片面积的晶体管总数)每两年翻一番。为了提高集成电路的集成密度，单独晶体管的尺寸不断减小。因此，引入了用于改善小型化晶体管性能的半导体技术。
这些半导体技术可以包括高介电常数(高k)金属栅(HKMG)技术和鳍式场效应晶体管(FinFET)技术。HKMG技术改善了栅电容并降低了漏电流，FinFET技术改善了沟道区的电位受漏极电压影响的短沟道效应(SCE)。
然而，晶体管尺寸的减小并未带来晶体管驱动电压的降低。因此，互补金属氧化物半导体(CMOS)晶体管的功率密度呈指数增加。为了降低功率密度，应降低驱动电压。然而，由于硅基MOSFET具有基于热发射的物理工作特性，因此非常低的电源电压并不常见。
因此，需要一种在室温下亚阈值摆幅(SS)小于60mV/decade(这是SS的物理极限)的晶体管。
发明内容
根据本发明构思的示例性实施例，提供了一种半导体器件，包括：第一晶体管，包括衬底上的第一栅堆叠；以及第二晶体管，包括衬底上的第二栅堆叠，其中第一栅堆叠包括设置在衬底上的第一铁电材料层、设置在第一铁电材料层上的第一功函数层和设置在第一功函数层上的第一上栅电极，其中第二栅堆叠包括设置在衬底上的第二铁电材料层、设置在第二铁电材料层上的第二功函数层和设置在第二功函数层上的第二上栅电极，其中第一功函数层包括与第二功函数层相同的材料，以及其中第一栅堆叠的有效功函数不同于第二栅堆叠的有效功函数。
根据本发明构思的示例性实施例，提供了一种半导体器件，包括：第一晶体管，包括衬底上的第一栅堆叠；以及第二晶体管，包括衬底上的第二栅堆叠，其中第一栅堆叠包括设置在衬底上的第一铁电材料层、接触第一铁电材料层的第一功函数层和没置在第一功函数层上的第一上栅电极，其中第二栅堆叠包括设置在衬底上的第二铁电材料层、接触第二铁电材料层的第二功函数层和设置在第二功函数层上的第二上栅电极，其中第一铁电材料层和第二铁电材料层包括相同的材料，其中第一铁电材料层的厚度等于第二铁电材料层的厚度，以及其中第一栅堆叠的有效功函数不同于第二栅堆叠的有效功函数。
根据本发明构思的示例性实施例，提供了一种半导体器件，包括：第一负电容场效应晶体管(NCFET)，包括衬底上的第一栅堆叠；以及第二NCFET，包括衬底上的第二栅堆叠，其中第一栅堆叠包括设置在衬底上的第一界面层、设置在第一界面层上的第一栅绝缘层、设置在第一栅绝缘层上的第一功函数层和设置在第一功函数层上的第一上栅电极，其中第二栅堆叠包括设置在衬底上的第二界面层、设置在第二界面层上的第二栅绝缘层、设置在第二栅绝缘层上的第二功函数层和设置在第二功函数层上的第二上栅电极，以及其中第一栅堆叠的结构不同于第二栅堆叠的结构，以及其中第一栅堆叠的有效功函数不同于第二栅堆叠的有效功函数。
附图说明
通过参考附图详细地描述本发明构思的示例性实施例，本发明构思的上述和其他特征将变得更加显而易见，在附图中：
图1是根据本发明构思的示例性实施例的半导体器件的横截面图；
图2是图1中所示的第一鳍式晶体管的透视图；
图3是用于说明图1的半导体器件的效果的图；
图4是根据本发明构思的示例性实施例的半导体器件的横截面图；
图5和图6是用于说明根据本发明构思的示例性实施例的半导体器件的图；
图7和图8是用于说明根据本发明构思的示例性实施例的半导体器件的图；
图9是根据本发明构思的示例性实施例的半导体器件的横截面图；
图10和图11是用于说明根据本发明构思的示例性实施例的半导体器件的图；
图12和图13是用于说明根据本发明构思的示例性实施例的半导体器件的图；
图14和图15是用于说明根据本发明构思的示例性实施例的半导体器件的图；以及
图16是根据本发明构思的示例性实施例的半导体器件的横截面图。
具体实施方式
在本公开的附图中，作为示例示出了包括鳍图案形状的沟道区的鳍式场效应晶体管(FinFET)。然而，本发明构思不限于FinFET。这里公开的本发明构思的示例性实施例可应用于包括纳米线的晶体管、包括纳米片的晶体管或三维(3D)晶体管。另外，这里公开的本发明构思的示例性实施例可应用于平面晶体管。应当理解，在附图中，相同的附图标记可以指代相同的元件。
图1是根据本发明构思的示例性实施例的半导体器件的横截面图。图2是图1中所示的第一鳍式晶体管NF1的透视图。图3是用于说明图1的半导体器件的效果的图。
作为参考，尽管图1和图2中未示出第一鳍式晶体管NF1、第二鳍式晶体管NF2和第三鳍式晶体管NF3的源/漏区，但是这仅仅是为了便于描述，并且本发明构思不限于此。另外，图1的第一鳍式晶体管NF1的横截面可以是沿图2的A-A截取的横截面。
参照图1，根据本发明构思的示例性实施例的半导体器件可以包括形成在衬底100上的第一鳍式晶体管NF1、第二鳍式晶体管NF2和第三鳍式晶体管NF3。
第一至第三鳍式晶体管NF1至NF3中的每一个可以是使用三维(3D)沟道的FinFET。例如，第一至第三鳍式晶体管NF1至NF3可以是相同导电类型(例如，N型或P型)的晶体管。又如，第一至第三鳍式晶体管NF1至NF3中的至少一个可以是P型晶体管，而另一个可以是N型晶体管。
第一至第三鳍式晶体管NF1至NF3中的每一个可以是使用负电容器的负电容(NC)FET。这里，负电容器是具有负电容的电容器，并且可以串联连接到正电容器以增加其电容。
作为NCFET的第一至第三鳍式晶体管NF1至NF3可以包括具有铁电特性的绝缘层。第一至第三鳍式晶体管NF1至NF3中的每一个可以在室温下具有小于60mV/decade的亚阈值摆幅(SS)。
尽管第一至第三鳍式晶体管NF1至NF3被示出为形成在衬底100上，但是这仅仅是为了便于描述，并且本发明构思不限于此。例如，第一至第三鳍式晶体管NF1至NF3中的至少两个可以形成在衬底100上。
首先参照图1和图2中所示的第一鳍式晶体管NF1，第一鳍式晶体管NF1可以包括第一鳍图案F1、第一栅堆叠110和第一栅隔墙140。第一栅堆叠110可以包括第一界面层115、第一铁电材料层120、第一功函数层125、第一插入导电层130和第一填充层135。
衬底100可以是体硅衬底或绝缘体上硅(SOI)衬底。另外，衬底100可以是但不限于硅衬底或由其他材料例如硅锗、绝缘体上硅锗(SGOI)、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓制成的衬底。
第一鳍图案F1可以从衬底100突出。第一鳍图案F1可以在衬底100上沿第一方向X延伸。
第一鳍图案F1可以是衬底100的一部分，或者可以包括从衬底100生长的外延层。第一鳍图案F1可以包括元素半导体材料如硅或锗。另外，第一鳍图案F1可以包括化合物半导体，例如IV-IV族化合物半导体或III-V族化合物半导体。
IV-IV族化合物半导体可以是例如包括碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的两种或更多种的二元或三元化合物，或通过在这种二元或三元化合物中掺杂IV族元素而得到的化合物。III-V族化合物半导体可以是例如由铝(Al)、镓(Ga)或铟(In)(例如，III族元素)与磷(P)、砷(As)或锑(Sb)(例如，V族元素)结合而组成的二元、三元或四元化合物。
可以在衬底100上形成场绝缘层105。场绝缘层105可以形成在第一鳍图案F1的一部分侧壁上。
第一鳍图案F1的顶表面可以突出在场绝缘层105的顶表面上方。场绝缘层105可以包括例如氧化硅层、氮化硅层或氮氧化硅层。
可以在场绝缘层105上设置层间绝缘膜190。可以在层间绝缘膜190中形成第一栅沟槽140t。第一栅沟槽140t可以由第一栅隔墙140限定。
第一栅隔墙140可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)或碳氮氧化硅(SiOCN)。
层间绝缘膜190可以包括但不限于氧化硅、氮化硅、氮氧化硅、可流动氧化物(FOX)、东燃硅氮烷(TOSZ)、非掺杂硅玻璃(USG)、硼硅玻璃(BSG)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、等离子体增强原硅酸四乙酯(PETEOS)、氟硅酸盐玻璃(FSG)、碳掺杂氧化硅(CDO)、干凝胶、气凝胶、无定形氟化碳、有机硅酸盐玻璃(OSG)、聚对二甲苯、苯并环丁烯(BCB)、SiLK、聚酰亚胺、多孔聚合物材料或它们的组合。
第一栅堆叠110可以形成在第一栅沟槽140t中。第一栅堆叠110完全填充第一栅沟槽140t。尽管在图中第一栅堆叠110的顶表面与层间绝缘膜190的顶表面处于相同的平面中，但是本发明构思不限于此。
还可以在第一栅堆叠110上形成覆盖图案以部分地填充第一栅沟槽140t。在这种情况下，覆盖图案的顶表面可以与层间绝缘膜190的顶表面处于相同的平面中。
可以在衬底100上形成第一界面层115。第一界面层115可以形成在第一鳍图案F1上。例如，第一界面层115可以直接接触第一鳍图案F1。
第一界面层115可以形成在第一栅沟槽140t中。尽管第一界面层115被示出为形成在第一栅沟槽140t的底表面上，但是本发明构思不限于此。依据制造方法，第一界面层115也可以形成在第一栅沟槽140t的侧壁上。
当第一鳍图案F1包括硅时，第一界面层115可以包括氧化硅层。可以使用但不限于化学氧化方法、紫外(UV)氧化方法或双等离子体氧化方法来形成第一界面层115。
可以在第一界面层115上形成第一铁电材料层120。第一界面层115可以设置在第一铁电材料层120和第一鳍图案F1之间。第一铁电材料层120可以沿第一栅沟槽140t的内壁形成。例如，第一铁电材料层120可以沿第一栅沟槽140t的侧壁和底表面形成。
可以使用但不限于化学气相沉积(CVD)或原子层沉积(ALD)来形成第一铁电材料层120。
第一铁电材料层120可以具有铁电特性。第一铁电材料层120可以具有足以具有铁电特性的厚度。例如，第一铁电材料层120的厚度可以是但不限于3至10nm。由于对于每种铁电材料，表现出铁电特性的临界厚度可以不同，因此第一铁电材料层120的厚度可以根据铁电材料而变化。
第一铁电材料层120可以包括例如氧化铪、氧化铪锆、氧化锆、氧化钡锶钛、氧化钡钛或氧化铅锆钛。这里，氧化铪锆可以是通过在氧化铪中掺杂锆(Zr)而得到的材料，或者可以是铪(Hf)、锆(Zr)和氧(O)的化合物。
第一铁电材料层120还可以包括在上述材料中掺杂的掺杂元素。掺杂元素可以是铝(Al)、钛(Ti)、铌(Nb)、镧(La)、钇(Y)、镁(Mg)、硅(Si)、钙(Ca)、铈(Ce)、镝(Dy)、铒(Er)、钆(Gd)、锗(Ge)、钪(Sc)、锶(Sr)或锡(Sn)。
第一界面层115和第一铁电材料层120可以是第一鳍式晶体管NF1的栅绝缘层。第一界面层115可以是具有正电容的下栅绝缘层，第一铁电材料层120可以是具有负电容的上栅绝缘层。
还可以在第一界面层115和第一铁电材料层120之间形成导电层。或者，可以在第一界面层115和第一铁电材料层120之间形成顺序堆叠的高介电常数(高k)绝缘层和导电层。在这种情况下，高介电常数(高k)绝缘层可以直接设置在第一界面层115上。
可以在第一铁电材料层120上形成第一功函数层125。第一功函数层125可以沿第一栅沟槽140t的侧壁和底表面形成。第一功函数层125可以接触第一铁电材料层120。
第一功函数层125可以包括例如氮化钛(TiN)、碳氮化钛(TiCN)或碳氮化钨(WCN)。
可以在第一功函数层125上形成第一插入导电层130。第一插入导电层130可以沿第一栅沟槽140t的侧壁和底表面形成。
第一插入导电层130可以包括例如钛铝(TiAl)、碳化钛铝(TiAlC)、碳化钽铝(TaAlC)、碳化钒铝(VAlC)、碳化钛铝硅(TiAlSiC)或碳化钽铝硅(TaAlSiC)。
可以在第一插入导电层130上形成第一填充层135。第一填充层135可以填充第一栅沟槽140t。第一填充层135可以包括钨(W)、铝(Al)、铜(Cu)、钴(Co)、钛(Ti)或氮化钛(TiN)。
第一插入导电层130和第一填充层135可以是形成在第一功函数层125上的第一上栅电极。
第二鳍式晶体管NF2可以包括第二鳍图案F2、第二栅堆叠210和第二栅隔墙240。第二栅堆叠210形成在第二栅沟槽240t中。
第二栅堆叠210可以包括第二界面层215、第二铁电材料层220、第二功函数层225、第二插入导电层230和第二填充层235。第二功函数层225可以设置在第二铁电材料层220上以接触第二铁电材料层220。例如，第二功函数层225可以直接接触第二铁电材料层220。
第三鳍式晶体管NF3可以包括第三鳍图案F3、第三栅堆叠310和第三栅隔墙340。第三栅堆叠310形成在第三栅沟槽340t中。
第三栅堆叠310可以包括第三界面层315、第三铁电材料层320、第三功函数层325、第三插入导电层330和第三填充层335。第三功函数层325可以设置在第三铁电材料层320上以接触第三铁电材料层320。例如，第三功函数层325可以直接接触第三铁电材料层320。
第一至第三鳍图案F1至F3可以但不一定由相同的材料制成并且具有相同的厚度。第一至第三界面层115至315可以但不一定由相同的材料制成。第一至第三插入导电层130至330可以但不一定由相同的材料制成，并且第一至第三填充层135至335可以但不一定由相同的材料制成。
第一至第三铁电材料层120至320可以包括相同的材料。第一至第三功函数层125至325可以由相同的材料制成。
第一铁电材料层120的厚度t11可以等于第二铁电材料层220的厚度t12和第三铁电材料层320的厚度t13。
第二功函数层225的厚度t22大于第一功函数层125的厚度t21且小于第三功函数层325的厚度t23。在这种情况下，第一栅结构110、第二栅结构210和第三栅结构310的上栅电极可以具有不同的尺寸。
在根据本发明构思的示例性实施例的半导体器件中，第一栅堆叠110的有效功函数eWF1、第二栅堆叠210的有效功函数eWF2以及第三栅堆叠310的有效功函数eWF3可以彼此不同。
由于第一至第三栅堆叠110至310例如由于第一至第三功函数层125至325的不同厚度而具有不同的结构，因此第一至第三栅堆叠110至310的有效功函数eWF1至eWF3可以彼此不同。
这里，当栅堆叠具有不同结构时，可能意味着栅堆叠的铁电材料层中包括(例如，掺杂)的材料彼此不同，或者栅堆叠的功函数层中包括的材料彼此不同。另外，当栅堆叠具有不同结构时，可能意味着功函数层的厚度彼此不同。换言之，如果铁电材料层中掺杂的材料的类型以及存在或不存在、功函数层中包括的材料、或功函数层的厚度彼此不同，则可以说栅堆叠具有不同结构。
在根据本发明构思的示例性实施例的半导体器件中，可以通过调整第一功函数层125的厚度t21、第二功函数层225的厚度t22和第三功函数层325的厚度t23来调整第一至第三栅堆叠110至310的有效功函数eWF1至eWF3。例如，如果第一功函数层125的厚度t21和第二功函数层225的厚度t22相同，则第一栅堆叠110的有效功函数eWF1和第二栅堆叠210的有效功函数eWF2可能相同。
当第一至第三鳍式晶体管NF1至NF3具有相同的导电类型时，它们可以具有不同的阈值电压。
在图1至图3中，第一至第三功函数层125至325可以包括例如氮化钛(TiN)层。
随着TiN层的厚度增加，栅堆叠的有效功函数可以增加。换言之，第二栅堆叠210的有效功函数eWF2大于第一栅堆叠110的有效功函数eWF1且小于第三栅堆叠310的有效功函数eWF3。
图4是根据本发明构思的示例性实施例的半导体器件的横截面图。为了方便起见，下面将主要描述与图1至图3的不同之处。
参照图4，根据本发明构思的示例性实施例的半导体器件可以包括形成在衬底100上的第一鳍式晶体管NF1、第二鳍式晶体管NF2、第三鳍式晶体管NF3和第四鳍式晶体管NF4。
例如，第四鳍式晶体管NF4可以是NCFET。
第四鳍式晶体管NF4可以包括第四鳍图案F4、第四栅堆叠410和第四栅隔墙440。第四栅堆叠410形成在第四栅沟槽440t中。
第四栅堆叠410可以包括第四界面层415、第四铁电材料层420、第四插入导电层430和第四填充层435。第四栅堆叠410可以不像第一至第三栅堆叠110至310那样包括功函数层。
第四铁电材料层420可以包括与第一铁电材料层120相同的材料。第四铁电材料层420的厚度t14可以等于第一铁电材料层120的厚度t11。
由于第四栅堆叠410不包括功函数层，因此第四栅堆叠410的有效功函数可以小于第一栅堆叠110的有效功函数。
图5和图6是用于说明根据本发明构思的示例性实施例的半导体器件的图。为了方便起见，下面将主要描述与图1至图3的不同之处。
作为参考，图5是根据本发明构思的示例性实施例的半导体器件的横截面图，图6是用于说明图5的半导体器件的效果的图。
参照图5，根据本发明构思的示例性实施例的半导体器件可以包括形成在衬底100上的第一鳍式晶体管NF1、第五鳍式晶体管NF5和第六鳍式晶体管NF6。
第一鳍式晶体管NF1、第五鳍式晶体管NF5和第六鳍式晶体管NF6可以但不一定具有相同的导电类型。第五鳍式晶体管NF5和第六鳍式晶体管NF6中的每一个可以是NCFET。
尽管第一鳍式晶体管NF1、第五鳍式晶体管NF5和第六鳍式晶体管NF6被示出为形成在衬底100上，但是这仅仅是为了便于描述，并且本发明构思不限于此。例如，第一鳍式晶体管NF1、第五鳍式晶体管NF5和第六鳍式晶体管NF6中的至少两个可以形成在衬底100上。
第五鳍式晶体管NF5可以包括第五鳍图案F5、第五栅堆叠510和第五栅隔墙540。第五栅堆叠510形成在第五栅沟槽540t中。
第五栅堆叠510可以包括第五界面层515、第五铁电材料层520、第五功函数层525、第五插入导电层530和第五填充层535。第五功函数层525可以设置在第五铁电材料层520上以接触第五铁电材料层520。
第六鳍式晶体管NF6可以包括第六鳍图案F6、第六栅堆叠610和第六栅隔墙640。第六栅堆叠610形成在第六栅沟槽640t中。
第六栅堆叠610可以包括第六界面层615、第六铁电材料层620、第六功函数层625、第六插入导电层630和第六填充层635。第六功函数层625可以设置在第六铁电材料层620上以接触第六铁电材料层620。
第一鳍图案F1、第五鳍图案F5和第六鳍图案F6可以但不一定由相同的材料以相同的厚度制成。第一界面层115、第五界面层515和第六界面层615可以但不一定由相同的材料制成。第一插入导电层130、第五插入导电层530和第六插入导电层630可以但不一定由相同的材料制成，并且第一填充层135、第五填充层535和第六填充物层635可以但不一定由相同的材料制成。
第一功函数层125、第五功函数层525和第六功函数层625可以包括相同的材料。另外，第一功函数层125的厚度t21可以等于第五功函数层525的厚度t25和第六功函数层625的厚度t26。
第一铁电材料层120、第五铁电材料层520和第六铁电材料层620可以包括相同的金属氧化物。例如，第一铁电材料层120、第五铁电材料层520和第六铁电材料层620可以包括铪(Hf)。第一铁电材料层120、第五铁电材料层520和第六铁电材料层620可以包括氧化铪。
备选地，第五铁电材料层520可以包括掺杂的第一功函数材料，第六铁电材料层620可以包括掺杂的第二功函数材料。然而，第一铁电材料层120可以不包括第一功函数材料和第二功函数材料。
第一功函数材料可以是降低有效功函数的控制材料。第一功函数材料可以包括例如镧(La)、镁(Mg)或钇(Y)。除了第一功函数材料之外，第五铁电材料层520可以包括掺杂的氮(N)。
第二功函数材料可以是增加有效功函数的控制材料。第二功函数材料可以包括例如铝(Al)、钛(Ti)或铌(Nb)。除了第二功函数材料之外，第六铁电材料层620可以包括掺杂的氮(N)。
功函数材料可以在铁电材料层内形成偶极子，从而改变包括铁电材料层在内的栅堆叠的有效功函数。
在铁电材料层上形成功函数材料供应层之后，可以对其进行热处理以使功函数材料从功函数材料供应层扩散到铁电材料层中。包括功函数材料的铁电材料层的厚度可以等于或大于不包括功函数材料的铁电材料层的厚度。
由于第一铁电材料层120不包括第一功函数材料和第二功函数材料，因此第一栅堆叠110的结构可以不同于第五栅堆叠510的结构和第六栅堆叠610的结构。另外，由于第五铁电材料层520包括第一功函数材料而第六铁电材料层620包括第二功函数材料，因此第五栅堆叠510的结构可以不同于第六栅堆叠610的结构。
在根据本发明构思的示例性实施例的半导体器件中，由于第一栅堆叠110的结构、第五栅堆叠510的结构和第六栅堆叠610的结构彼此不同，因此第一栅堆叠110的有效功函数eWF1、第五栅堆叠510的有效功函数eWF5以及第六栅堆叠610的有效功函数eWF6可以彼此不同。例如，第一栅堆叠110的有效功函数eWF1可以小于第六栅堆叠610的有效功函数eWF6且大于第五栅堆叠510的有效功函数eWF5。
在根据本发明构思的示例性实施例的半导体器件中，第一栅堆叠110的有效功函数eWF1、第五栅堆叠510的有效功函数eWF5和第六栅堆叠610的有效功函数eWF6中的每一个可以根据在铁电材料层中掺杂的功函数材料的存在或不存在以及在铁电材料层中掺杂的功函数材料的类型来调整。
当第一鳍式晶体管NF1、第五鳍式晶体管NF5和第六鳍式晶体管NF6具有相同的导电类型时，它们可以具有不同的阈值电压。
在图6中，由于第五铁电材料层520包括降低有效功函数的第一功函数材料，第六铁电材料层620包括增加有效功函数的第二功函数材料，因此第一栅堆叠110的有效功函数eWF1大于第五栅堆叠510的有效功函数eWF5且小于第六栅堆叠610的有效功函数eWF6。
图7和图8是用于说明根据本发明构思的示例性实施例的半导体器件的图。为了方便起见，下面将主要描述与图1至图3的不同之处。
作为参考，图7是根据本发明构思的示例性实施例的半导体器件的横截面图，图8是用于说明图7的半导体器件的效果的图。
参照图7，根据本发明构思的示例性实施例的半导体器件可以包括形成在衬底100上的第一鳍式晶体管NF1、第七鳍式晶体管NF7和第八鳍式晶体管NF8。
第一鳍式晶体管NF1、第七鳍式晶体管NF7和第八鳍式晶体管NF8可以但不一定具有相同的导电类型。第七鳍式晶体管NF7和第八鳍式晶体管NF8中的每一个可以是NCFET。
尽管第一鳍式晶体管NF1、第七鳍式晶体管NF7和第八鳍式晶体管NF8被示出为形成在衬底100上，但是这仅仅是为了便于描述，并且本发明构思不限于此。例如，第一鳍式晶体管NF1、第七鳍式晶体管NF7和第八鳍式晶体管NF8中的至少两个可以形成在衬底100上。
第七鳍式晶体管NF7可以包括第七鳍图案F7、第七栅堆叠710和第七栅隔墙740。第七栅堆叠710形成在第七栅沟槽740t中。
第七栅堆叠710可以包括第七界面层715、第七铁电材料层720、第七功函数层725、第七插入导电层730和第七填充层735。第七功函数层725可以设置在第七铁电材料层720上以接触第七铁电材料层720。
第八鳍式晶体管NF8可以包括第八鳍图案F8、第八栅堆叠810和第八栅隔墙840。第八栅堆叠810形成在第八栅沟槽840t中。
第八栅堆叠810可以包括第八界面层815、第八铁电材料层820、第八功函数层825、第八插入导电层830和第八填充层835。第八功函数层825可以设置在第八铁电材料层820上以接触第八铁电材料层820。
第一鳍图案F1、第七鳍图案F7和第八鳍图案F8可以但不一定由相同的材料制成并具有相同的厚度。第一界面层115、第七界面层715和第八界面层815可以但不一定由相同的材料制成。第一插入导电层130、第七插入导电层730和第八插入导电层830可以但不一定由相同的材料制成，并且第一填充层135、第七填充层735和第八填充物层835可以但不一定由相同的材料制成。
第一铁电材料层120、第七铁电材料层720和第八铁电材料层820可以包括相同的材料。第一铁电材料层120的厚度t11可以等于第七铁电材料层720的厚度t17和第八铁电材料层820的厚度t18。
第一功函数层125、第七功函数层725和第八功函数层825可以包括不同的材料。第七功函数层725可以包括功函数小于第一功函数层125的功函数的材料。第八功函数层825可以包括功函数大于第一功函数层125的功函数的材料。
第七功函数层725可以包括例如钨(W)、氮化钛硅(TiSiN)、氮化钛铝(TiAlN)、氮化钛硼(TiBN)或氮化钽(TaN)。
第八功函数层825可以包括例如铂(Pt)、铱(Ir)、钌(Ru)、氮化钼(MoN)或钼(Mo)。
由于第一功函数层125、第七功函数层725和第八功函数层825包括不同的材料，因此第一栅堆叠110的结构、第七栅堆叠710的结构以及第八栅堆叠810的结构可以彼此不同。
在根据本发明构思的示例性实施例的半导体器件中，由于第一栅堆叠110的结构、第七栅堆叠710的结构和第八栅堆叠810的结构彼此不同，因此第一栅堆叠110的有效功函数eWF1、第七栅堆叠710的有效功函数eWF7以及第八栅堆叠810的有效功函数eWF8可以彼此不同。例如，第一栅堆叠110的有效功函数eWF1可以小于第八栅堆叠810的有效功函数eWF8且大于第七栅堆叠710的有效功函数eWF7。
在根据本发明构思的示例性实施例的半导体器件中，第一栅堆叠110的有效功函数eWF1、第七栅堆叠710的有效功函数eWF7和第八栅堆叠810的有效功函数eWF8中的每一个可以根据功函数层的类型来调整。
当第一鳍式晶体管NF1、第七鳍式晶体管NF7和第八鳍式晶体管NF8具有相同的导电类型时，它们可以具有不同的阈值电压。
在图8中，由于第七功函数层725包括功函数小于第一功函数层125的功函数的材料，第八功函数层825包括功函数高于第一功函数层125的功函数的材料，因此第一栅堆叠110的有效功函数eWF1大于第七栅堆叠710的有效功函数eWF7且小于第八栅堆叠810的有效功函数eWF8。
通过改变第七功函数层725的厚度或第八功函数层825的厚度，可以形成具有各种有效功函数的栅堆叠。
图9是根据本发明构思的示例性实施例的半导体器件的横截面图。为了方便起见，下面将主要描述与图7和图8的不同之处。
参照图9，根据本发明构思的示例性实施例的半导体器件还可以包括第四鳍式晶体管NF4。
第四栅堆叠410可以包括第四插入导电层430。第四插入导电层430可以是功函数小于第七功函数层725的功函数的材料。
因此，第四栅堆叠410的有效功函数可以小于第七栅堆叠710的有效功函数。
尽管第四栅堆叠410被示出为不包括功函数层，但是本发明构思不限于此。第四栅堆叠410也可以包括第四功函数层，其包含功函数低于第七功函数层725的功函数的材料。在这种情况下，第四功函数层可以包括例如钛铝(TiAl)、碳化钛铝(TiAlC)、碳化钽铝(TaAlC)、碳化钒铝(VAlC)、碳化钛铝硅(TiAlSiC)或碳化钽铝硅(TaAlSiC)。
图10和图11是用于说明根据本发明构思的示例性实施例的半导体器件的图。为了方便起见，下面将主要描述与图5和图6的不同之处。
作为参考，图10是根据本发明构思的示例性实施例的半导体器件的横截面图，图11是用于说明图10的半导体器件的效果的图。
参照图10和图11，根据本发明构思的示例性实施例的半导体器件可以包括形成在衬底100上的第一鳍式晶体管NF1、第二鳍式晶体管NF2、第五鳍式晶体管NF5和第六鳍式晶体管NF6。
由于第一功函数层125的厚度t21不同于第二功函数层225的厚度t22，因此第一栅堆叠110的有效功函数eWF1与第二栅堆叠210的有效功函数eWF2可以彼此不同。此外，可以通过改变功函数层的厚度来改变第一栅堆叠110的有效功函数eWF1和第二栅堆叠210的有效功函数eWF2。
另外，第五栅堆叠510的有效功函数eWF5和第六栅堆叠610的有效功函数eWF6中的每一个可以彼此不同。此外，可以通过在第五铁电材料层520和第六铁电材料层620中的每一个中掺杂功函数材料来改变第五栅堆叠510的有效功函数eWF5和第六栅堆叠610的有效功函数eWF6。
因此，可以通过在改变功函数层厚度的同时在铁电材料层中掺杂功函数材料来改变栅堆叠的有效功函数。
在图11中，由于功函数层的厚度变化引起的有效功函数的变化大于由于功函数材料的掺杂引起的有效功函数的变化。然而，本发明构思不限于此。
换言之，包括掺杂有第二功函数材料的第六铁电材料层620在内的第六栅堆叠610的有效功函数eWF6可以大于或等于包括具有增加的厚度的第二功函数层225在内的第二栅堆叠210的有效功函数eWF2。
图12和图13是用于说明根据本发明构思的示例性实施例的半导体器件的图。为了方便起见，下面将主要描述与图5和图6的不同之处。
作为参考，图12是根据本发明构思的示例性实施例的半导体器件的横截面图，图13是用于说明图12的半导体器件的效果的图。
参照图12和图13，根据本发明构思的示例性实施例的半导体器件可以包括形成在衬底100上的第一鳍式晶体管NF1、第五鳍式晶体管NF5、第六鳍式晶体管NF6和第七鳍式晶体管NF7。
由于第一功函数层125和第七功函数层725包括不同的材料，因此可以改变第一栅堆叠110的有效功函数eWF1和第七栅堆叠710的有效功函数eWF7。例如，第七栅堆叠710的有效功函数eWF7可以小于第一栅堆叠110的有效功函数eWF1。
此外，可以通过在第五铁电材料层520和第六铁电材料层620中的每一个中掺杂功函数材料来改变第五栅堆叠510的有效功函数eWF5和第六栅堆叠610的有效功函数eWF6中的每一个。例如，第六栅堆叠610的有效功函数eWF6可以大于第五栅堆叠510的有效功函数eWF5。
因此，可以通过在改变功函数层材料的同时在铁电材料层中掺杂功函数材料来改变栅堆叠的有效功函数。
在图13中，由于功函数层的材料变化引起的有效功函数的变化大于由于功函数材料的掺杂引起的有效功函数的变化。然而，本发明构思不限于此。
换言之，包括掺杂有第一功函数材料的第五铁电材料层520在内的第五栅堆叠510的有效功函数eWF5可以小于或等于包括功函数小于第一功函数层125的功函数的第七功函数层725在内的第七栅堆叠710的有效功函数eWF7。
图14和图15是用于说明根据本发明构思的示例性实施例的半导体器件的图。为了方便起见，下面将主要描述与图7和图8的不同之处。
作为参考，图14是根据本发明构思的示例性实施例的半导体器件的横截面图，图15是用于说明图14的半导体器件的效果的图。
参照图14和图15，根据本发明构思的示例性实施例的半导体器件可以包括形成在衬底100上的第一鳍式晶体管NF1、第二鳍式晶体管NF2、第七鳍式晶体管NF7和第八鳍式晶体管NF8。
由于第一功函数层125包括与第七功函数层725和第八功函数层825不同的材料，因此第一栅堆叠110的有效功函数eWF1、第七栅堆叠710的有效功函数eWF7和第八栅堆叠810的有效功函数eWF8可以被改变为彼此不同。
另外，由于第一功函数层125的厚度t21不同于第二功函数层225的厚度t22，例如，厚度t21薄于厚度t22，因此第一栅堆叠110的有效功函数eWF1和第二栅堆叠210的有效功函数eWF2不同。此外，可以通过改变功函数层的厚度来改变第一栅堆叠110的有效功函数eWF1和第二栅堆叠210的有效功函数eWF2。
因此，可以通过在改变功函数层厚度的同时改变功函数层的材料来改变栅堆叠的有效功函数。
在图15中，由于功函数层的材料变化引起的有效功函数的变化大于由于功函数层的厚度变化引起的有效功函数的变化。然而，本发明构思不限于此。
换言之，包括具有增加的厚度的第二功函数层225在内的第二栅堆叠210的有效功函数eWF2可以大于或等于包括功函数大于第一功函数层125的功函数的第八功函数层825在内的第八栅堆叠810的有效功函数eWF8。
图16是根据本发明构思的示例性实施例的半导体器件的横截面图。为了方便起见，下面将主要描述与图1至图3的不同之处。
参照图16，根据本发明构思的示例性实施例的半导体器件可以包括形成在衬底100上的第一鳍式晶体管NF1、第二鳍式晶体管NF2、第三鳍式晶体管NF3和第九鳍式晶体管NF9。
例如，第九鳍式晶体管NF9不是NCFET。第九鳍式晶体管NF9不包括具有铁电特性的栅绝缘层。
第九鳍式晶体管NF9可以包括第九鳍图案F9、第九栅堆叠910和第九栅隔墙940。第九栅堆叠910形成在第九栅沟槽940t中。
第九栅堆叠910可以包括第九界面层915、高k绝缘层920、第九插入导电层930和第九填充层935。
第一鳍图案F1和第九鳍图案F9可以但不一定由相同的材料以相同的厚度制成。第一界面层115和第九界面层915可以但不一定由相同的材料制成。第一插入导电层130和第九插入导电层930可以但不一定由相同的材料制成，并且第一填充层135和第九填充层935可以但不一定由相同的材料制成。
高k绝缘层920可以不具有铁电特性。即使高k绝缘层920中包括的材料具有铁电特性，高k绝缘层920也可以具有不显示出铁电特性的厚度。
高k绝缘层920可以但不一定包括与第一铁电材料层120相同的材料。当高k绝缘层920包括与第一铁电材料层120相同的材料时，高k绝缘层920的厚度t19小于第一铁电材料层120的厚度t11。
第九功函数层925可以但不一定与第一功函数层125相同。
本发明构思的示例性实施例提供了一种能够在包括具有铁电特性的栅介电层的NCFET中实现不同阈值电压的半导体器件。
尽管已经参考示例性实施例具体地示出和描述了本发明构思，但是本领域普通技术人员将理解，在不脱离由所附权利要求限定的本发明构思的精神和范围的情况下，可以对其进行形式和细节上的各种改变。

Claims (20)

1.一种半导体器件，包括：
第一晶体管，包括衬底上的第一栅堆叠；以及
第二晶体管，包括所述衬底上的第二栅堆叠，
其中，所述第一栅堆叠包括设置在所述衬底上的第一铁电材料层、设置在所述第一铁电材料层上的第一功函数层和设置在所述第一功函数层上的第一上栅电极，
其中，所述第二栅堆叠包括设置在所述衬底上的第二铁电材料层、设置在所述第二铁电材料层上的第二功函数层和设置在所述第二功函数层上的第二上栅电极，
其中，所述第一功函数层包括与所述第二功函数层相同的材料，以及
其中，所述第一栅堆叠的有效功函数不同于所述第二栅堆叠的有效功函数。
2.根据权利要求1所述的半导体器件，其中所述第一铁电材料层包括与所述第二铁电材料层相同的材料，并且所述第一功函数层比所述第二功函数层薄。
3.根据权利要求2所述的半导体器件，其中所述第一栅堆叠的有效功函数小于所述第二栅堆叠的有效功函数，并且所述第一功函数层包括氮化钛。
4.根据权利要求2所述的半导体器件，还包括：第三晶体管，包括所述衬底上的第三栅堆叠，
其中，所述第三栅堆叠包括设置在所述衬底上的第三铁电材料层、设置在所述第三铁电材料层上的第三功函数层和设置在所述第三功函数层上的第三上栅电极，以及
其中，所述第三功函数层包括与所述第一功函数层相同的材料，所述第三功函数层的厚度等于所述第一功函数层的厚度，所述第一铁电材料层和所述第三铁电材料层包括金属氧化物，所述第三铁电材料层包括功函数材料，并且所述第一铁电材料层不包括所述功函数材料。
5.根据权利要求1所述的半导体器件，其中所述第一功函数层的厚度等于所述第二功函数层的厚度，所述第一铁电材料层和所述第二铁电材料层包括金属氧化物，所述第一铁电材料层包括功函数材料，并且所述第二铁电材料层不包括所述功函数材料。
6.根据权利要求5所述的半导体器件，其中所述第一栅堆叠的有效功函数小于所述第二栅堆叠的有效功函数，所述金属氧化物包括铪，所述功函数材料包括镧、镁或钇。
7.根据权利要求5所述的半导体器件，其中所述第一栅堆叠的有效功函数大于所述第二栅堆叠的有效功函数，所述金属氧化物包括铪，所述功函数材料包括铝、钛或铌。
8.根据权利要求5所述的半导体器件，还包括：第三晶体管，包括所述衬底上的第三栅堆叠，
其中，所述第三栅堆叠包括设置在所述衬底上的第三铁电材料层、设置在所述第三铁电材料层上的第三功函数层和设置在所述第三功函数层上的第三上栅电极，以及
其中，所述第三功函数层包括与所述第二功函数层相同的材料，所述第三功函数层比所述第二功函数层厚，所述第三铁电材料层包括所述金属氧化物，并且所述第三铁电材料层不包括所述功函数材料。
9.根据权利要求1所述的半导体器件，其中所述第一晶体管和所述第二晶体管中的每一个是负电容场效应晶体管。
10.一种半导体器件，包括：
第一晶体管，包括衬底上的第一栅堆叠；以及
第二晶体管，包括所述衬底上的第二栅堆叠，
其中，所述第一栅堆叠包括设置在所述衬底上的第一铁电材料层、接触所述第一铁电材料层的第一功函数层和设置在所述第一功函数层上的第一上栅电极，
其中，所述第二栅堆叠包括设置在所述衬底上的第二铁电材料层、接触所述第二铁电材料层的第二功函数层和设置在所述第二功函数层上的第二上栅电极，
其中，所述第一铁电材料层和所述第二铁电材料层包括相同的材料，
其中，所述第一铁电材料层的厚度等于所述第二铁电材料层的厚度，以及
其中，所述第一栅堆叠的有效功函数不同于所述第二栅堆叠的有效功函数。
11.根据权利要求10所述的半导体器件，其中所述第一功函数层包括与所述第二功函数层相同的材料，并且所述第一功函数层比所述第二功函数层薄。
12.根据权利要求11所述的半导体器件，其中所述第一栅堆叠的有效功函数小于所述第二栅堆叠的有效功函数，并且所述第一功函数层包括氮化钛。
13.根据权利要求10所述的半导体器件，其中所述第一功函数层包括与所述第二功函数层不同的材料。
14.根据权利要求13所述的半导体器件，其中所述第一栅堆叠的有效功函数小于所述第二栅堆叠的有效功函数，所述第一功函数层包括碳氮化钛、氮化钛或碳氮化钨，所述第二功函数层包括铂、铱、钌、氮化钼或钼。
15.根据权利要求13所述的半导体器件，其中所述第一栅堆叠的有效功函数大于所述第二栅堆叠的有效功函数，所述第一功函数层包括碳氮化钛、氮化钛或碳氮化钨，所述第二功函数层包括钨、氮化钛硅、氮化钛铝、氮化钛硼或氮化钽。
16.根据权利要求13所述的半导体器件，还包括：第三晶体管，包括所述衬底上的第三栅堆叠，
其中，所述第三栅堆叠包括设置在所述衬底上的第三铁电材料层、接触所述第三铁电材料层的第三功函数层和设置在所述第三功函数层上的第三上栅电极，以及
其中，所述第三功函数层包括与所述第一功函数层相同的材料，所述第三功函数层比所述第一功函数层厚，所述第三铁电材料层包括与所述第一铁电材料层相同的材料，并且所述第三铁电材料层的厚度等于所述第一铁电材料层的厚度。
17.一种半导体器件，包括：
第一负电容场效应晶体管，包括衬底上的第一栅堆叠；以及
第二负电容场效应晶体管，包括所述衬底上的第二栅堆叠，
其中，所述第一栅堆叠包括设置在所述衬底上的第一界面层、设置在所述第一界面层上的第一栅绝缘层、设置在所述第一栅绝缘层上以接触所述第一栅绝缘层的第一功函数层和设置在所述第一功函数层上的第一上栅电极，
其中，所述第二栅堆叠包括设置在所述衬底上的第二界面层、设置在所述第二界面层上的第二栅绝缘层、设置在所述第二栅绝缘层上以接触所述第二栅绝缘层的第二功函数层和设置在所述第二功函数层上的第二上栅电极，以及
其中，所述第一栅堆叠的结构不同于所述第二栅堆叠的结构，以及
其中，所述第一栅堆叠的有效功函数不同于所述第二栅堆叠的有效功函数。
18.根据权利要求17所述的半导体器件，其中所述第一栅绝缘层包括与所述第二栅绝缘层相同的材料，所述第一栅绝缘层的厚度等于所述第二栅绝缘层的厚度，所述第一功函数层包括与所述第二功函数层相同的材料，并且所述第一功函数层的厚度与所述第二功函数层的厚度不同。
19.根据权利要求17所述的半导体器件，其中所述第一栅绝缘层包括与所述第二栅绝缘层相同的金属氧化物，所述第一功函数层包括与所述第二功函数层相同的材料，所述第一功函数层的厚度等于所述第二功函数层的厚度，所述第一栅绝缘层包括功函数材料，并且所述第二栅绝缘层不包括所述功函数材料。
20.根据权利要求17所述的半导体器件，其中所述第一栅绝缘层包括与所述第二栅绝缘层相同的材料，所述第一栅绝缘层的厚度等于所述第二栅绝缘层的厚度，并且所述第一功函数层包括与所述第二功函数层不同的材料。
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