KR20220093191A - PMOS 하이-κ 금속 게이트들 - Google Patents

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KR20220093191A
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이시옹 양
잭클린 에스. 렌치
스리니바스 간디코타
용징 린
스티븐 씨.에이치. 훙
시 청 첸
하오얀 샤
치-슈 린
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

금속 게이트 스택들 및 금속 게이트 스택들을 형성하는 통합 방법들이 개시된다. 일부 실시예는 PMOS 일함수 재료로서 MoN을 포함한다. 일부 실시예들은 하이-κ 캡핑 층으로서 TiSiN을 포함한다. 일부 실시예들은 개선된 PMOS 밴드에지 성능을 제공한다. 일부 실시예들은 감소된 EOT 패널티로 개선된 PMOS 밴드에지 성능을 제공한다.

Description

PMOS 하이-κ 금속 게이트들
[0001] 본 개시내용의 실시예들은 일반적으로 하이-κ 금속 게이트(HKMG; high-κ metal gate) 스택들에 관한 것이다.
[0002] 집적 회로들은 단일 칩 상에 수백만 개의 트랜지스터들, 커패시터들 및 저항기들을 포함할 수 있는 복잡한 디바이스들로 진화되었다. 집적 회로 진화의 과정에서, 기능 밀도(즉, 칩 면적당 상호연결된 디바이스들의 수)가 일반적으로 증가한 한편, 기하학적 구조 사이즈(즉, 제작 프로세스를 사용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소했다.
[0003] 디바이스 치수들이 축소됨에 따라, 디바이스 기하학적 구조들 및 재료들은 고장(failure)들을 발생시키지 않으면서 스위칭 속도들을 유지하는 데 어려움을 경험했다. 칩 설계자들이 디바이스 치수들을 계속 축소시킬 수 있게 하는 여러 새로운 기술들이 등장했다. 디바이스 구조의 치수들의 제어는 현재 및 미래의 기술 세대들에 대한 핵심 난제이다.
[0004] 1970년 이래로, 칩당 컴포넌트들의 수는 2년마다 두 배가 되었다. 이러한 추세의 결과로서, 트랜지스터를 스케일 다운시킴으로써 회로들의 소형화가 반도체 기술 로드맵의 주요 동인이었다. N-MOS 및 P-MOS로서 현재 사용되는 재료들의 수축은 기본 특성들의 변화로 인해 난제가 되었다.
[0005] 현재의 PMOS 하이-κ 금속 게이트 스택들은, 하이-κ 캡핑 층으로서 TiN, 그리고 이후에 PMOS 일함수 재료로서 TiN을 포함한다. 일부 새로운 PMOS 일함수 재료들은 유리하게, 더 많은 PMOS 밴드에지(bandedge) Vfb 성능을 나타내지만, EOT(equivalent oxide thickness) 패널티를 또한 보여준다.
[0006] 이에 따라서, TiN보다 더 많은 밴드에지 Vfb 성능을 갖는 재료들이 필요하다. 추가로, 이들 디바이스들이 최소의 EOT 패널티를 가질 필요가 있다.
[0007] 본 개시내용의 하나 이상의 실시예들은, 하이-κ 캡핑 층 상에 PMOS 일함수 재료를 포함하는 금속 게이트 스택에 관한 것이다. PMOS 일함수 재료는 MoN을 포함한다. 금속 게이트 스택은, TiN을 포함하는 PMOS 일함수 재료를 포함하는 금속 게이트 스택에 비해 개선된 Vfb를 갖는다.
[0008] 본 개시내용의 추가적인 실시예들은, 하이-κ 금속 옥사이드 층 상에 하이-κ 캡핑 층을 포함하는 금속 게이트 스택에 관한 것이다. 하이-κ 캡핑 층은 TiSiN을 포함한다. PMOS 일함수 재료는 하이-κ 캡핑 층 상에 있다. PMOS 일함수 재료는 MoN을 포함한다. 금속 게이트 스택은, MoN을 포함하는 PMOS 일함수 재료 및 TiN을 포함하는 하이-κ 캡핑 층을 포함하는 금속 게이트 스택에 비해 감소된 EOT 증가를 갖는다.
[0009] 본 개시내용의 추가적인 실시예들은 금속 게이트 스택을 제조하는 방법에 관한 것이다. 방법은, 제1 프로세싱 챔버 내에 하이-κ 금속 옥사이드 층을 포함하는 기판을 포지셔닝하는 단계를 포함한다. TiSiN을 포함하는 하이-κ 캡핑 층이 원자 층 증착에 의해 하이-κ 금속 옥사이드 층 상에 증착된다. 기판은 제2 프로세싱 챔버로 이송된다. MoN을 포함하는 PMOS 일함수 재료가 원자 층 증착에 의해 하이-κ 캡핑 층 상에 증착된다.
[0010] 본 개시내용의 위에서 언급된 특징들이 상세히 이해될 수 있는 방식으로, 위에서 간략히 요약된 본 개시내용의 보다 상세한 설명은 실시예들을 참조로 하여 이루어질 수 있으며, 이러한 실시예들 중 일부는 첨부된 도면들에 예시된다. 그러나, 첨부된 도면들은 본 개시내용의 단지 통상적인 실시예들을 예시하므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0011] 도 1은 본 개시내용의 하나 이상의 실시예들에 따른 금속 게이트 스택의 단면도이고;
[0012] 도 2는 본 개시내용의 하나 이상의 실시예들에 따른, 금속 게이트 스택을 형성하기 위한 방법의 흐름도이며; 그리고
[0013] 도 3은 본 개시내용의 하나 이상의 실시예들에 따른 클러스터 툴이다.
[0014] 본 개시내용의 여러 예시적인 실시예들을 설명하기 전에, 본 개시내용은 다음의 설명에서 제시되는 구성 또는 프로세스 단계들의 세부사항들로 제한되지 않는다는 것이 이해되어야 한다. 본 개시내용은 다른 실시예들을 가능하게 하고, 다양한 방식들로 실시 또는 수행될 수 있다.
[0015] 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "기판"이라는 용어는 프로세스가 작용하는 표면 또는 표면의 부분을 지칭한다. 또한, 문맥이 명확하게 달리 표시하지 않는 한, 기판에 대한 언급은 또한, 기판의 일부분만을 지칭할 수 있다는 것이 당업자들에 의해 이해될 것이다. 추가적으로, 기판 상에 증착하는 것에 대한 언급은, 베어(bare) 기판, 그리고 하나 이상의 막들 또는 피처들이 상부에 증착 또는 형성되어 있는 기판 둘 모두를 의미할 수 있다.
[0016] 본원에서 사용되는 바와 같은 "기판"은 제작 프로세스 동안 막 프로세싱이 수행되는 임의의 기판 또는 기판 상에 형성된 재료 표면을 지칭한다. 예컨대, 프로세싱이 수행될 수 있는 기판 표면은 애플리케이션에 따라 실리콘, 실리콘 옥사이드, 스트레인드 실리콘, SOI(silicon on insulator), 탄소 도핑된 실리콘 옥사이드들, 비정질 실리콘, 도핑된 실리콘, 게르마늄, 갈륨 비소, 유리, 사파이어와 같은 재료들, 그리고 금속들, 금속 나이트라이드들, 금속 합금들 및 다른 전도성 재료들과 같은 임의의 다른 재료들을 포함한다. 기판들은 반도체 웨이퍼들을 포함한다(이에 제한되지 않음). 기판들은 기판 표면을 연마(polish), 에칭, 환원, 산화, 수산화, 어닐링, UV 경화, e-빔 경화 및/또는 베이킹하기 위한 전처리 프로세스에 노출될 수 있다. 기판 표면 자체에 대해 직접 막 프로세싱하는 것에 추가하여, 본 개시내용에서, 개시되는 막 프로세싱 단계들 중 임의의 막 프로세싱 단계는 또한, 아래에서 더 상세히 개시되는 바와 같이 기판 상에 형성된 하부층(underlayer)에 대해 수행될 수 있으며, "기판 표면"이라는 용어는 문맥이 표시하는 바와 같이 그러한 하부층을 포함하는 것으로 의도된다. 따라서, 예컨대, 막/층 또는 부분 막/층이 기판 표면 상에 증착된 경우, 새로 증착된 막/층의 노출된 표면은 기판 표면이 된다.
[0017] 본 개시내용의 실시예들은 개선된 밴드에지(Vfb) 성능 및/또는 감소된 EOT를 갖는 금속 게이트 스택들에 관한 것이다. 본 개시내용의 일부 실시예들은, PMOS 일함수 재료로서 TiN을 사용하는 금속 게이트 스택들에 비해 개선된 Vfb를 갖는 금속 게이트 스택들을 제공한다. 일부 실시예들에서, PMOS 일함수 재료는 MoN을 포함한다.
[0018] 본 개시내용의 일부 실시예들은 유리하게, 하이-κ 캡핑 층으로서 TiN을 사용하는 금속 게이트 스택에 비해 감소된 EOT를 갖는 금속 게이트 스택들을 제공한다. 일부 실시예들에서, 하이-κ 캡핑 층은 TiSiN을 포함하고, PMOS 일함수 재료는 MoN을 포함한다.
[0019] 본 개시내용의 하나 이상의 실시예들은 포지티브 금속 옥사이드 반도체(PMOS; positive metal oxide semiconductor) 집적 회로 디바이스들을 형성하는 데 특히 유용한, 디바이스들 및 형성 방법들을 제공하며, 그러한 맥락에서 설명될 것이다. 다른 디바이스들 및 애플리케이션들이 또한, 본 발명의 범위 내에 있다.
[0020] 도 1은 PMOS 금속 게이트 스택 디바이스(100)의 단면도를 예시한다. 디바이스(100)는 기판(110)을 포함한다. 일부 실시예들에서, 기판(110)은 실리콘을 포함한다. 일부 실시예들에서, 기판(110)의 표면이 산화되어, 기판(110) 상에 옥사이드 층(115)을 형성한다. 일부 실시예들에서, 기판은 소스 구역들, 드레인 구역들, 전도성 채널들, 및 다른 전기 커넥터들을 포함(그러나, 이에 제한되지는 않음)하는 추가적인 전기 엘리먼트들 및 재료들을 포함한다.
[0021] 하나 이상의 실시예들에 따르면, PMOS 금속 게이트 스택 디바이스(100)는 게이트 유전체(120), 하이-κ 캡핑 층(130) 및 금속 게이트 일함수 층(140)을 포함한다. 본원에서 사용되는 바와 같이, 금속 게이트 일함수 층(140)은 또한, "PMOS 일함수 재료"로 지칭될 수 있다.
[0022] 게이트 유전체(120)는 기판(110)으로부터 하이-κ 캡핑 층(130) 및 금속 게이트 일함수 층(140)을 전기적으로 절연시킨다. 게이트 유전체(120), 하이-κ 유전체 캡핑 층(130) 및 금속 게이트 일함수 층(140)은 함께, 본원에서 금속 게이트 스택으로 지칭될 수 있다. 일부 실시예들에서, 금속 게이트 스택은 금속 게이트 일함수 층(140) 상에 게이트 전극(150)을 더 포함한다.
[0023] 일부 실시예들에서, 게이트 유전체(120)는 금속 옥사이드를 포함한다. 일부 실시예들에서, 게이트 유전체(120)는 하이-κ 금속 옥사이드 층으로 지칭된다. 일부 실시예들에서, 게이트 유전체(120)는 HfO2를 포함한다.
[0024] 일부 실시예들에서, 하이-κ 캡핑 층(130)은 TiN을 포함하거나, 또는 TiN을 필수적 요소로 하여 구성된다(consists essentially of). 일부 실시예들에서, 하이-κ 캡핑 층은 TiSiN을 포함하거나, 또는 TiSiN을 필수적 요소로 하여 구성된다. 이와 관련하여 사용되는 바와 같이, "~을 필수적 요소로 하여 구성된다"는 언급된 원소들이 원자 기준으로 언급된 재료의 95% 초과, 98% 초과, 99% 초과 또는 99.5% 초과를 구성한다는 것을 의미한다. 명확히 말해서, 화학양론비(stoichiometric ratio)들이 본원에서 개시되는 재료들의 식별에 의해 암시되지 않는다. 예컨대, TiN 재료는 티타늄 및 질소를 함유한다. 이들 원소들은 1:1 비로 존재할 수 있거나 또는 1:1 비로 존재하지 않을 수 있다.
[0025] 하이-κ 캡핑 층(130)은 임의의 적절한 두께를 가질 수 있다. 일부 실시예들에서, 하이-κ 캡핑 층(130)의 두께는 약 5 Å 내지 약 25 Å 범위이다. 일부 실시예들에서, 하이-κ 캡핑 층의 두께는 약 10 Å이다.
[0026] PMOS 일함수 재료(140)는 MoN을 포함한다. 본 발명자들은 놀랍게도, PMOS 일함수 재료로서 MoN의 사용이 TiN보다 더 큰 PMOS 밴드에지 성능을 제공한다는 것을 밝혀냈다.
[0027] PMOS 일함수 재료(140)는 임의의 적절한 두께를 가질 수 있다. 일부 실시예들에서, PMOS 일함수 재료(140)의 두께는 약 5 Å 내지 약 50 Å 범위이다. 일부 실시예들에서, 하이-κ 캡핑 층의 두께는 약 15 Å이다.
[0028] 평탄대 전압(Vfb)은 금속 게이트 스택에 대해 주어진 재료의 PMOS 일함수의 측정치를 제공한다. 본 발명자들은, TiN을 포함하는 PMOS 일함수 재료(140)를 MoN으로 대체하는 것이 증가된 Vfb를 제공한다는 것을 밝혀냈다.
[0029] 일부 실시예들에서, 하이-κ 캡핑 층(130)은 TiN을 포함한다. 하이-κ 캡핑 층(130)이 TiN을 포함하는 경우, Vfb는 약 +100 mV 이상, 약 +125 mV 이상, 약 +150 mV 이상, 약 +200 mV 이상, 약 +225 mV 이상, 약 +250 mV 이상, 약 +275 mV 이상, 약 +300 mV 이상, 또는 약 +325 mV 이상만큼 증가한다. 일부 실시예들에서, Vfb는 약 +125 mV, 약 +175 mV, 약 +275 mV 또는 약 +300 mV만큼 증가한다.
[0030] 본 발명자들은 또한, PMOS 일함수 재료(140)로서 MoN의 사용이 PMOS 일함수 재료로서 TiN을 포함하는 금속 게이트 스택에 비해 추가적인 EOT 패널티를 제공한다는 것을 밝혀냈다. 그러나, 본 발명자들은 또한 놀랍게도, TiN을 포함하는 하이-κ 캡핑 층(130)을 TiSiN으로 대체하는 것이 감소된 EOT 패널티를 제공한다는 것을 밝혀냈다.
[0031] 예컨대, TiN을 포함하는 하이-κ 캡핑 층(130) 및 TiN을 포함하는 PMOS 일함수 층(140)을 포함하는 금속 게이트 스택은 대략 8.1 Å의 EOT를 갖는다. 일부 실시예들에서, TiN을 포함하는 PMOS 일함수 층(140)은 MoN을 포함하는 PMOS 일함수 층(140)으로 대체된다. 이러한 대체는 EOT 증가를 야기한다. 일부 실시예들에서, EOT의 증가는 약 0.4 Å 이상, 약 0.5 Å 이상, 또는 약 0.6 Å 이상이다.
[0032] 일부 실시예들에서, TiN을 포함하는 하이-κ 캡핑 층(130)은 TiSiN을 포함하는 하이-κ 캡핑 층(130)으로 대체된다. 대체는 EOT 증가의 감소를 야기한다. 일부 실시예들에서, EOT 증가는 약 0.1 Å 이상, 약 0.15 Å 이상, 약 0.2 Å 이상, 약 0.25 Å 이상, 약 0.3 Å, 또는 약 0.35 Å 이상만큼 감소된다. 달리 말하면, 일부 실시예들에서, EOT 증가는 약 0.3 Å 이하, 약 0.25 Å 이하, 약 0.2 Å 이하, 약 0.15 Å 이하, 약 0.1 Å 이하, 또는 약 0.05 Å 이하이다.
[0033] 일부 실시예들에서, 금속 게이트 스택 디바이스(100)는 게이트 전극(150)을 더 포함한다. 게이트 전극(150)은 다수의 층들을 포함할 수 있다. 일부 실시예들에서, 게이트 전극(150)은 TiAl을 포함하는 제1 층 및 TiN을 포함하는 제2 층을 포함한다. 일부 실시예들에서, 제1 층은 약 25 Å의 두께를 갖는다. 일부 실시예들에서, 제2 층은 약 500 Å의 두께를 갖는다. 제1 층 및 제2 층은 임의의 적절한 방법에 의해 증착될 수 있다.
[0034] 도 2를 참조하면, 본 개시내용의 다른 실시예는 금속 게이트 스택 디바이스(100)를 형성하는 방법(200)에 관한 것이다. 방법(200)은, 210에서, 제1 프로세싱 챔버 내에 하이-κ 금속 옥사이드 층을 포함하는 기판을 제공함으로써 시작된다. 220에서, TiSiN을 포함하는 하이-κ 캡핑 층이 원자 층 증착에 의해 하이-κ 금속 옥사이드 층 상에 증착된다.
[0035] 220에서 언급된 원자 층 증착 프로세스의 경우, TiSiN을 증착하기 위한 예시적인 프로세스가 아래에 제공된다. TiSiN 막을 제공하기 위해, 기판은 Ti를 포함하는 제1 전구체, 질소 소스를 포함하는 제2 전구체, 및 Si 소스를 포함하는 제3 전구체에 노출된다. 일부 실시예들에서, 기판은 미리 결정된 막 두께를 획득하기 위해 전구체들에 반복적으로 노출된다. 일부 실시예들에서, 기판은 증착 동안 약 200 ℃ 내지 약 700 ℃의 온도로 유지된다.
[0036] 많은 전구체들이 본 발명의 범위 내에 있다. 전구체들은 주변 온도 및 압력에서 플라즈마, 가스, 액체 또는 고체일 수 있다. 그러나, ALD 챔버 내에서, 전구체들은 휘발된다. 유기 금속 화합물들 또는 착물들은 알킬들, 알콕실들, 알킬아미도들 및 아닐리드들과 같은 적어도 하나의 유기기 및 금속을 함유하는 임의의 화학 물질을 포함한다. 전구체들은 유기 금속 및 무기/할라이드 화합물들로 구성될 수 있다.
[0037] 일반적으로, 임의의 적절한 티타늄 전구체가 사용될 수 있다. 따라서, 티타늄 전구체들은 TiCl4, TiBr4, TiI4, TiF4, 테트라키스디메틸아미노 티타늄을 포함할 수 있다(그러나, 이에 제한되지는 않음). 추가적으로, 임의의 적절한 질소 소스 전구체가 사용될 수 있다. 예들은 질소 가스, 암모니아 가스, N2H2 또는 N2H4를 포함한다(그러나, 이에 제한되지는 않음).
[0038] 다양한 실리콘 전구체들이 사용될 수 있다. 실리콘 전구체들의 예들은 실란, 디실란, 트리메틸실란, 디클로로실란 및 네오펜타실란을 포함할 수 있다(그러나, 이에 제한되지는 않음).
[0039] 기판이 전구체들에 노출되는 순서는 변화될 수 있다. 예컨대, 기판은 Ti/Si/N 또는 Ti/N/Si에 순서대로 노출될 수 있다. 노출들은 증착 사이클에서 반복될 수 있다. 추가로, 전구체에 대한 노출은 단일 증착 사이클 내에서 반복될 수 있다. 예컨대, 기판은 Ti/N/Si/N에 순서대로 노출될 수 있다.
[0040] 하이-κ 캡핑 층의 증착 후에, 230에서, 기판은 제2 프로세싱 챔버로 이송된다. 일부 실시예들에서, 제1 프로세싱 챔버와 제2 프로세싱 챔버는 통합된다. 일부 실시예들에서, 방법(200)은 진공을 파괴하지 않고 또는 주변 공기에 대한 노출 없이 수행된다. 240에서, MoN을 포함하는 PMOS 일함수 재료가 원자 층 증착에 의해 하이-κ 캡핑 층 상에 증착된다.
[0041] 본 개시내용의 방법들은, 동일한 챔버에서 또는 하나 이상의 별개의 프로세싱 챔버들에서 수행될 수 있다. 일부 실시예들에서, 기판은 추가적인 프로세싱을 위해 제1 챔버로부터 별개의 제2 챔버로 이동된다. 기판은 제1 챔버로부터 별개의 프로세싱 챔버로 직접 이동될 수 있거나, 또는 기판은 제1 챔버로부터 하나 이상의 이송 챔버들로 이동된 다음, 별개의 프로세싱 챔버로 이동될 수 있다. 이에 따라서, 적절한 프로세싱 장치가 이송 스테이션과 연통하는 다수의 챔버들을 포함할 수 있다. 이러한 종류의 장치는 "클러스터 툴" 또는 "클러스터형 시스템" 등으로 지칭될 수 있다.
[0042] 일반적으로, 클러스터 툴은 기판 중심-발견 및 배향, 어닐링, 증착 및/또는 에칭을 포함하는 다양한 기능들을 수행하는 다수의 챔버들을 포함하는 모듈러 시스템이다. 하나 이상의 실시예들에 따르면, 클러스터 툴은 적어도 제1 챔버 및 중앙 이송 챔버를 포함한다. 중앙 이송 챔버는, 프로세싱 챔버들과 로드 락 챔버들 사이에서 그리고 이들 간에 기판들을 셔틀(shuttle)할 수 있는 로봇을 하우징할 수 있다. 이송 챔버는 통상적으로 진공 조건에서 유지되며, 하나의 챔버로부터 다른 챔버로 그리고/또는 클러스터 툴의 프론트 엔드에 포지셔닝된 로드 락 챔버로 기판들을 셔틀하기 위한 중간 스테이지를 제공한다. 본 개시내용에 대해 구성(adapt)될 수 있는 2개의 잘 알려진 클러스터 툴들은 Centura® 및 Endura®이며, 이들 둘 모두는 캘리포니아주 산타 클라라의 Applied Materials, Inc.로부터 입수가능하다. 그러나, 챔버들의 정확한 어레인지먼트(arrangement) 및 조합은 본원에서 설명되는 바와 같은 프로세스의 특정 단계들을 수행하는 목적들을 위해 변경될 수 있다. 사용될 수 있는 다른 프로세싱 챔버들은 CLD(cyclical layer deposition), ALD(atomic layer deposition), CVD(chemical vapor deposition), PVD(physical vapor deposition), 에칭, 사전-세정, 화학 물질 세정, 열 처리, 이를테면, RTP, 플라즈마 질화, 어닐링, 배향, 하이드록실화 및 다른 기판 프로세스들을 포함한다(그러나, 이에 제한되지는 않음). 클러스터 툴 상의 챔버에서 프로세스들을 수행함으로써, 후속 막을 증착하기 전에, 산화 없이, 대기 불순물들에 의한 기판의 표면 오염이 회피될 수 있다.
[0043] 일부 실시예들에서, 제1 프로세싱 챔버 및 제2 프로세싱 챔버는 동일한 클러스터링된 프로세싱 툴의 일부이다. 이에 따라서, 일부 실시예들에서, 방법은 인-시튜(in-situ) 통합 방법이다.
[0044] 일부 실시예들에서, 제1 프로세싱 챔버 및 제2 프로세싱 챔버는 상이한 프로세싱 툴들이다. 이에 따라서, 일부 실시예들에서, 방법은 엑스-시튜(ex-situ) 통합 방법이다.
[0045] 하나 이상의 실시예들에 따르면, 기판은 연속적으로 진공 또는 "로드 락" 조건들 하에 있으며, 하나의 챔버로부터 다음 챔버로 이동되고 있을 때 주변 공기에 노출되지 않는다. 따라서, 이송 챔버들은 진공 하에 있으며, 진공 압력 하에서 "펌핑 다운(pump down)"된다. 불활성 가스들이 프로세싱 챔버들 또는 이송 챔버들에 존재할 수 있다. 일부 실시예들에서, 불활성 가스는 반응물들 중 일부 또는 전부를 제거하기 위한 퍼지 가스로서 사용된다. 하나 이상의 실시예들에 따르면, 반응물들이 증착 챔버로부터 이송 챔버 및/또는 추가적인 프로세싱 챔버로 이동하는 것을 방지하기 위해, 퍼지 가스가 증착 챔버의 출구에서 주입된다. 따라서, 불활성 가스의 유동은 챔버의 출구에서 커튼을 형성한다.
[0046] 기판은 단일 기판 증착 챔버들에서 프로세싱될 수 있으며, 여기서, 단일 기판은 다른 기판이 프로세싱되기 전에 로딩, 프로세싱 및 언로딩된다. 기판은 또한, 다수의 기판이 챔버의 제1 부분 내로 개별적으로 로딩되고 챔버를 통해 이동하며 챔버의 제2 부분으로부터 언로딩되는 컨베이어 시스템과 유사한 연속적인 방식으로 프로세싱될 수 있다. 챔버 및 연관된 컨베이어 시스템의 형상은 직선 경로 또는 곡선(curved) 경로를 형성할 수 있다. 추가적으로, 프로세싱 챔버는 캐러셀(carousel)일 수 있으며, 이 캐러셀에서, 다수의 기판들은 중심 축을 중심으로 이동되고 캐러셀 경로 전반에 걸쳐 증착, 에칭, 어닐링, 및/또는 세정 프로세스들에 노출된다.
[0047] 기판은 또한, 프로세싱 동안 정지되거나 또는 회전될 수 있다. 회전하는 기판은 연속적으로 또는 이산적인 단계들로 회전될 수 있다. 예컨대, 기판은 전체 프로세스 전반에 걸쳐 회전될 수 있거나, 또는 기판은 상이한 반응성 또는 퍼지 가스들에 대한 노출들 사이에서 소량만큼 회전될 수 있다. 프로세싱 동안 (연속적으로 또는 단계적으로) 기판을 회전시키는 것은, 예컨대 가스 유동 기하학적 구조들에서의 국부적인 변동성(variability)의 영향을 최소화함으로써 더 균일한 증착 또는 에칭을 생성하는 것을 도울 수 있다.
[0048] 원자 층 증착 타입 챔버들에서, 기판은 공간적으로 또는 시간적으로 분리된 프로세스들로 제1 및 제2 전구체들에 노출될 수 있다. 시간적 ALD는, 제1 전구체가 챔버 내로 유동하여 표면과 반응하는 통상적인 프로세스이다. 제1 전구체는, 제2 전구체를 유동시키기 전에, 챔버로부터 퍼징된다. 공간적 ALD에서, 제1 전구체와 제2 전구체 둘 모두는 챔버로 동시에 유동되지만, 전구체들의 혼합을 방지하는 구역이 유동들 사이에 있도록 공간적으로 분리된다. 공간적 ALD에서, 기판은 가스 분배 플레이트에 대해 이동되거나, 또는 그 반대이다.
[0049] 실시예들에서, 방법들의 부분들 중 하나 이상이 하나의 챔버에서 발생하는 경우, 프로세스는 공간적 ALD 프로세스일 수 있다. 위에서 설명된 케미스트리들 중 하나 이상이 양립가능하지 않을 수 있지만(즉, 기판 표면 상에서의 반응 이외의 반응 및/또는 챔버 상의 증착물을 초래함), 공간 분리는 시약들이 가스상(gas phase)으로 각각에 노출되지 않는다는 것을 보장한다. 예컨대, 시간적 ALD는 증착 챔버를 퍼징하는 것을 수반한다. 그러나, 실제로는, 추가적인 시약으로 유동하기 전에, 과잉 시약을 챔버 밖으로 퍼징하는 것이 때때로 가능하지 않다. 그러므로, 챔버 내의 임의의 잔여(leftover) 시약이 반응할 수 있다. 공간 분리를 이용하면, 과잉 시약이 퍼징될 필요가 없으며, 교차-오염이 제한된다. 더욱이, 챔버를 퍼징하기 위해 많은 시간이 사용될 수 있고, 그러므로 퍼지 단계를 없앰으로써 스루풋이 증가될 수 있다.
[0050] 도 3을 참조하면, 본 개시내용의 추가적인 실시예들은 본원에서 설명되는 방법들을 실행하기 위한 프로세싱 시스템(900)에 관한 것이다. 도 3은 본 개시내용의 하나 이상의 실시예에 따른, 기판을 프로세싱하기 위해 사용될 수 있는 시스템(900)을 예시한다. 시스템(900)은 클러스터 툴로 지칭될 수 있다. 시스템(900)은 로봇(912)을 내부에 갖고 있는 중앙 이송 스테이션(910)을 포함한다. 로봇(912)은 단일 블레이드 로봇으로서 예시되지만; 당업자들은 다른 로봇(912) 구성들이 본 개시내용의 범위 내에 있음을 인식할 것이다. 로봇(912)은 중앙 이송 스테이션(910)에 연결된 챔버들 사이에서 하나 이상의 기판을 이동시키도록 구성된다.
[0051] 적어도 하나의 사전-세정/버퍼 챔버(920)가 중앙 이송 스테이션(910)에 연결된다. 사전-세정/버퍼 챔버(920)는 가열기, 라디칼 소스 또는 플라즈마 소스 중 하나 이상을 포함할 수 있다. 사전-세정/버퍼 챔버(920)는 프로세싱을 위한 웨이퍼들의 카세트 또는 개별적인 반도체 기판을 위한 홀딩 영역으로서 사용될 수 있다. 사전-세정/버퍼 챔버(920)는 사전-세정 프로세스들을 수행할 수 있거나, 또는 프로세싱을 위해 기판을 예열할 수 있거나, 또는 단순히 프로세스 시퀀스를 위한 스테이징(staging) 영역일 수 있다. 일부 실시예들에서, 중앙 이송 스테이션(910)에 연결된 2 개의 사전-세정/버퍼 챔버들(920)이 있다.
[0052] 도 3에 도시된 실시예에서, 사전-세정 챔버들(920)은 팩토리 인터페이스(905)와 중앙 이송 스테이션(910) 사이의 패스 스루(pass through) 챔버들로서 작용할 수 있다. 팩토리 인터페이스(905)는 카세트로부터 사전-세정/버퍼 챔버(920)로 기판을 이동시키기 위한 하나 이상의 로봇(906)을 포함할 수 있다. 이어서, 로봇(912)은 사전-세정/버퍼 챔버(920)로부터 시스템(900) 내의 다른 챔버들로 기판을 이동시킬 수 있다.
[0053] 제1 프로세싱 챔버(930)는 중앙 이송 스테이션(910)에 연결될 수 있다. 제1 프로세싱 챔버(930)는 하이-κ 캡핑 층을 증착하기 위한 원자 층 증착 챔버로서 구성될 수 있고, 제1 프로세싱 챔버(930)에 반응성 가스들의 하나 이상의 유동들을 제공하기 위해 하나 이상의 반응성 가스 소스들과 유체 연통할 수 있다. 기판은 격리 밸브(914)를 통과하는 로봇(912)에 의해 프로세싱 챔버(930)로 그리고 프로세싱 챔버(930)로부터 이동될 수 있다.
[0054] 프로세싱 챔버(940)가 또한, 중앙 이송 스테이션(910)에 연결될 수 있다. 일부 실시예들에서, 프로세싱 챔버(940)는 PMOS 일함수 재료를 증착하기 위한 원자 층 증착 챔버를 포함하고, 프로세싱 챔버(940)에 반응성 가스의 유동들을 제공하기 위해 하나 이상의 반응성 가스 소스들과 유체 연통한다. 기판은 격리 밸브(914)를 통과하는 로봇(912)에 의해 프로세싱 챔버(940)로 그리고 프로세싱 챔버(940)로부터 이동될 수 있다.
[0055] 일부 실시예들에서, 프로세싱 챔버(960)는 중앙 이송 스테이션(910)에 연결되고, 게이트 전극 증착 챔버로서 작용하도록 구성된다. 프로세싱 챔버(960)는 하나 이상의 상이한 에피택셜 성장 프로세스들을 수행하도록 구성될 수 있다.
[0056] 일부 실시예들에서, 프로세싱 챔버들(930, 940, 및 960) 각각은 프로세싱 방법의 상이한 부분들을 수행하도록 구성된다. 예컨대, 프로세싱 챔버(930)는 하이-κ 캡핑 층 증착 프로세스를 수행하도록 구성될 수 있고, 프로세싱 챔버(940)는 PMOS 일함수 재료 증착 프로세스를 수행하도록 구성될 수 있으며, 프로세싱 챔버(960)는 게이트 전극 증착 프로세스를 수행하도록 구성될 수 있다. 당업자는, 툴 상의 개별적인 프로세싱 챔버의 수 및 어레인지먼트가 변화될 수 있고, 도 3에 예시된 실시예가 단지 하나의 가능한 구성을 나타낸다는 것을 인식할 것이다.
[0057] 일부 실시예들에서, 프로세싱 시스템(900)은 하나 이상의 계측 스테이션들을 포함한다. 예컨대, 계측 스테이션들은 사전-세정/버퍼 챔버(920) 내에, 중앙 이송 스테이션 (910) 내에, 또는 개별적인 프로세싱 챔버들 중 임의의 프로세싱 챔버 내에 위치될 수 있다. 계측 스테이션은, 기판을 산화 환경에 노출시키지 않고 리세스의 거리가 측정될 수 있게 하는, 시스템(900) 내의 임의의 포지션일 수 있다.
[0058] 적어도 하나의 제어기(950)는 중앙 이송 스테이션(910), 사전-세정/버퍼 챔버(920), 프로세싱 챔버들(930, 940, 또는 960) 중 하나 이상에 커플링된다. 일부 실시예들에서, 개별적인 챔버들 또는 스테이션들에 연결된 하나 초과의 제어기(950)가 있으며, 1차 제어 프로세서가 시스템(900)을 제어하기 위해 별개의 프로세서들 각각에 커플링된다. 제어기(950)는 다양한 챔버들 및 서브-프로세서들을 제어하기 위해 산업 현장에서 사용될 수 있는 임의의 형태의 범용 컴퓨터 프로세서, 마이크로제어기, 마이크로프로세서 등 중 하나일 수 있다.
[0059] 적어도 하나의 제어기(950)는 프로세서(952), 프로세서(952)에 커플링된 메모리(954), 프로세서(952)에 커플링된 입력/출력 디바이스들(956), 및 상이한 전자 컴포넌트들 사이의 통신을 위한 지원 회로들(958)을 가질 수 있다. 메모리(954)는 일시적 메모리(예컨대, 랜덤 액세스 메모리) 및 비-일시적 메모리(예컨대, 저장소) 중 하나 이상을 포함할 수 있다.
[0060] 프로세서의 메모리(954) 또는 컴퓨터-판독가능 매체는 RAM(random access memory), ROM(read-only memory), 플로피 디스크, 하드 디스크, 또는 로컬 또는 원격인 임의의 다른 형태의 디지털 저장소와 같은 용이하게 이용가능한 메모리 중 하나 이상일 수 있다. 메모리(954)는 시스템(900)의 파라미터들 및 컴포넌트들을 제어하기 위해 프로세서(952)에 의해 동작가능한 명령 세트를 유지할 수 있다. 지원 회로들(958)은 통상적인 방식으로 프로세서를 지원하기 위해 프로세서(952)에 커플링된다. 회로들은 예컨대 캐시, 전력 공급부들, 클록 회로들, 입력/출력 회로부, 서브시스템들 등을 포함할 수 있다.
[0061] 프로세스들은 일반적으로, 프로세서에 의해 실행될 때, 프로세스 챔버로 하여금 본 개시내용의 프로세스들을 수행하게 하는 소프트웨어 루틴으로서 메모리에 저장될 수 있다. 소프트웨어 루틴은 또한, 프로세서에 의해 제어되는 하드웨어로부터 원격으로 위치된 제2 프로세서(미도시)에 의해 실행 및/또는 저장될 수 있다. 본 개시내용의 방법 중 일부 또는 전부는 또한 하드웨어로 수행될 수 있다. 따라서, 프로세스는 소프트웨어로 구현되어 컴퓨터 시스템을 사용하여 실행되거나, 예컨대 주문형 집적 회로 또는 다른 타입의 하드웨어 구현으로서 하드웨어로 구현되거나, 또는 소프트웨어와 하드웨어의 조합으로서 구현될 수 있다. 소프트웨어 루틴은, 프로세서에 의해 실행될 때, 범용 컴퓨터를, 프로세스들이 수행되도록 챔버 동작을 제어하는 특수 목적 컴퓨터(제어기)로 변환한다.
[0062] 일부 실시예들에서, 제어기(950)는 방법을 수행하기 위해 개별적인 프로세스들 또는 서브-프로세스들을 실행하기 위한 하나 이상의 구성들을 갖는다. 제어기(950)는, 방법들의 기능들을 수행하기 위해 중간 컴포넌트들에 연결되고 이러한 중간 컴포넌트들을 동작시키도록 구성될 수 있다. 예컨대, 제어기(950)는 가스 밸브들, 액추에이터들, 모터들, 슬릿 밸브들, 진공 제어부 등 중 하나 이상에 연결될 수 있고 이를 제어하도록 구성될 수 있다.
[0063] 일부 실시예들의 제어기(950)는, 복수의 프로세싱 챔버들과 계측 스테이션 사이에서 로봇 상의 기판을 이동시키기 위한 구성; 시스템으로부터 기판들을 언로딩 및/또는 로딩하기 위한 구성; TiN 또는 TiSiN을 포함하는 하이-κ 캡핑 층을 증착하기 위한 구성; MoN을 포함하는 PMOS 일함수 재료를 증착하기 위한 구성; 및/또는 게이트 전극을 증착하기 위한 구성으로부터 선택되는 하나 이상의 구성들을 갖는다.
[0064] 본 명세서 전반에 걸쳐 "일 실시예", "특정 실시예들", "하나 이상의 실시예들" 또는 "실시예"에 대한 언급은, 실시예와 관련하여 설명된 특정 특징, 구조, 재료 또는 특성이 본 개시내용의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 위치들에서 "하나 이상의 실시예들에서", "특정 실시예들에서", "일 실시예에서" 또는 "실시예에서"와 같은 문구들의 출현들이 반드시 본 개시내용의 동일한 실시예를 지칭하는 것은 아니다. 더욱이, 특정 특징들, 구조들, 재료들 또는 특성들은 하나 이상의 실시예들에서 임의의 적절한 방식으로 조합될 수 있다.
[0065] 본원의 개시내용이 특정 실시예들을 참조하여 설명되었지만, 당업자들은, 설명된 실시예들이 단지 본 개시내용의 원리들 및 애플리케이션들을 예시한다는 것을 이해할 것이다. 본 개시내용의 사상 및 범위를 벗어나지 않으면서 본 개시내용의 방법 및 장치에 대해 다양한 수정들 및 변형들이 행해질 수 있다는 것이 당업자들에게 자명할 것이다. 따라서, 본 개시내용은 첨부된 청구항들 및 이들의 등가물들의 범위 내에 있는 수정들 및 변형들을 포함할 수 있다.

Claims (20)

  1. 금속 게이트 스택으로서,
    상기 금속 게이트 스택은 하이-κ 캡핑 층 상에 PMOS 일함수 재료를 포함하고, 상기 PMOS 일함수 재료는 MoN을 포함하며, 상기 금속 게이트 스택은, TiN을 포함하는 PMOS 일함수 재료를 포함하는 금속 게이트 스택에 비해 개선된 Vfb를 갖는,
    금속 게이트 스택.
  2. 제1 항에 있어서,
    상기 하이-κ 캡핑 층은 TiN을 포함하는,
    금속 게이트 스택.
  3. 제2 항에 있어서,
    Vfb는 약 +125 mV 이상만큼 개선되는,
    금속 게이트 스택.
  4. 제3 항에 있어서,
    Vfb는 약 +300 mV 이상만큼 개선되는,
    금속 게이트 스택.
  5. 제1 항에 있어서,
    상기 하이-κ 캡핑 층은 TiSiN을 포함하는,
    금속 게이트 스택.
  6. 제5 항에 있어서,
    Vfb는 약 +175 mV 이상만큼 개선되는,
    금속 게이트 스택.
  7. 제6 항에 있어서,
    Vfb는 약 +275 mV 이상만큼 개선되는,
    금속 게이트 스택.
  8. 금속 게이트 스택으로서,
    하이-κ 금속 옥사이드 층 상의 하이-κ 캡핑 층 ―상기 하이-κ 캡핑 층은 TiSiN을 포함함―; 및
    상기 하이-κ 캡핑 층 상의 PMOS 일함수 재료
    를 포함하며,
    상기 PMOS 일함수 재료는 MoN을 포함하고,
    상기 금속 게이트 스택은, MoN을 포함하는 PMOS 일함수 재료 및 TiN을 포함하는 하이-κ 캡핑 층을 포함하는 금속 게이트 스택에 비해 감소된 EOT 증가를 갖는,
    금속 게이트 스택.
  9. 제8 항에 있어서,
    상기 하이-κ 금속 옥사이드 층은 HfO2를 포함하는,
    금속 게이트 스택.
  10. 제8 항에 있어서,
    상기 하이-κ 캡핑 층은 약 5 Å 내지 약 25 Å 범위의 두께를 갖는,
    금속 게이트 스택.
  11. 제8 항에 있어서,
    상기 PMOS 일함수 재료는 약 5 Å 내지 약 50 Å 범위의 두께를 갖는,
    금속 게이트 스택.
  12. 제8 항에 있어서,
    상기 EOT 증가는 약 0.3 Å 이상만큼 감소되는,
    금속 게이트 스택.
  13. 제8 항에 있어서,
    상기 EOT 증가는, TiN을 포함하는 일함수 재료 및 TiN을 포함하는 하이-κ 캡핑 층을 포함하는 금속 게이트 스택에 비해 약 +0.30 Å 이하인,
    금속 게이트 스택.
  14. 제13 항에 있어서,
    상기 EOT 증가는 약 +0.05 Å 이하인,
    금속 게이트 스택.
  15. 제8 항에 있어서,
    산화된 표면을 갖는 기판 재료 ―상기 하이-κ 금속 옥사이드 층은 상기 산화된 표면 상에 있음―; 및
    상기 PMOS 일함수 재료 상의 게이트 전극
    을 더 포함하며,
    상기 금속 게이트 스택은, TiN을 포함하는 일함수 재료를 포함하는 금속 게이트 스택에 비해 개선된 Vfb를 갖는,
    금속 게이트 스택.
  16. 제15 항에 있어서,
    상기 게이트 전극은 TiAl을 포함하는 제1 층 및 TiN을 포함하는 제2 층을 포함하는,
    금속 게이트 스택.
  17. 제1 프로세싱 챔버 내에 하이-κ 금속 옥사이드 층을 포함하는 기판을 포지셔닝하는 단계;
    상기 하이-κ 금속 옥사이드 층 상에, 원자 층 증착에 의해, TiSiN을 포함하는 하이-κ 캡핑 층을 증착하는 단계;
    상기 기판을 제2 프로세싱 챔버로 이송하는 단계; 및
    상기 하이-κ 캡핑 층 상에, 원자 층 증착에 의해, MoN을 포함하는 PMOS 일함수 재료를 증착하는 단계
    를 포함하는,
    금속 게이트 스택을 제조하는 방법.
  18. 제17 항에 있어서,
    상기 제1 프로세싱 챔버와 상기 제2 프로세싱 챔버는 통합되고, 상기 방법은 진공을 파괴하지 않고 수행되는,
    금속 게이트 스택을 제조하는 방법.
  19. 제18 항에 있어서,
    상기 제1 프로세싱 챔버 및 상기 제2 프로세싱 챔버는 동일한 프로세싱 툴의 일부인,
    금속 게이트 스택을 제조하는 방법.
  20. 제18 항에 있어서,
    상기 제1 프로세싱 챔버 및 상기 제2 프로세싱 챔버는 상이한 프로세싱 툴들인,
    금속 게이트 스택을 제조하는 방법.
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