KR20210140858A - 반도체 장치 - Google Patents

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Abstract

네거티브 커패시턴스(negative capacitance, NC) 특성을 갖는 강유전체 물질막을 포함하는 게이트 절연막을 이용하여, 소자의 특성을 개선할 수 있는 반도체 장치를 제공하는 것이다. 반도체 장치는 제1 영역 및 제2 영역을 포함하는 기판, 제1 영역의 기판 상에, 제1 게이트 적층 절연막 및 제1 게이트 적층 절연막 상의 제1 게이트 전극을 포함하는 제1 게이트 스택, 및 제2 영역의 기판 상에, 제2 게이트 적층 절연막 및 제2 게이트 적층 절연막 상의 제2 게이트 전극을 포함하는 제2 게이트 스택을 포함하고, 제1 게이트 스택의 폭은 제2 게이트 스택의 폭보다 크고, 제2 게이트 적층 절연막은 복수의 제2 강유전체 물질막을 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 강유전체 물질막(ferroelectric material film)을 포함하는 반도체 장치에 관한 것이다.
MOSFET 트랜지스터가 개발된 후, 지속적으로 집적회로의 집적도는 증가하여 왔다. 예를 들어, 집적회로의 집적도는 2년마다 단위 칩 면적당 총 트랜지스터의 수가 2배로 증가하는 추세를 보여왔다. 이와 같은 집적회로의 집적도를 증가시키기 위해, 개별 트랜지스터의 크기는 지속적으로 감소되었다. 이와 더불어, 소형화된 트랜지스터의 성능을 향상시키기 위한 반도체 기술들이 등장하였다.
이러한 반도체 기술에는, 게이트 커패시턴스를 향상시키고 누설 전류를 감소시키는 고유전율 금속 게이트(High-K Metal Gate, HKMG) 기술 및 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 개선할 수 있는 FinFET 기술이 있을 수 있다.
그러나, 트랜지스터 크기의 소형화에 비하여, 트랜지스터의 구동 전압의 저전압화는 크게 개선되지 못했다. 이에 따라, CMOS 트랜지스터의 전력 밀도는 지수적으로 증가하고 있다. 전력 밀도를 감소시키기 위해서, 구동 전압의 저전력화가 반드시 필요하다. 하지만, 실리콘 기반의 MOSFET은 열방출 기반의 물리적 동작 특성을 지니기 때문에, 매우 낮은 공급 전압을 실현하기 어렵다.
이를 위해, 상온에서 문턱전압이하 스윙(subthreshold swing, SS)의 물리적 한계로 알려진 60mV/decade, 그 이하의 문턱전압이하 스윙을 갖는 트랜지스터의 개발 필요성이 대두되었다.
본 발명이 해결하려는 과제는, 네거티브 커패시턴스(negative capacitance, NC) 특성을 갖는 강유전체 물질막을 포함하는 게이트 절연막을 이용하여, 소자의 특성을 개선할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 제1 영역 및 제2 영역을 포함하는 기판, 제1 영역의 기판 상에, 제1 게이트 적층 절연막 및 제1 게이트 적층 절연막 상의 제1 게이트 전극을 포함하는 제1 게이트 스택, 및 제2 영역의 기판 상에, 제2 게이트 적층 절연막 및 제2 게이트 적층 절연막 상의 제2 게이트 전극을 포함하는 제2 게이트 스택을 포함하고, 제1 게이트 스택의 폭은 제2 게이트 스택의 폭보다 크고, 제2 게이트 적층 절연막은 복수의 제2 강유전체 물질막을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 제1 영역 및 제2 영역을 포함하는 기판, 제1 영역의 기판 상에, 제1 게이트 적층 절연막 및 제1 게이트 적층 절연막 상의 제1 게이트 전극을 포함하는 제1 게이트 스택, 및 제2 영역의 기판 상에, 제2 게이트 적층 절연막 및 제2 게이트 적층 절연막 상의 제2 게이트 전극을 포함하는 제2 게이트 스택을 포함하고, 제1 게이트 적층 절연막은 적어도 하나 이상의 제1 강유전체 물질막을 포함하고, 제2 게이트 적층 절연막은 복수의 제2 강유전체 물질막을 포함하고, 제2 강유전체 물질막의 개수는 제1 강유전체 물질막의 개수보다 크거나 같다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 제1 영역 및 제2 영역을 포함하는 기판, 제1 영역의 기판 상에, 제1 두께의 제1 계면막, 제1 계면막 상의 제1 게이트 적층 절연막 및 제1 게이트 적층 절연막 상의 제1 게이트 전극을 포함하는 제1 게이트 스택, 및 제2 영역의 기판 상에, 제1 두께보다 작은 제2 두께의 제2 계면막, 제2 계면막 상의 제2 게이트 적층 절연막 및 제2 게이트 적층 절연막 상의 제2 게이트 전극을 포함하는 제2 게이트 스택을 포함하고, 제1 게이트 스택의 폭은 제2 게이트 스택의 폭보다 크고, 제1 게이트 적층 절연막은 적어도 하나 이상의 제1 강유전체 물질막과, 복수의 제1 상유전체 물질막을 포함하고, 제2 게이트 적층 절연막은 복수의 제2 강유전체 물질막과, 복수의 제2 상유전체 물질막을 포함하고, 제2 강유전체 물질막의 개수는 제1 강유전체 물질막의 개수보다 크거나 같다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 2는 도 1의 P 부분을 확대한 도면이다.
도 3은 도 1의 Q 부분을 확대한 도면이다.
도 4는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 5는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 6은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 7은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 8은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 9는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 10은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 11은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 12는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 13은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 14는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 15는 도 14의 A - A를 따라 절단한 단면도이다.
도 16은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 17은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 18은 도 17의 B - B를 따라 절단한 단면도이다.
도 19는 몇몇 실시예들에 따른 반도체 장치를 나타내는 블록도이다.
도 20은 도 19의 메모리 셀 블록들 중 하나의 메모리 셀 블록을 나타내는 회로도이다.
도 21은 몇몇 실시예들에 따른 반도체 장치를 나타내는 블록도이다.
몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 평면(planar) 트랜지스터, 핀형 트랜지스터(FinFET), 나노 와이어 또는 나노 시트를 포함하는 트랜지스터 또는 버티컬 트랜지스터(Vertical FET)를 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 기술적 사상은 2차원 물질을 기반으로하는 트랜지스터(2D material based FETs) 및 이의 이종 구조(heterostructure)와, FeFET(ferroelectric FET)에 적용될 수도 있다.
또한, 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET)를 포함할 수 있다. 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 2는 도 1의 P 부분을 확대한 도면이다. 도 3은 도 1의 Q 부분을 확대한 도면이다. 설명의 편의를 위해, 기판 내에 형성되는 STI(shallow trench isolation)와 같은 소자 분리막 등의 도시는 생략한다.
도 1 내지 도 3을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 게이트 스택(GS1)과, 제2 게이트 스택(GS2)을 포함한다.
기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 제1 영역(I)은 고전압 동작 영역일 수 있고, 제2 영역(II)은 저전압 동작 영역일 수 있다.
예를 들어, 제1 영역(I)은 I/O 영역일 수 있고, 제2 영역(II)은 로직 영역 또는 메모리 영역일 수 있다. 예를 들어, 메모리 영역은 SRAM 영역일 수 있다. 제1 영역(I)에 형성되는 트랜지스터의 도전형은 제2 영역(II)에 형성되는 트랜지스터의 도전형과 동일할 수도 있고, 다를 수도 있다.
기판(100)은 실리콘 기판 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
또는, 도시된 것과 달리, 기판(100)은 베이스 기판과, 베이스 기판 상에 배치되는 채널막을 포함할 수 있다. 채널막은 베이스 기판과 다른 물질을 포함할 수 있다. 채널막은 반도체 성질을 갖는 물질을 포함할 수 있다. 이후에 설명될 소오스/드레인 영역(145, 245)의 적어도 일부는 채널막 내에 형성될 수 있다.
일 예로, 채널막은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 다른 예로, 채널막은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체는 예를 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
또 다른 예로, 채널막은 2차원 물질(Two-dimensional(2D) material)을 포함할 수 있다. 2차원 물질은 2차원 동소체(allotrope) 또는 2차원 화합물(compound)을 포함할 수 있고, 예를 들어, 그래핀(graphene), 몰리브덴 이황화물(MoS2), 몰리브덴 디셀레나이드(MoSe2), 텅스텐 디셀레나이드(WSe2), 텅스텐 이황화물(WS2), 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
또 다른 예로, 채널막은 비정질 금속 산화물, 다결정질 금속 산화물, 또는 비정질 금속 산화물 및 다결정질 금속 산화물의 조합 등을 포함할 수 있다. 금속 산화물은 예를 들어, 산화 인듐, 산화 주석, 산화 아연, In-Zn계 산화물(IZO), Sn-Zn계 산화물, Ba-Sn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물(IGO), In-Ga-Zn계 산화물(IGZO), In-Al-Zn계 산화물, In-Sn-Zn계 산화물(ITZO), In-W-Zn계 산화물(IWZO), Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물 중 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
상술한 채널막은 제1 영역(I) 및 제2 영역(II)에 모두 배치될 수도 있고, 제1 영역(I) 및 제2 영역(II) 중 하나의 영역에 배치될 수도 있다.
각각의 제1 게이트 스택(GS1) 및 제2 게이트 스택(GS2)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다. 강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다.
일반적으로, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 갖을 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서, 각각의 개별 커패시턴스보다 클 수 있다.
즉, 음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결됨으로써, 전체적인 커패시턴스 값은 증가될 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다. 강유전체 물질막을 포함하는 트랜지스터는 NC(Negative Capacitance)FET일 수 있다.
제1 게이트 스택(GS1), 제1 게이트 스페이서(140) 및 제1 소오스/드레인 영역(145)은 제1 영역(I)에 배치될 수 있다. 제2 게이트 스택(GS2), 제2 게이트 스페이서(240) 및 제2 소오스/드레인 영역(245)은 제2 영역(II)에 배치될 수 있다.
제1 게이트 스페이서(140) 및 제2 게이트 스페이서(240)는 각각 기판(100) 상에 배치될 수 있다. 제1 게이트 스페이서(140) 및 제2 게이트 스페이서(240)는 각각 단일층인 것으로 도시하였지만, 이에 제한되지 않고, 다중층으로 형성될 수 있음은 물론이다.
제1 게이트 스페이서(140) 및 제2 게이트 스페이서(240)는 각각 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
또한, 경우에 따라, 제1 게이트 스페이서(140) 및 제2 게이트 스페이서(240)는 층간 절연막(190)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다.
제1 게이트 트렌치(140t)는 제1 게이트 스페이서(140)에 의해 정의될 수 있다. 제2 게이트 트렌치(240t)는 제2 게이트 스페이서(240)에 의해 정의될 수 있다. 제1 게이트 트렌치(140t)의 측벽은 제1 게이트 스페이서(140)에 의해 정의될 수 있다. 제2 게이트 트렌치(240t)는 제2 게이트 스페이서(240)에 의해 정의될 수 있다.
제1 게이트 스택(GS1)은 기판(100) 상에 배치될 수 있다. 제1 게이트 스택(GS1)은 제1 게이트 트렌치(140t) 내에 배치될 수 있다. 제1 게이트 스택(GS1)은 제1 계면막(135)과, 제1 게이트 적층 절연막(130)과, 제1 게이트 전극(120)을 포함할 수 있다.
제1 계면막(135)은 기판(100) 상에 형성될 수 있다. 제1 계면막(135)은 제1 게이트 트렌치(140t)의 바닥면을 따라 형성될 수 있다.
제1 계면막(135)은 제1 게이트 트렌치(140t)의 측벽 상에 형성되지 않는 것으로 도시되었지만, 이에 제한되는 것은 아니다. 제1 계면막(135)을 형성하는 방법에 따라, 제1 계면막(135)은 제1 게이트 트렌치(140t)의 측벽 상에도 형성될 수 있다.
제1 게이트 적층 절연막(130)은 제1 계면막(135) 상에 배치될 수 있다. 제1 게이트 적층 절연막(130)은 제1 게이트 트렌치(140t)의 측벽 및 바닥면을 따라 형성될 수 있다.
제1 게이트 적층 절연막(130)은 적어도 하나 이상의 제1 강유전체 물질막(131)과, 복수의 제1 상유전체 물질막(132)을 포함할 수 있다. 제1 게이트 적층 절연막(130)은 제1 상유전체 물질막(132)과, 제1 강유전체 물질막(131)이 교대로 형성된 적층막 구조를 가질 수 있다.
인접하는 제1 상유전체 물질막(132)은 서로 간에 이격될 수 있다. 인접하는 제1 상유전체 물질막(132)은 제1 강유전체 물질막(131)에 의해 이격될 수 있다. 또한, 제1 강유전체 물질막(131)이 복수개일 경우, 인접하는 제1 강유전체 물질막(131)은 서로 간에 이격될 수 있다. 인접하는 제1 강유전체 물질막(131)은 제1 상유전체 물질막(132)에 의해 이격될 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 적층 절연막(130)은 하나의 제1 강유전체 물질막(131)과, 두 개의 제1 상유전체 물질막(132)을 포함할 수 있다. 제1 상유전체 물질막(132)은 제1_1 상유전체 물질막(132a)과, 제1_2 상유전체 물질막(132b)을 포함할 수 있다.
일 예로, 제1 강유전체 물질막(131)의 개수는 제1 상유전체 물질막(132)의 개수와 다를 수 있다. 예를 들어, 제1 계면막(135)에 최인접하는 제1 게이트 적층 절연막(130)은 제1 상유전체 물질막(132)일 수 있다. 제1 게이트 전극(120)에 최인접하는 제1 게이트 적층 절연막(130)은 제1 상유전체 물질막(132)일 수 있다.
도시된 것과 달리, 제1 계면막(135)과 제1 상유전체 물질막(132)이 동일한 물질을 포함할 경우, 제1 게이트 적층 절연막(130)과 기판(100) 사이의 제1 계면막(135)은 생략될 수 있다.
제1 게이트 전극(120)은 제1 게이트 적층 절연막(130) 상에 배치될 수 있다. 제1 게이트 전극(120)은 제1 게이트 트렌치(140t)를 채울 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 전극(120)은 제1 게이트 적층 절연막(130)의 최상면을 덮지 않을 수 있다.
제2 계면막(235)은 기판(100) 상에 형성될 수 있다. 제2 계면막(235)은 제2 게이트 트렌치(240t)의 바닥면을 따라 형성될 수 있다.
제2 계면막(235)은 제2 게이트 트렌치(240t)의 측벽 상에 형성되지 않는 것으로 도시되었지만, 이에 제한되는 것은 아니다. 제2 계면막(235)을 형성하는 방법에 따라, 제2 계면막(235)은 제2 게이트 트렌치(240t)의 측벽 상에도 형성될 수 있다.
제2 게이트 적층 절연막(230)은 제2 계면막(235) 상에 배치될 수 있다. 제2 게이트 적층 절연막(230)은 제2 게이트 트렌치(240t)의 측벽 및 바닥면을 따라 형성될 수 있다.
제2 게이트 적층 절연막(230)은 복수의 제2 강유전체 물질막(231)과, 복수의 제2 상유전체 물질막(232)을 포함할 수 있다. 제2 게이트 적층 절연막(230)은 제2 상유전체 물질막(232)과, 제2 강유전체 물질막(231)이 교대로 형성된 적층막 구조를 가질 수 있다.
제2 강유전체 물질막(231)은 제2_1 강유전체 물질막(231a)과, 제2_2 강유전체 물질막(231b)과, 제2_3 강유전체 물질막(231c)을 포함할 수 있다. 제2 상유전체 물질막(232)은 제2_1 상유전체 물질막(232a)과, 제2_2 상유전체 물질막(232b)과, 제2_3 상유전체 물질막(232c)과, 제2_4 상유전체 물질막(232d)을 포함할 수 있다.
인접하는 제2 상유전체 물질막(232)은 서로 간에 이격될 수 있다. 인접하는 제2 상유전체 물질막(232)은 제2 강유전체 물질막(231)에 의해 이격될 수 있다. 인접하는 제2 강유전체 물질막(231)은 서로 간에 이격될 수 있다. 인접하는 제2 강유전체 물질막(231)은 제2 상유전체 물질막(232)에 의해 이격될 수 있다.
일 예로, 제2 강유전체 물질막(231)의 개수는 제2 상유전체 물질막(232)의 개수와 다를 수 있다. 예를 들어, 제2 계면막(235)에 최인접하는 제2 게이트 적층 절연막(230)은 제2 상유전체 물질막(232)일 수 있다. 제2 게이트 전극(220)에 최인접하는 제2 게이트 적층 절연막(230)은 제2 상유전체 물질막(232)일 수 있다.
도시된 것과 달리, 제2 계면막(235)과 제2 상유전체 물질막(232)이 동일한 물질을 포함할 경우, 제2 게이트 적층 절연막(230)과 기판(100) 사이의 제2 계면막(235)은 생략될 수 있다.
제2 게이트 적층 절연막(230)은 서로 이격된 3개의 제2 강유전체 물질막(231)을 포함하는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 도시된 것과 달리, 제2 게이트 적층 절연막(230)은 서로 이격된 2개의 제2 강유전체 물질막(231)을 포함할 수 있다. 또는, 제2 게이트 적층 절연막(230)은 서로 이격된 4개의 이상의 제2 강유전체 물질막(231)을 포함할 수 있다.
제2 게이트 전극(220)은 제2 게이트 적층 절연막(230) 상에 배치될 수 있다. 제2 게이트 전극(220)은 제2 게이트 트렌치(240t)를 채울 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제2 게이트 전극(220)은 제2 게이트 적층 절연막(230)의 최상면을 덮지 않을 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 적층 절연막(130)에 포함된 제1 강유전체 물질막(131)의 개수는 제2 게이트 적층 절연막(230)에 포함된 제2 강유전체 물질막(231)의 개수보다 작을 수 있다.
제1 계면막(135) 및 제2 계면막(235)은 각각 예를 들어, 실리콘 산화물을 포함할 수 있지만, 이에 제한되는 것은 아니다. 기판(100)의 종류에 따라, 제1 계면막(135) 및 제2 계면막(235)은 각각 다른 물질을 포함할 수 있음은 물론이다. 기판(100)이 상술한 것과 같은 채널막을 포함할 경우, 제1 계면막(135) 및 제2 계면막(235)은 채널막의 종류에 따라 실리콘 산화물과 다른 물질을 포함할 수 있다.
각각의 제1 강유전체 물질막(131) 및 제2 강유전체 물질막(231)은 하프늄 산화물(HfO) 기반의 물질을 포함할 수 있다. 여기에서, 하프늄 산화물 기반의 물질은 하프늄 산화물뿐만 아니라, 하프늄 산화물에 도펀트가 포함된 물질을 포함할 수 있다. 하프늄 산화물 기반의 물질은 화학양론(stoichiometry)에 맞는 화학식을 가질 수도 있고, 화학양론에 맞지 않는 화학식을 가질 수도 있다.
하프늄 산화물 기반의 물질은 사방정계 결정 구조(orthorhombic crystal system)를 갖는 결정립(crystal grain)을 포함할 때, 하프늄 산화물 기반의 물질은 강유전체 특성을 가질 수 있다. 각각의 제1 강유전체 물질막(131) 및 제2 강유전체 물질막(231)은 사방정계 결정 구조를 갖는 결정립을 포함할 수 있다.
각각의 제1 강유전체 물질막(131) 및 제2 강유전체 물질막(231)은 하프늄 산화물(HfO)에 도핑된 도펀트를 포함할 수 있다. 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al), 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 각각의 제1 강유전체 물질막(131) 및 제2 강유전체 물질막(231)은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다. 또한, 알루미늄이 도핑된 제1 강유전체 물질막(131) 및 제2 강유전체 물질막(231)을 제조하는 공정에서, 각각의 제1 강유전체 물질막(131) 및 제2 강유전체 물질막(231)은 800 내지 1000 ℃에서 열처리(annealing)될 수 있다.
도펀트가 실리콘(Si)일 경우, 각각의 제1 강유전체 물질막(131) 및 제2 강유전체 물질막(231)은 2 내지 10 at%의 실리콘을 포함할 수 있다. 또한, 실리콘이 도핑된 제1 강유전체 물질막(131) 및 제2 강유전체 물질막(231)을 제조하는 공정에서, 각각의 제1 강유전체 물질막(131) 및 제2 강유전체 물질막(231)은 650 내지 1000 ℃에서 열처리될 수 있다.
도펀트가 이트륨(Y)일 경우, 각각의 제1 강유전체 물질막(131) 및 제2 강유전체 물질막(231)은 2 내지 10 at%의 이트륨을 포함할 수 있다. 또한, 이트륨이 도핑된 제1 강유전체 물질막(131) 및 제2 강유전체 물질막(231)을 제조하는 공정에서, 각각의 제1 강유전체 물질막(131) 및 제2 강유전체 물질막(231)은 600 내지 1000 ℃에서 열처리될 수 있다.
도펀트가 가돌리늄(Gd)일 경우, 각각의 제1 강유전체 물질막(131) 및 제2 강유전체 물질막(231)은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 또한, 가돌리늄이 도핑된 제1 강유전체 물질막(131) 및 제2 강유전체 물질막(231)을 제조하는 공정에서, 각각의 제1 강유전체 물질막(131) 및 제2 강유전체 물질막(231)은 450 내지 800 ℃에서 열처리될 수 있다.
도펀트가 지르코늄(Zr)일 경우, 각각의 제1 강유전체 물질막(131) 및 제2 강유전체 물질막(231)은 50 내지 80 at%의 지르코늄을 포함할 수 있다. 또한, 지르코늄이 도핑된 제1 강유전체 물질막(131) 및 제2 강유전체 물질막(231)을 제조하는 공정에서, 각각의 제1 강유전체 물질막(131) 및 제2 강유전체 물질막(231)은 400 내지 550 ℃에서 열처리될 수 있다.
일 예로, 제1 강유전체 물질막(131)은 제2 강유전체 물질막(231)과 동일한 물질을 포함할 수 있다. 예를 들어, 제1 강유전체 물질막(131)에 포함된 도펀트는 제2 강유전체 물질막에 포함된 도펀트와 동일할 수 있다. 또는, 제1 강유전체 물질막(131) 및 제2 강유전체 물질막(231)은 상술한 도펀트를 포함하지 않을 수 있다.
다른 예로, 제1 강유전체 물질막(131)은 제2 강유전체 물질막(231)과 다른 물질을 포함할 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 각각의 제1 강유전체 물질막(131) 및 제2 강유전체 물질막(231)은 0.5 내지 10nm의 두께를 가질 수 있다. 예를 들어, 각각의 제2_1 강유전체 물질막(231a)의 두께(t21a), 제2_2 강유전체 물질막(231b)의 두께(t21b) 및 제2_3 강유전체 물질막(231c)의 두께(t21c)는 0.5 내지 10nm일 수 있다.
각각의 제1 상유전체 물질막(132) 및 제2 상유전체 물질막(232)은 예를 들어, 실리콘 산화물(SiO) 및 금속 산화물 중 적어도 하나를 포함할 수 있다. 제1 상유전체 물질막(132) 및 제2 상유전체 물질막(232)에 포함된 금속 산화물은 상유전체 특성을 가질 수 있다. 금속 산화물은 예를 들어, 하프늄 산화물(HfO) 및 지르코늄 산화물(ZrO) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 각각의 제1 상유전체 물질막(132) 및 제2 상유전체 물질막(232)이 하프늄 산화물을 포함할 경우, 제1 상유전체 물질막(132) 및 제2 상유전체 물질막(232)에 포함된 하프늄 산화물은 상유전체 특성을 가질 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 각각의 제1 상유전체 물질막(132) 및 제2 상유전체 물질막(232)은 0.5 내지 10nm의 두께를 가질 수 있다. 예를 들어, 각각의 제1_1 상유전체 물질막(132a)의 두께(t12a), 제1_2 상유전체 물질막(132b)의 두께(t12b), 제2_1 상유전체 물질막(232a)의 두께(t22a), 제2_2 상유전체 물질막(232b)의 두께(t22b), 제2_3 상유전체 물질막(232c)의 두께(t22c), 및 제2_4 상유전체 물질막(232d)의 두께(t22d)는 0.5 내지 10nm일 수 있다.
제1 게이트 전극(120) 및 제2 게이트 전극(220)은 각각 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 소오스/드레인 영역(145)는 제1 게이트 스택(GS1)의 양측에 배치될 수 있다. 제2 소오스/드레인 영역(245)는 제2 게이트 스택(GS2)의 양측에 배치될 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 스택(GS1)의 폭(W1)은 제2 게이트 스택(GS2)의 폭(W2)보다 크다. 제1 게이트 스택(GS1)의 폭(W1)은 인접하는 제1 소오스/드레인 영역(145) 사이에서 제1 게이트 스택(GS1)의 폭이다. 제2 게이트 스택(GS2)의 폭(W2)은 인접하는 제2 소오스/드레인 영역(245) 사이에서 제2 게이트 스택(GS2)의 폭이다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 계면막(135)의 두께(t3)는 제2 계면막(235)의 두께(t4)보다 크다.
몇몇 실시예들에 따른 반도체 장치에서, 기판(100)의 두께 방향으로 제1 게이트 전극(120)의 두께(t5)는 기판(100)의 두께 방향으로 제2 게이트 전극(220)의 두께(t6)보다 작을 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 트렌치(140t)의 바닥면에서 제1 게이트 적층 절연막(130)의 두께(t1)는 제2 게이트 트렌치(240t)의 바닥면에서 제2 게이트 적층 절연막(230)의 두께(t2)보다 클 수 있다.
제1 게이트 적층 절연막(130)의 두께(t1)는 제1_1 상유전체 물질막(132a)의 두께(t12a)와, 제1_2 상유전체 물질막(132b)의 두께(t12b)와, 제1 강유전체 물질막(131)의 두께(t11)의 합일 수 있다.
일 예로, 제1_1 상유전체 물질막(132a)의 두께(t12a)는 제1_2 상유전체 물질막(132b)의 두께(t12b)와 동일할 수도 있다. 다른 예로, 제1_1 상유전체 물질막(132a)의 두께(t12a)는 제1_2 상유전체 물질막(132b)의 두께(t12b)와 다른 수 있다.
제2 게이트 적층 절연막(230)의 두께(t2)는 제2_1 상유전체 물질막(232a)의 두께(t22a)와, 제2_2 상유전체 물질막(232b)의 두께(t22b)와, 제2_3 상유전체 물질막(232c)의 두께(t22c)와, 제2_4 상유전체 물질막(232d)의 두께(t22d)와, 제2_1 강유전체 물질막(231a)의 두께(t21a)와, 제2_2 강유전체 물질막(231b)의 두께(t21b)와, 제2_3 강유전체 물질막(231c)의 두께(t21c)의 합일 수 있다.
제2_1 강유전체 물질막(231a)과, 제2_2 강유전체 물질막(231b)과, 제2_3 강유전체 물질막(231c) 중 적어도 2개 이상은 서로 동일한 두께를 가질 수도 있고, 모두 다른 두께를 가질 수도 있다. 제2_1 상유전체 물질막(232a)과, 제2_2 상유전체 물질막(232b)과, 제2_3 상유전체 물질막(232c)과, 제2_4 상유전체 물질막(232d) 중 적어도 2개 이상은 서로 동일한 두께를 가질 수도 있고, 모두 다른 두께를 가질 수도 있다.
제1 상유전체 물질막(132)의 평균 두께는 제1_1 상유전체 물질막(132a)의 두께(t12a) 및 제1_2 상유전체 물질막(132b)의 두께(t12b)의 평균일 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 상유전체 물질막(132)의 평균 두께는 제2 상유전체 물질막(232)의 평균 두께보다 클 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 강유전체 물질막(131)의 두께(t11)는 제2 강유전체 물질막(231)의 평균 두께보다 크거나 같을 수 있다. 여기서, "동일한 두께"의 의미는 비교되는 2개의 두께가 완전히 동일한 것뿐만 아니라, 공정 과정상의 마진 또는 측정 과정 상의 마진 등으로 인해서 발생할 수 있는 미세한 두께의 차이를 포함하는 의미이다.
층간 절연막(190)은 기판(100) 상에 형성될 수 있다. 층간 절연막(190)은 제1 게이트 스페이서(140)의 외측벽 및 제2 게이트 스페이서(240)의 외측벽을 둘러싸고 있을 수 있다. 층간 절연막(190)은 제1 소오스/드레인 영역(145) 및 제2 소오스/드레인 영역(245)를 덮을 수 있다. 제1 게이트 전극(120)의 상면은 층간 절연막(190)의 상면과 동일 평면에 놓일 수 있다. 제2 게이트 전극(220)의 상면은 층간 절연막(190)의 상면과 동일 평면에 놓일 수 있다.
층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제2 영역(II)의 제2 게이트 스택(GS2)은 복수의 제2 강유전체 물질막(231)을 포함할 수 있다. 제2 게이트 스택(GS2) 내의 제2 강유전체 물질막(231)의 개수가 증가함에 따라, 제2 게이트 스택(GS2)을 포함하는 트랜지스터의 문턱전압이하 스윙(subthreshold swing(SS))이 낮아질 수 있다. 문턱전압이하 스윙(SS)이 감소할 경우, 트랜지스터의 구동 전압(Vdd)은 감소할 수 있다.
또한, 제1 영역(I)의 제1 게이트 스택(GS1)은 제1 강유전체 물질막(131)을 포함하므로, 제1 게이트 스택(GS1)을 포함하는 트랜지스터의 문턱전압이하 스윙(SS)은 낮아질 수 있다. 한편, 제1 게이트 스택(GS1)에 포함된 제1 상유전체 물질막(132)의 평균 두께가 제2 게이트 스택(GS2)에 포함된 제2 상유전체 물질막(232)의 평균 두께보다 크므로, 제1 게이트 스택(GS1)을 포함하는 트랜지스터의 신뢰성도 확보될 수 있다.
도 4는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 3을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 4는 도 1의 P 부분을 확대한 도면이다.
도 4를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 적층 절연막(130)은 복수의 제1 강유전체 물질막(131)을 포함할 수 있다.
제1 강유전체 물질막(131)은 제1_1 강유전체 물질막(131a)과, 제1_2 강유전체 물질막(131b)을 포함할 수 있다. 제1 상유전체 물질막(132)은 제1_1 상유전체 물질막(132a)과, 제1_2 상유전체 물질막(132b)과, 제1_3 상유전체 물질막(132c)을 포함할 수 있다.
제1 게이트 적층 절연막(130)이 복수의 제1 강유전체 물질막(131)을 포함하여도, 제1 게이트 적층 절연막(130)에 포함된 제1 강유전체 물질막(131)의 개수는 제2 게이트 적층 절연막(230)에 포함된 제2 강유전체 물질막(231)의 개수보다 작을 수 있다.
각각의 제1_1 강유전체 물질막(131a)의 두께(t11a) 및 제1_2 강유전체 물질막(131b)의 두께(t21b)는 0.5 내지 10nm일 수 있다. 일 예로, 제1_1 강유전체 물질막(131a)의 두께(t11a)는 제1_2 강유전체 물질막(131b)의 두께(t11b)와 동일할 수도 있다. 다른 예로, 제1_1 강유전체 물질막(131a)의 두께(t11a)는 제1_2 강유전체 물질막(131b)의 두께(t11b)와 다른 수 있다.
제1 게이트 적층 절연막(130)의 두께는 제1_1 상유전체 물질막(132a)의 두께(t12a)와, 제1_2 상유전체 물질막(132b)의 두께(t12b)와, 제1_3 상유전체 물질막(132c)의 두께(t12c)와, 제1_1 강유전체 물질막(131a)의 두께(t11a)와, 제1_2 강유전체 물질막(131b)의 두께(t11b)의 합일 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 강유전체 물질막(131)의 평균 두께는 제2 강유전체 물질막(231)의 평균 두께보다 크거나 같을 수 있다.
도 5는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1, 도 3 및 도 4를 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 5는 도 1의 P 부분을 확대한 도면이다.
도 5를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 적층 절연막(130)에 포함된 제1 강유전체 물질막(131)의 개수는 제2 게이트 적층 절연막(230)에 포함된 제2 강유전체 물질막(231)의 개수와 동일할 수 있다.
제1 강유전체 물질막(131)은 제1_1 강유전체 물질막(131a)과, 제1_2 강유전체 물질막(131b)과, 제1_3 강유전체 물질막(131c)을 포함할 수 있다. 제1 상유전체 물질막(132)은 제1_1 상유전체 물질막(132a)과, 제1_2 상유전체 물질막(132b)과, 제1_3 상유전체 물질막(132c)과, 제1_4 상유전체 물질막(132d)을 포함할 수 있다.
제1 게이트 적층 절연막(130)의 두께는 제1_1 상유전체 물질막(132a)의 두께(t12a)와, 제1_2 상유전체 물질막(132b)의 두께(t12b)와, 제1_3 상유전체 물질막(132c)의 두께(t12c)와, 제1_4 상유전체 물질막(132d)의 두께(t12d)와, 제1_1 강유전체 물질막(131a)의 두께(t11a)와, 제1_2 강유전체 물질막(131b)의 두께(t11b)와, 제1_3 강유전체 물질막(131c)의 두께(t11c)의 합일 수 있다.
도 6은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1, 도 3 및 도 4를 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 6은 도 1의 P 부분을 확대한 도면이다.
도 6을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 적층 절연막(130)에 포함된 제1 강유전체 물질막(131)의 개수는 제2 게이트 적층 절연막(230)에 포함된 제2 강유전체 물질막(231)의 개수보다 클 수 있다.
제1 강유전체 물질막(131)은 제1_1 강유전체 물질막(131a)과, 제1_2 강유전체 물질막(131b)과, 제1_3 강유전체 물질막(131c)과, 제1_4 강유전체 물질막(131d)을 포함할 수 있다. 제1 상유전체 물질막(132)은 제1_1 상유전체 물질막(132a)과, 제1_2 상유전체 물질막(132b)과, 제1_3 상유전체 물질막(132c)과, 제1_4 상유전체 물질막(132d)과, 제1_5 상유전체 물질막(132e)을 포함할 수 있다.
제1 게이트 적층 절연막(130)의 두께는 제1_1 상유전체 물질막(132a)의 두께(t12a)와, 제1_2 상유전체 물질막(132b)의 두께(t12b)와, 제1_3 상유전체 물질막(132c)의 두께(t12c)와, 제1_4 상유전체 물질막(132d)의 두께(t12d)와, 제1_5 상유전체 물질막(132e)의 두께(t12e)와, 제1_1 강유전체 물질막(131a)의 두께(t11a)와, 제1_2 강유전체 물질막(131b)의 두께(t11b)와, 제1_3 강유전체 물질막(131c)의 두께(t11c)와, 제1_4 강유전체 물질막(131d)의 두께(t11d)의 합일 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 강유전체 물질막(131)의 평균 두께는 제2 강유전체 물질막(231)의 평균 두께와 실질적으로 동일할 수 있다.
도 7은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 제1 게이트 적층 절연막(130)의 구조는 도 2 및 도 4 중 하나일 수 있고, 제2 게이트 적층 절연막(230)의 구조는 도 3일 수 있다.
도 7을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 트렌치(140t)의 바닥면에서 제1 게이트 적층 절연막(130)의 두께(t1)는 제2 게이트 트렌치(240t)의 바닥면에서 제2 게이트 적층 절연막(230)의 두께(t2)와 실질적으로 동일할 수 있다.
제1 게이트 적층 절연막(130)에 포함된 제1 강유전체 물질막(131)의 개수는 제2 게이트 적층 절연막(230)에 포함된 제2 강유전체 물질막(231)의 개수보다 작을 수 있다.
도 2의 경우, 제1 강유전체 물질막(131)의 평균 두께는 제2 강유전체 물질막(231)의 평균 두께보다 크거나 같을 수 있다. 제1 상유전체 물질막(132)의 평균 두께는 제2 상유전체 물질막(232)의 평균 두께보다 클 수 있다.
도 8은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 제1 게이트 적층 절연막(130)의 구조는 도 2, 도 4 내지 도 6 중 하나일 수 있고, 제2 게이트 적층 절연막(230)의 구조는 도 3일 수 있다.
도 8을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 스택(GS1)의 폭(W1)은 제2 게이트 스택(GS2)의 폭(W2)과 동일할 수 있다.
고전압 동작 영역인 제1 영역(I)에 배치된 제1 게이트 스택(GS1)의 폭(W1)은 저전압 동장 영역인 제2 영역(II)에 배치된 제2 게이트 스택(GS2)의 폭(W2)과 동일할 수 있다.
도 9는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 3을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 9를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 스택(GS1)은 강유전체 물질막을 포함하지 않을 수 있다.
제1 게이트 적층 절연막(130)은 강유전체 물질막을 포함하지 않을 수 있다. 제1 게이트 적층 절연막(130)은 제1 상유전체 물질막(132)만 포함할 수 있다.
일 예로, 제1 게이트 적층 절연막(130)의 두께는 제2 게이트 적층 절연막(230)의 두께보다 작을 수 있다. 다른 예로, 제1 게이트 적층 절연막(130)의 두께는 제2 게이트 적층 절연막(230)의 두께와 동일할 수 있다. 또 다른 예로, 제1 게이트 적층 절연막(130)은 제2 게이트 적층 절연막(230)의 두께보다 클 수 있다.
도 10은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1, 도 3 및 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 10의 P 영역을 확대한 도면은 도 6과 유사할 수 있다. 도 10의 Q 영역을 확대한 도면은 도 3과 유사할 수 있다.
도 3, 도 6 및 도 10을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 영역(I) 및 제2 영역(II)은 저전압 동작 영역일 수 있다.
제1 게이트 스택(GS1) 및 제2 게이트 스택(GS2)은 저전압 동작 영역에 배치될 수 있다. 각각의 제1 게이트 스택(GS1) 및 제2 게이트 스택(GS2)은 로직 영역 또는 메모리 영역에 배치될 수 있다.
제1 게이트 스택(GS1)의 폭(W1)은 제2 게이트 스택(GS2)의 폭(W2)과 동일할 수 있다. 제1 계면막(135)의 두께(t3)는 제2 계면막(235)의 두께(t4)과 동일할 수 있다.
제1 게이트 적층 절연막(130)에 포함된 제1 강유전체 물질막(131)의 개수는 제2 게이트 적층 절연막(230)에 포함된 제2 강유전체 물질막(231)의 개수보다 클 수 있다.
일 예로, 제1 게이트 적층 절연막(130)의 두께(t1)는 제2 게이트 적층 절연막(230)의 두께(t2)보다 클 수 있다. 제1 상유전체 물질막(132)의 평균 두께는 제2 상유전체 물질막(232)의 평균 두께와 동일할 수 있다. 제1 강유전체 물질막(131)의 평균 두께는 제2 강유전체 물질막(231)의 평균 두께와 동일할 수 이다.
다른 예로, 도시된 것과 달리, 제1 게이트 적층 절연막(130)의 두께(t1)는 제2 게이트 적층 절연막(230)의 두께(t2)과 동일할 수 있다. 제1 상유전체 물질막(132)의 평균 두께는 제2 상유전체 물질막(232)의 평균 두께보다 작을 수 있다. 제1 강유전체 물질막(131)의 평균 두께는 제2 강유전체 물질막(231)의 평균 두께보다 작을 수 있다.
도 11은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 11을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 게이트 캡핑 패턴(150)과, 제2 게이트 캡핑 패턴(250)을 더 포함할 수 있다.
제1 게이트 캡핑 패턴(150)은 제1 게이트 스택(GS1) 상에 배치될 수 있다. 제1 게이트 캡핑 패턴(150)은 제1 게이트 스페이서(140)의 상면도 덮을 수 있다. 제1 게이트 캡핑 패턴(150)의 상면은 층간 절연막(190)의 상면과 동일 평면에 놓일 수 있다.
제2 게이트 캡핑 패턴(250)은 제2 게이트 스택(GS2) 상에 배치될 수 있다. 제2 게이트 캡핑 패턴(250)은 제2 게이트 스페이서(240)의 상면도 덮을 수 있다. 제2 게이트 캡핑 패턴(250)의 상면은 층간 절연막(190)의 상면과 동일 평면에 놓일 수 있다.
도시된 것과 달리, 일 예로, 제1 게이트 캡핑 패턴(150)은 제1 게이트 스택(GS1)의 상면은 전체적으로 덮지만, 제1 게이트 스페이서(140)의 상면은 덮지 않을 수 있다. 제2 게이트 캡핑 패턴(250)은 제2 게이트 스택(GS2)의 상면은 전체적으로 덮지만, 제2 게이트 스페이서(240)의 상면은 덮지 않을 수 있다.
도시된 것과 달리, 다른 예로, 제1 게이트 적층 절연막(130)의 적어도 일부는 제1 게이트 캡핑 패턴(150)과 제1 게이트 스페이서(140) 사이에 배치될 수 있다. 제2 게이트 적층 절연막(230)의 적어도 일부는 제2 게이트 캡핑 패턴(250)과 제2 게이트 스페이서(240) 사이에 배치될 수 있다.
제1 게이트 캡핑 패턴(150) 및 제2 게이트 캡핑 패턴(250)은 각각 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도 12는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 12를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 전극(120)은 제1 게이트 적층 절연막(130)의 최상면을 덮을 수 있다. 제2 게이트 전극(220)은 제2 게이트 적층 절연막(230)의 최상면을 덮을 수 있다.
제1 게이트 트렌치(140t)의 측벽을 따라 연장된 제1 게이트 적층 절연막(130)의 일부는 모따기가 될 수 있다. 제2 게이트 트렌치(240t)의 측벽을 따라 연장된 제2 게이트 적층 절연막(230)의 일부는 모따기가 될 수 있다.
도시된 것과 달리, 제1 게이트 적층 절연막(130) 및 제2 게이트 적층 절연막(230) 중 하나만 모따기가 될 수 있다.
도 13은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 13을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 적층 절연막(130)은 제1 게이트 전극(120) 및 제1 게이트 스페이서(140) 사이에 연장되는 부분을 포함하지 않을 수 있다. 제2 게이트 적층 절연막(230)은 제2 게이트 전극(220) 및 제2 게이트 스페이서(240) 사이에 연장되는 부분을 포함하지 않을 수 있다.
제1 게이트 하드 마스크(151)는 제1 게이트 전극(120) 상에 배치될 수 있다. 제2 게이트 하드 마스크(152)는 제2 게이트 전극(220) 상에 배치될 수 있다.
제1 게이트 스페이서(140)는 제1 계면막(135)의 측벽, 제1 게이트 적층 절연막(130)의 측벽, 제1 게이트 전극(120)의 측벽, 및 제1 게이트 하드 마스크(151)의 측벽 상에 배치될 수 있다. 제2 게이트 스페이서(240)는 제2 계면막(235)의 측벽, 제2 게이트 적층 절연막(230)의 측벽, 제2 게이트 전극(220)의 측벽, 및 제2 게이트 하드 마스크(251)의 측벽 상에 배치될 수 있다.
제1 게이트 하드 마스크(151) 및 제2 게이트 하드 마스크(251)는 각각 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도 14는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 15는 도 14의 A - A를 따라 절단한 단면도이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심을 설명한다. 참고적으로, 도 15는 핀형 트랜지스터(FinFET)를 도시한 것일 수 있다.
도 14 및 도 15를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 활성 패턴(AP1), 제2 활성 패턴(AP2), 제1 게이트 스택(GS1) 및 제2 게이트 스택(GS2)을 포함할 수 있다.
제1 활성 패턴(AP1) 및 제1 게이트 스택(GS1)은 제1 영역(I)에 배치될 수 있다. 제2 활성 패턴(AP2) 및 제2 게이트 스택(GS2)은 제2 영역(II)에 배치될 수 있다.
제1 활성 패턴(AP1)은 제1 방향(D1)으로 길게 연장될 수 있다. 제1 게이트 스택(GS1)은 제2 방향(D2)으로 길게 연장될 수 있다. 제1 게이트 스택(GS1)은 제1 활성 패턴(AP1)과 교차할 수 있다. 제1 활성 패턴(AP1) 및 제1 게이트 스택(GS1)에 관한 설명은 이후에 설명되는 제2 활성 패턴(AP2) 및 제2 게이트 스택(GS2)에 관한 설명과 실질적으로 동일할 수 있다.
제2 활성 패턴(AP2)은 제3 방향(D3)으로 길게 연장될 수 있다. 제2 활성 패턴(AP2)은 기판(100)으로부터 돌출될 수 있다. 필드 절연막(105)는 제2 활성 패턴(AP2)의 측벽의 일부를 덮을 수 있다. 제2 활성 패턴(AP2)은 필드 절연막(105)의 상면보다 위로 돌출될 수 있다. 필드 절연막(105)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 중 적어도 하나를 포함할 수 있다.
제2 게이트 스택(GS2)은 제4 방향(D4)으로 길게 연장될 수 있다. 제2 게이트 스택(GS2)은 제2 활성 패턴(AP2)과 교차할 수 있다. 제2 게이트 스택(GS2)은 제2 활성 패턴(AP2) 상에 배치될 수 있다. 제2 게이트 스택(GS2)은 필드 절연막(105)의 상면보다 위로 돌출된 제2 활성 패턴(AP2)을 덮을 수 있다.
제2 계면막(235)은 필드 절연막(105)의 상면을 따라 연장되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제2 계면막(235)의 형성 방법에 따라, 제2 계면막(235)은 필드 절연막(105)의 상면을 따라 형성될 수 있음은 물론이다. 제2 게이트 적층 절연막(230)은 제2 활성 패턴(AP2)의 프로파일 및 필드 절연막(105)의 상면을 따라 연장될 수 있다. 제2 게이트 전극(220)은 제2 게이트 적층 절연막(230) 상에 배치될 수 있다.
제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 도 1 내지 도 3에서 설명된 채널막의 물질 중 적어도 하나를 포함할 수 있다.
도 16은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 14 및 도 15를 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 16은 나노 와이어 또는 나노 시트를 포함하는 트랜지스터를 도시한 것일 수 있다.
도 16을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제2 활성 패턴(AP2)은 제2 하부 활성 패턴(BAP2)와, 제2 상부 활성 패턴(UAP2)를 포함할 수 있다.
필드 절연막(105)는 제2 하부 활성 패턴(BAP2)의 측벽의 적어도 일부를 덮을 수 있다. 제2 상부 활성 패턴(UAP2)은 제2 하부 활성 패턴(BAP2)과 기판(100)의 두께 방향으로 이격될 수 있다. 각각의 제2 상부 활성 패턴(UAP2)도 기판(100)의 두께 방향으로 이격될 수 있다.
제2 게이트 스택(GS2)은 제2 상부 활성 패턴(UAP2)을 감쌀 수 있다.
제1 활성 패턴(AP1)도 제2 활성 패턴(AP2)과 실질적으로 동일한 형상을 가질 수 있다.
도 17은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 18은 도 17의 B - B를 따라 절단한 단면도이다.
참고적으로, 도 18은 도 17의 제4 영역(IV)을 절단한 단면도이다. 도 17의 제4 영역(IV)을 B - B를 따라 절단한 것과 같이, 도 17의 제3 영역(III)을 절단할 경우, 도 17의 제3 영역(III)의 절단면은 도 18과 유사할 수 있다.
참고적으로, 도 17 및 도 18은 버티컬 트랜지스터(Vertical FET, VFET)를 도시한 것일 수 있다.
도 17 및 도 18을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제3 활성 패턴(AP3), 제4 활성 패턴(AP4), 제3 게이트 스택(GS3) 및 제4 게이트 스택(GS4)을 포함할 수 있다.
기판(100)은 제3 영역(III) 및 제4 영역(IV)을 포함할 수 있다. 일 예로, 제3 영역(III)은 고전압 동작 영역일 수 있고, 제4 영역(IV)은 저전압 동작 영역일 수 있다. 다른 예로, 제3 영역(III) 및 제4 영역(IV)은 각각 저전압 동작 영역일 수 있다.
제3 활성 패턴(AP3) 및 제3 게이트 스택(GS3)은 제3 영역(III)에 배치될 수 있다. 제3 활성 패턴(AP3)은 제5 방향(D5)으로 연장될 수 있다. 제3 활성 패턴(AP3)은 제5 방향(D5)으로 연장되는 장변과, 제6 방향(D6)으로 연장되는 단변을 포함할 수 있다. 제3 게이트 스택(GS3)은 제3 활성 패턴(AP3)의 주변에 형성될 수 있다. 제3 활성 패턴(AP3) 및 제3 게이트 스택(GS3)에 관한 설명은 이후에 설명되는 제4 활성 패턴(AP4) 및 제4 게이트 스택(GS4)에 관한 설명과 실질적으로 동일할 수 있다.
제4 활성 패턴(AP4) 및 제4 게이트 스택(GS4)은 제4 영역(IV)에 배치될 수 있다. 제4 활성 패턴(AP4)은 기판(100) 상에 배치될 수 있다. 제4 활성 패턴(AP4)은 제7 방향(D7)으로 연장될 수 있다. 제4 활성 패턴(AP4)은 제7 방향(D7)으로 연장되는 장변과, 제8 방향(D8)으로 연장되는 단변을 포함할 수 있다. 제4 활성 패턴(AP4)은 트랜지스터의 소오스/드레인 영역으로 사용될 수 있다.
스페이서 패턴(106)은 제4 활성 패턴(AP4)의 일부를 덮을 수 있다. 제4 활성 패턴(AP4)의 일부는 스페이서 패턴(106)에 의해 노출될 수 있다. 스페이서 패턴(106)의 상면과 제4 활성 패턴(AP4)의 상면은 동일 평면에 놓이는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 스페이서 패턴(106)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 중 적어도 하나를 포함할 수 있다.
스페이서 패턴(106)에 의해 노출된 제4 활성 패턴(AP4) 상에, 제9 방향(D9)으로 연장되는 채널 패턴(CHP)이 배치될 수 있다. 채널 패턴(CHP)는 제4 활성 패턴(AP4)과 직접 연결될 수 있다. 채널 패턴(CHP)는 트랜지스터의 채널 영역으로 사용될 수 있다.
제4 게이트 스택(GS4)은 제9 방향(D9)으로 연장되는 채널 패턴(CHP)의 측벽을 감쌀 수 있다. 제4 게이트 스택(GS4)은 제4 계면막(435)과, 제4 게이트 적층 절연막(430)과, 제4 게이트 전극(420)을 포함할 수 있다.
제4 계면막(435)은 채널 패턴(CHP)의 측벽 상에 형성되고, 스페이서 패턴(106)의 상면 상에 형성되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
제4 게이트 적층 절연막(430)은 채널 패턴(CHP)의 측벽 및 스페이서 패턴(106)의 상면을 따라 연장될 수 있다. 단면도 상에서, 제4 게이트 적층 절연막(430)은 예를 들어, L자 형상을 가질 수 있다. 제4 게이트 적층 절연막(430)은 도 3에서 설명한 것과 같이, 복수의 강유전체 물질막을 포함할 수 있다.
제4 게이트 전극(420)은 제4 게이트 적층 절연막(430) 상에 배치될 수 있다. 제4 게이트 전극(420)의 상면을 따라, 제4 게이트 적층 절연막(430)은 형성되지 않을 수 있다.
상부 반도체 패턴(445)는 채널 패턴(CHP) 상에 배치될 수 있다. 상부 반도체 패턴(445)는 트랜지스터의 소오스/드레인 영역으로 사용될 수 있다. 층간 절연막(190)은 상부 반도체 패턴(445)의 측벽을 감쌀 수 있다.
제4 활성 패턴(AP4), 채널 패턴(CHP) 및 상부 반도체 패턴(445)는 각각 반도체 특성을 갖는 물질을 포함할 수 있다.
도 19는 몇몇 실시예들에 따른 반도체 장치를 나타내는 블록도이다. 도 20은 도 19의 메모리 셀 블록들 중 하나의 메모리 셀 블록을 나타내는 회로도이다.
도 19를 참고하면, 몇몇 실시예들에 따른 반도체 장치(1000)는 메모리 셀 어레이(1020)와 주변 회로(1030)을 포함할 수 있다.
메모리 셀 어레이(1020)는 복수의 메모리 셀 블록들(BLK1 내지 BLKn)을 포함할 수 있다. 각각의 메모리 셀 블록들(BLK1 내지 BLKn)은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 블록들(BLK1 내지 BLKn)은 비트 라인들(BL), 워드 라인들(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 주변 회로(30)에 연결될 수 있다.
구체적으로, 메모리 셀 블록들(BLK1 내지 BLKn)은 워드 라인들(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 로우 디코더(1033)에 연결될 수 있다. 또한, 메모리 셀 블록들(BLK1 내지 BLKn)은 비트 라인들(BL)을 통해 페이지 버퍼(1035)에 연결될 수 있다.
주변 회로(1030)는 반도체 장치(1000)의 외부로부터 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있고, 반도체 장치(1000)의 외부의 장치와 데이터(DATA)를 송수신할 수 있다. 주변 회로(1030)는 제어 로직(1037), 로우 디코더(1033) 및 페이지 버퍼(1035)를 포함할 수 있다.
도시되지 않았으나, 주변 회로(1030)는 입출력 회로, 반도체 장치(1000)의 동작에 필요한 다양한 전압들을 생성하는 전압 생성 회로, 및 메모리 셀 어레이(1020)로부터 독출된 데이터(DATA)의 오류를 정정하기 위한 오류 정정 회로 등 다양한 서브 회로들을 더 포함할 수 있다.
제어 로직(1037)은 로우 디코더(1033), 상기 전압 발생기 및 상기 입출력 회로에 연결될 수 있다. 제어 로직(1037)은 반도체 장치(1000)의 전반적인 동작을 제어할 수 있다. 제어 로직(1037)은 제어 신호(CTRL)에 응답하여 반도체 장치(1000) 내에서 사용되는 각종 내부 제어신호들을 생성할 수 있다.
예를 들어, 제어 로직(1037)은 프로그램(program) 동작 또는 소거(erase) 동작 등의 메모리 동작 수행 시 워드 라인들(WL) 및 비트 라인들(BL)로 제공되는 전압 레벨을 조절할 수 있다.
로우 디코더(1033)는 어드레스(ADDR)에 응답하여 복수의 메모리 셀 블록들(BLK1 내지 BLKn) 중 적어도 하나를 선택할 수 있으며, 선택된 메모리 셀 블록(BLK1 내지 BLKn)의 적어도 하나의 워드 라인(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 선택할 수 있다. 로우 디코더(1033)는 선택된 메모리 셀 블록(BLK1 내지 BLKn)의 워드 라인(WL)에 메모리 동작 수행을 위한 전압을 전달할 수 있다.
페이지 버퍼(1035)는 비트 라인들(BL)을 통해 메모리 셀 어레이(1020)에 연결될 수 있다. 페이지 버퍼(1035)는 기입 드라이버(writer driver) 또는 감지 증폭기(sense amplifier)로 동작할 수 있다. 구체적으로, 프로그램 동작시, 페이지 버퍼(1035)는 기입 드라이버로 동작하여 메모리 셀 어레이(1020)에 저장하고자 하는 데이터(DATA)에 따른 전압을 비트 라인들(BL)에 인가할 수 있다. 한편, 독출 동작 시, 페이지 버퍼(1035)는 감지 증폭기로 동작하여 메모리 셀 어레이(1020)에 저장된 데이터(DATA)를 감지할 수 있다.
도 20을 참고하면, 몇몇 실시예들에 따른 메모리 셀 블록은 공통 소오스 라인(CSL), 복수의 비트 라인들(BL) 및 공통 소오스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL0-BL2) 각각에 복수의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 복수의 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 공통 소오스 라인(CSL)은 복수로 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
예를 들어, 셀 스트링들(CSTR) 각각은 직렬 연결된 스트링 선택 트랜지스터들(SST1, SST2), 직렬 연결된 메모리 셀들(MCT), 접지 선택 트랜지스터(GST)로 구성될 수 있다. 또한, 메모리 셀들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.
일 예로, 각각의 셀 스트링들(CSTR)은 직렬 연결된 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 수 있으며, 제2 스트링 선택 트랜지스터(SST2)는 비트 라인(BL0-BL2)에 접속될 수 있으며, 접지 선택 트랜지스터(GST)는 공통 소오스 라인(CSL)에 접속될 수 있다. 메모리 셀들(MCT)은 제1 스트링 선택 트랜지스터(SST1)와 접지 선택 트랜지스터(GST) 사이에 직렬 연결될 수 있다.
나아가, 셀 스트링들(CSTR) 각각은 제1 스트링 선택 트랜지스터(SST1)와 메모리 셀(MCT) 사이에 연결된 더미 셀(DMC)을 더 포함할 수 있다. 도면에는 도시하지 않았으나, 더미 셀(DMC)은 접지 선택 트랜지스터(GST)와 메모리 셀(MCT) 사이에도 연결될 수 있다. 다른 예로, 각각의 셀 스트링들(CSTR)에서 접지 선택 트랜지스터(GST)는, 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)와 유사하게, 직렬 연결된 복수 개의 모오스(MOS) 트랜지스터들로 구성될 수도 있다. 또 다른 예로, 각각의 셀 스트링들(CSTR)은 하나의 스트링 선택 트랜지스터를 포함할 수도 있다.
몇몇 실시예들에 따르면, 제1 스트링 선택 트랜지스터(SST1)는 제1 스트링 선택 라인(SSL1)에 의해 제어될 수 있으며, 제2 스트링 선택 트랜지스터(SST2)는 제 2 스트링 선택 라인(SSL2)에 의해 제어될 수 있다. 메모리 셀들(MCT)은 복수 개의 워드 라인들(WL0-WLn)에 의해 제어 될 수 있으며, 더미 셀들(DMC)은 더미 워드 라인(DWL)에 의해 제어될 수 있다. 또한, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어될 수 있다. 공통 소오스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다.
하나의 셀 스트링(CSTR)은 공통 소오스 라인들(CSL)로부터의 거리가 서로 다른 복수개의 메모리 셀들(MCT)로 구성될 수 있다. 그리고, 공통 소오스 라인들(CSL)과 비트 라인들(BL0-BL2) 사이에는 복수 개의 워드 라인들(WL0-WLn, DWL)이 배치될 수 있다.
공통 소오스 라인들(CSL)로부터 실질적으로 동일한 거리에 배치되는, 메모리 셀들(MCT)의 게이트 전극들은 워드 라인들(WL0-WLn, DWL) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이와 달리, 메모리 셀들(MCT)의 게이트 전극들이 공통 소오스 라인들(CSL)로부터 실질적으로 동일한 레벨에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수 있다.
접지 선택 라인들(GSL0-GSL2) 및 스트링 선택 라인들(SSL1, SSL2)은 예를 들어, 워드 라인들(WL0-WLn, DWL)과 같은 방향으로 연장될 수 있다. 공통 소오스 라인들(CSL)로부터 실질적으로 동일한 레벨에 배치되는 접지 선택 라인들(GSL0-GSL2) 및 스트링 선택 라인들(SSL1, SSL2)은 전기적으로 서로 분리될 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 도 1 내지 도 18을 이용하여 설명한 게이트 스택을 포함하는 트랜지스터는 주변 회로(1030)에 배치될 수 있다.
주변 회로(1030)는 강유전체 물질막을 포함하는 NCFET이 배치될 수 있다. 일 예로, 주변 회로(1030)에 배치된 NCFET은 동일한 구조를 갖는 트랜지스터일 수 있다. 다른 예로, 주변 회로(1030)에 배치된 NCFET은 서로 다른 구조를 갖는 트랜지스터일 수 있다. 예를 들어, 주변 회로(1030)는 도 1 내지 도 16에서 설명된 제1 영역(I)의 트랜지스터와, 도 1 내지 도 16에서 설명된 제2 영역(II)의 트랜지스터를 모두 포함할 수 있다. 또 다른 예로, 주변 회로(1030)에 배치된 NCFET은 도 17 및 도 18에서 설명된 VFET의 구조를 가질 수도 있다.
도 21은 몇몇 실시예들에 따른 반도체 장치를 나타내는 블록도이다.
도 21을 참조하면, 반도체 장치(2000)는 반도체 소자로 구성된 저장 장치일 수 있다. 반도체 장치(2000)는 외부 장치, 예를 들어, 메모리 컨트롤러로부터 수신되는 커맨드(CMD), 어드레스(ADDR) 및 제어 신호들에 응답하여 데이터 라인들(DQ)을 통해 데이터를 출력할 수 있다.
반도체 장치(2000)는 메모리 셀 어레이(2110), 어드레스 버퍼(2120), 로우 디코더(2130), 커맨드 디코더(2112), 제어 로직(2114), 비트라인 센스 앰프부(2150) 및 데이터 입출력 회로(2160)를 포함할 수 있다. 어드레스 버퍼(2120), 로우 디코더(2130), 커맨드 디코더(2112), 제어 로직(2114), 비트라인 센스 앰프부(2150) 및 데이터 입출력 회로(2160)은 주변 회로(PERI)일 수 있다.
메모리 셀 어레이(2110)는 행들 및 열들로 배열되는 매트릭스 형태로 제공되는 복수의 메모리 셀들을 포함한다. 메모리 셀 어레이(2110)는 메모리 셀들과 연결되는 복수개의 워드라인들과 복수개의 비트라인들(BL)을 포함할 수 있다. 복수의 워드라인들은 메모리 셀들의 행들과 연결되고, 복수의 비트라인들(BL)은 메모리 셀들의 열들과 연결될 수 있다.
커맨드 디코더(2112)는 외부 장치, 예를 들어, 메모리 컨트롤러로부터 수신되는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 칼럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩하여 커맨드(CMD)에 상응하는 제어 신호들이 제어 로직(2114)에서 생성되도록 할 수 있다. 커맨드(CMD)에는 액티브(Active) 커맨드, 리드(Read) 커맨드, 라이트(Write) 커맨드, 프리차지(Precharge) 커맨드 등을 포함할 수 있다.
어드레스 버퍼(2120)는 외부 장치인 메모리 컨트롤러로부터 어드레스(ADDR)를 수신한다. 어드레스(ADDR)는 메모리 셀 어레이(2110)의 행을 어드레싱하는 로우 어드레스(RA)와 메모리 셀 어레이(2110)의 열을 어드레싱하는 칼럼 어드레스(CA)를 포함한다. 어드레스 버퍼(2120)는 로우 어드레스(RA)를 로우 디코더(2130)로 전송하고, 칼럼 어드레스(CA)를 칼럼 디코더(140)로 전송할 수 있다.
로우 디코더(2130)는 메모리 셀 어레이(2110)와 연결된 복수의 워드라인들 중 어느 하나를 선택할 수 있다. 로우 디코더(2130)는 어드레스 버퍼(2120)로부터 수신된 로우 어드레스(RA)를 디코딩하여, 로우 어드레스(RA)에 상응하는 어느 하나의 워드라인을 선택하고, 선택된 워드라인을 활성화시킬 수 있다.
칼럼 디코더(2140)는 메모리 셀 어레이(2110)의 복수의 비트라인들(BL) 중 소정의 비트라인을 선택할 수 있다. 칼럼 디코더(2140)는 어드레스 버퍼(2120)로부터 수신된 칼럼 어드레스(CA)를 디코딩하여, 칼럼 어드레스(CA)에 상응하는 소정의 비트라인(BL)을 선택할 수 있다. 비트라인 센스 앰프부(2150)는 메모리 셀 어레이(2110)의 비트라인들(BL) 각각에 연결된 복수의 비트라인 센스 앰프들을 포함할 수 있다. 비트라인 센스 앰프는 연결된 비트라인의 전압 변화를 센싱하고, 이를 증폭하여 출력할 수 있다. 데이터 입출력 회로(2160)는 비트라인 센스 앰프부(2150)로부터 센싱 증폭된 전압을 기반으로 생성된 데이터를 데이터 라인들(DQ)을 통해 외부로 출력할 수 있다.
비트라인 센스 앰프는 하나의 비트라인(BL) 및 하나의 상보 비트라인과 연결되고, 제1 제어라인 및 제2 제어라인을 통해 센싱 및 증폭 동작이 제어될 수 있다. 예를 들어, 제1 제어라인은 반도체 장치(2000)의 내부 전원과 연결되어 비트라인 센스 앰프의 소정의 노드에 내부 전원 전압을 선택적으로 제공하기 위한 라인이고, 제2 제어라인은 반도체 장치(2000)의 접지 단자와 연결되어 비트라인 센스 앰프의 소정의 노드를 접지시키기 위한 라인일 수 있다. 구체적으로, 제1 제어라인은 비트라인 센스 앰프의 제1 노드와 연결되고, 제2 제어라인은 비트라인 센스 앰프의 제2 노드와 연결될 수 있다.
메모리 셀 어레이(2110)는 DRAM(Dynamic Random Access Memory), SDRAM (Synchronous DRAM), DDR SDRAM (Double Data Rate SDRAM), LPDDR SDRAM(Low Power Double Data Rate SDRAM), GDDR SDRAM (Graphics Double Data Rate SDRAM), DDR2 SDRAM, DDR3 SDRAM, DDR4 SDRAM 등과 같은 동적 랜덤 액세스 메모리 또는 PRAM(Phase change Random Access Memory), MRAM(Magnetic Random Access Memory), RRAM(Resistive Random Access Memory) 등의 저항성 메모리일 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 도 1 내지 도 18을 이용하여 설명한 게이트 스택을 포함하는 트랜지스터는 주변 회로(PERI)에 배치될 수 있다.
주변 회로(PERI)는 강유전체 물질막을 포함하는 NCFET이 배치될 수 있다. 일 예로, 주변 회로(PERI)에 배치된 NCFET은 동일한 구조를 갖는 트랜지스터일 수 있다. 다른 예로, 주변 회로(PERI)에 배치된 NCFET은 서로 다른 구조를 갖는 트랜지스터일 수 있다. 예를 들어, 주변 회로(PERI)는 도 1 내지 도 16에서 설명된 제1 영역(I)의 트랜지스터와, 도 1 내지 도 16에서 설명된 제2 영역(II)의 트랜지스터를 모두 포함할 수 있다. 또 다른 예로, 주변 회로(PERI)에 배치된 NCFET은 도 17 및 도 18에서 설명된 VFET의 구조를 가질 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
120, 220, 420: 게이트 전극
130, 230, 430: 게이트 적층 절연막
GS1, GS2, GS3, GS4: 게이트 스택

Claims (20)

  1. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역의 상기 기판 상에, 제1 게이트 적층 절연막 및 상기 제1 게이트 적층 절연막 상의 제1 게이트 전극을 포함하는 제1 게이트 스택; 및
    상기 제2 영역의 상기 기판 상에, 제2 게이트 적층 절연막 및 상기 제2 게이트 적층 절연막 상의 제2 게이트 전극을 포함하는 제2 게이트 스택을 포함하고,
    상기 제1 게이트 스택의 폭은 상기 제2 게이트 스택의 폭보다 크고,
    상기 제2 게이트 적층 절연막은 복수의 제2 강유전체 물질막을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 게이트 적층 절연막의 두께는 상기 제2 게이트 적층 절연막의 두께보다 큰 반도체 장치.
  3. 제2 항에 있어서,
    상기 제1 게이트 적층 절연막은 적어도 하나 이상의 제1 강유전체 물질막을 포함하고,
    상기 제2 강유전체 물질막의 개수는 상기 제1 강유전체 물질막의 개수보다 큰 반도체 장치.
  4. 제2 항에 있어서,
    상기 제1 게이트 적층 절연막은 복수의 제1 강유전체 물질막을 포함하고,
    상기 제2 강유전체 물질막의 개수는 상기 제1 강유전체 물질막의 개수와 동일한 반도체 장치.
  5. 제2 항에 있어서,
    상기 제1 게이트 적층 절연막은 복수의 제1 상유전체 물질막을 포함하고,
    상기 제2 게이트 적층 절연막은 복수의 제2 상유전체 물질막을 포함하고,
    상기 제1 상유전체 물질막의 평균 두께는 상기 제2 상유전체 물질막의 평균 두께보다 큰 반도체 장치.
  6. 제5 항에 있어서,
    상기 제1 게이트 적층 절연막은 복수의 제1 강유전체 물질막을 포함하고,
    상기 제1 강유전체 물질막의 평균 두께는 상기 제2 강유전체 물질막의 평균 두께와 동일하고,
    상기 제1 강유전체 물질막의 개수는 상기 제2 강유전체 물질막의 개수보다 큰 반도체 장치.
  7. 제1 항에 있어서,
    상기 제1 게이트 적층 절연막의 두께는 상기 제2 게이트 적층 절연막의 두께와 동일한 반도체 장치.
  8. 제7 항에 있어서,
    상기 제1 게이트 적층 절연막은 적어도 하나 이상의 제1 강유전체 물질막을 포함하고,
    상기 제2 강유전체 물질막의 개수는 상기 제1 강유전체 물질막의 개수보다 큰 반도체 장치.
  9. 제7 항에 있어서,
    상기 제1 게이트 적층 절연막은 복수의 제1 상유전체 물질막을 포함하고,
    상기 제2 게이트 적층 절연막은 복수의 제2 상유전체 물질막을 포함하고,
    상기 제1 상유전체 물질막의 두께는 상기 제2 상유전체 물질막의 두께보다 큰 반도체 장치.
  10. 제1 항에 있어서,
    상기 제1 게이트 적층 절연막은 강유전체 물질을 비포함하는 반도체 장치.
  11. 제1 항에 있어서,
    상기 제1 게이트 스택은 제1 두께의 제1 계면막을 포함하고,
    상기 제2 게이트 스택은 상기 제1 두께보다 작은 제2 두께의 제2 계면막을 포함하고,
    상기 제1 게이트 적층 절연막은 상기 제1 계면막 상에 배치되고, 상기 제2 게이트 적층 절연막은 상기 제2 계면막 상에 배치되는 반도체 장치.
  12. 제1 항에 있어서,
    상기 제2 강유전체 물질막은 각각 사방정계 결정 구조(orthorhombic crystal system)를 갖는 결정립을 포함하는 반도체 장치.
  13. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역의 상기 기판 상에, 제1 게이트 적층 절연막 및 상기 제1 게이트 적층 절연막 상의 제1 게이트 전극을 포함하는 제1 게이트 스택; 및
    상기 제2 영역의 상기 기판 상에, 제2 게이트 적층 절연막 및 상기 제2 게이트 적층 절연막 상의 제2 게이트 전극을 포함하는 제2 게이트 스택을 포함하고,
    상기 제1 게이트 적층 절연막은 적어도 하나 이상의 제1 강유전체 물질막을 포함하고,
    상기 제2 게이트 적층 절연막은 복수의 제2 강유전체 물질막을 포함하고,
    상기 제2 강유전체 물질막의 개수는 상기 제1 강유전체 물질막의 개수보다 크거나 같은 반도체 장치.
  14. 제13 항에 있어서,
    상기 제1 영역은 고전압 동작 영역이고, 상기 제2 영역은 저전압 동작 영역인 반도체 장치.
  15. 제14 항에 있어서,
    상기 제1 게이트 적층 절연막의 두께는 상기 제2 게이트 적층 절연막의 두께보다 크거나 같은 반도체 장치.
  16. 제13 항에 있어서,
    상기 제1 영역 및 상기 제2 영역은 저전압 동작 영역인 반도체 장치.
  17. 제16 항에 있어서,
    상기 제1 게이트 적층 절연막의 두께는 상기 제2 게이트 적층 절연막의 두께보다 작은 반도체 장치.
  18. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역의 상기 기판 상에, 제1 두께의 제1 계면막, 상기 제1 계면막 상의 제1 게이트 적층 절연막 및 상기 제1 게이트 적층 절연막 상의 제1 게이트 전극을 포함하는 제1 게이트 스택; 및
    상기 제2 영역의 상기 기판 상에, 상기 제1 두께보다 작은 제2 두께의 제2 계면막, 상기 제2 계면막 상의 제2 게이트 적층 절연막 및 상기 제2 게이트 적층 절연막 상의 제2 게이트 전극을 포함하는 제2 게이트 스택을 포함하고,
    상기 제1 게이트 스택의 폭은 상기 제2 게이트 스택의 폭보다 크고,
    상기 제1 게이트 적층 절연막은 적어도 하나 이상의 제1 강유전체 물질막과, 복수의 제1 상유전체 물질막을 포함하고,
    상기 제2 게이트 적층 절연막은 복수의 제2 강유전체 물질막과, 복수의 제2 상유전체 물질막을 포함하고,
    상기 제2 강유전체 물질막의 개수는 상기 제1 강유전체 물질막의 개수보다 크거나 같은 반도체 장치.
  19. 제18 항에 있어서,
    각각의 상기 제1 상유전체 물질막의 두께는 각각의 상기 제2 상유전체 물질막의 두께보다 큰 반도체 장치.
  20. 제18 항에 있어서,
    상기 제1 게이트 적층 절연막의 두께는 상기 제2 게이트 적층 절연막의 두께보다 큰 반도체 장치.
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