KR20240073322A - 반도체 메모리 소자 - Google Patents

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최덕환
박줄핀
배인재
박동식
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Abstract

본 발명은 반도체 메모리 소자에 관한 것으로서, 더욱 상세하게는, 기판 상의 비트 라인, 상기 비트 라인은 제1 방향으로 연장되고; 상기 비트 라인 상에 제공된 제1 활성 필라 및 제2 활성 필라, 상기 제1 활성 필라는 상기 비트 라인에 접속하는 제1 수평부 및 상기 제1 수평부로부터 수직하게 연장되는 제1 수직부를 포함하고, 상기 제2 활성 필라는 상기 비트 라인에 접속하는 제2 수평부 및 상기 제2 수평부로부터 수직하게 연장되는 제2 수직부를 포함하며; 상기 제1 활성 필라의 상기 제1 수평부 상의 제1 워드 라인 및 상기 제2 활성 필라의 상기 제2 수평부 상의 제2 워드 라인, 상기 제1 및 제2 워드 라인들은 상기 제1 방향에 교차하는 제2 방향으로 연장되고; 및 상기 제1 및 제2 워드 라인들 사이에 개재된 제1 절연막을 포함한다. 상기 제1 수평부의 제1 측벽과 상기 제2 수평부의 제2 측벽은 서로 마주보고, 상기 제1 절연막은, 상기 제1 측벽과 상기 제2 측벽 사이의 제1 에어갭을 포함한다.

Description

반도체 메모리 소자{Semiconductor memory device}
본 발명은 반도체 메모리 소자에 관한 것으로서, 더욱 상세하게는 수직 채널 트랜지스터들을 포함하는 반도체 메모리 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 디자인 룰이 감소함에 따라 반도체 소자의 집적도를 향상시키고, 동작 속도 및 수율을 향상시키는 방향으로 제조기술이 발전되고 있다. 이에 따라 트랜지스터가 갖는 집적도, 저항, 전류 구동 능력 등을 확대하기 위해 수직 채널을 갖는 트랜지스터가 제안되었다.
본 발명이 해결하고자 하는 과제는 전기적 특성 및 집적도가 향상된 반도체 메모리 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 전기적 특성 및 집적도가 향상된 반도체 메모리 소자의 제조 방법을 제공하는 것이다.
본 발명의 개념에 따른, 반도체 메모리 소자는, 기판 상의 비트 라인, 상기 비트 라인은 제1 방향으로 연장되고; 상기 비트 라인 상에 제공된 제1 활성 필라 및 제2 활성 필라, 상기 제1 활성 필라는 상기 비트 라인에 접속하는 제1 수평부 및 상기 제1 수평부로부터 수직하게 연장되는 제1 수직부를 포함하고, 상기 제2 활성 필라는 상기 비트 라인에 접속하는 제2 수평부 및 상기 제2 수평부로부터 수직하게 연장되는 제2 수직부를 포함하며; 상기 제1 활성 필라의 상기 제1 수평부 상의 제1 워드 라인 및 상기 제2 활성 필라의 상기 제2 수평부 상의 제2 워드 라인, 상기 제1 및 제2 워드 라인들은 상기 제1 방향에 교차하는 제2 방향으로 연장되고; 및 상기 제1 및 제2 워드 라인들 사이에 개재된 제1 절연막을 포함할 수 있다. 상기 제1 수평부의 제1 측벽과 상기 제2 수평부의 제2 측벽은 서로 마주보고, 상기 제1 절연막은, 상기 제1 측벽과 상기 제2 측벽 사이의 제1 에어갭을 포함할 수 있다.
본 발명의 다른 개념에 따른, 반도체 메모리 소자는, 기판 상의 비트 라인, 상기 비트 라인은 제1 방향으로 연장되고; 상기 비트 라인 상에 제공된 제1 활성 필라들 및 제2 활성 필라들, 상기 제1 및 제2 활성 필라들은 상기 제1 방향을 따라 서로 교번적으로 배치되고, 상기 제1 및 제2 활성 필라들 각각은 상기 비트 라인에 접속하는 수평부 및 상기 수평부로부터 수직하게 연장되는 수직부를 포함하며; 상기 제1 활성 필라들의 상기 수평부들 상에 각각 제공된 제1 워드 라인들; 상기 제2 활성 필라들의 상기 수평부들 상에 각각 제공된 제2 워드 라인들, 상기 제1 및 제2 워드 라인들은 상기 제1 방향에 교차하는 제2 방향으로 연장되고; 서로 인접하는 상기 제1 워드 라인과 상기 제2 워드 라인 사이의 제1 절연막; 및 서로 인접하는 상기 제1 활성 필라의 상기 수직부와 상기 제2 활성 필라의 상기 수직부 사이의 제2 절연막을 포함할 수 있다. 상기 제1 절연막은 제1 에어갭을 포함하고, 상기 제2 절연막은 제2 에어갭을 포함하며, 상기 제2 에어갭은 상기 제1 에어갭보다 높이 위치할 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 메모리 소자는, 기판 상에 제공된 주변 회로들을 포함하는 주변 회로 구조체; 상기 주변 회로 구조체 상에서 제1 방향으로 연장되는 비트 라인; 상기 비트 라인 상에 제공된 제1 활성 필라 및 제2 활성 필라, 상기 제1 활성 필라는 상기 비트 라인에 접속하는 제1 수평부 및 상기 제1 수평부로부터 수직하게 연장되는 제1 수직부를 포함하고, 상기 제2 활성 필라는 상기 비트 라인에 접속하는 제2 수평부 및 상기 제2 수평부로부터 수직하게 연장되는 제2 수직부를 포함하며; 상기 제1 활성 필라의 상기 제1 수평부 상의 제1 워드 라인 및 상기 제2 활성 필라의 상기 제2 수평부 상의 제2 워드 라인, 상기 제1 및 제2 워드 라인들은 상기 제1 방향에 교차하는 제2 방향으로 연장되고; 상기 제1 활성 필라와 상기 제1 워드 라인 사이의 제1 게이트 절연막 및 상기 제2 활성 필라와 상기 제2 워드 라인 사이의 제2 게이트 절연막; 상기 제1 및 제2 워드 라인들 사이에 개재된 제1 절연막; 상기 제1 및 제2 워드 라인들의 상면들 및 상기 제1 절연막의 상면 상의 게이트 캐핑 패턴; 상기 제1 및 제2 활성 필라들 상에 각각 제공된 랜딩 패드들; 및 상기 랜딩 패드들 상에 각각 제공된 복수개의 데이터 저장 패턴들을 포함할 수 있다. 상기 제1 절연막은 적어도 하나의 에어갭을 포함할 수 있다.
본 발명의 반도체 메모리 소자에 따르면, 서로 인접하는 활성 필라들 사이 및 서로 인접하는 워드 라인들 사이에 에어갭이 제공될 수 있다. 이로써 메모리 셀들간의 간섭 및 커플링 노이즈를 줄일 수 있다. 나아가 메모리 셀들 사이의 절연막이 상기 에어갭을 포함함으로써, 절연막의 유전 상수가 감소하고 소자의 전기적 특성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자의 블록도이다.
도 2 및 도 3은 본 발명의 실시예들에 따른 반도체 메모리 소자를 간략히 나타내는 사시도들이다.
도 4는 본 발명의 실시예들에 따른 반도체 메모리 소자의 평면도이다.
도 5a는 도 4의 A-A'선에 따른 단면도이다.
도 5b는 도 4의 B-B'선에 따른 단면도이다.
도 5c는 도 4의 C-C'선에 따른 단면도이다.
도 6a 내지 도 11c는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 12 내지 도 15 각각은 본 발명의 다른 실시예에 따른 반도체 메모리 소자를 설명하기 위한 것으로, 도 4의 A-A'선에 따른 단면도이다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자의 블록도이다. 도 1을 참조하면, 반도체 메모리 소자는 메모리 셀 어레이(1), 로우 디코더(2), 센스 앰프(3), 컬럼 디코더(4), 및 제어 로직(5)을 포함할 수 있다.
메모리 셀 어레이(1)는 2차원적으로 또는 3차원적으로 배열되는 복수의 메모리 셀들(MC)을 포함할 수 있다. 메모리 셀들(MC) 각각은 서로 교차하는 워드 라인(WL)과 비트 라인(BL) 사이에 연결될 수 있다.
각각의 메모리 셀들(MC)은 선택 소자(TR) 및 데이터 저장 소자(DS)를 포함할 수 있다. 선택 소자(TR)와 데이터 저장 소자(DS)는 서로 전기적으로 연결될 수 있다. 선택 소자(TR)는 워드 라인(WL) 및 비트 라인(BL) 모두와 연결될 수 있다. 다시 말하면, 선택 소자(TR)는 워드 라인(WL) 및 비트 라인(BL)이 서로 교차하는 지점에 제공될 수 있다.
선택 소자(TR)는 전계효과 트랜지스터를 포함할 수 있다. 데이터 저장 소자(DS)는 캐패시터(capacitor), 자기터널접합(Magnetic Tunnel Junction) 패턴 또는 가변 저항체(variable resistor)를 포함할 수 있다. 일 예로, 선택 소자(SW)인 트랜지스터의 게이트 단자는 워드 라인(WL)에 연결되고, 트랜지스터의 소스/드레인 단자들은 각각 비트 라인(BL)과 데이터 저장 소자(DS)에 연결될 수 있다.
로우 디코더(2)는 외부에서 입력된 어드레스를 디코딩하여, 메모리 셀 어레이(1)의 워드 라인들(WL) 중 어느 하나를 선택할 수 있다. 로우 디코더(2)에서 디코딩된 어드레스는 로우 드라이버(미도시)로 제공될 수 있으며, 로우 드라이버는 제어 회로들의 제어에 응답하여 소정의 전압을 선택된 워드 라인(WL) 및 비선택된 워드 라인들(WL)로 각각 제공할 수 있다.
센스 앰프(3)는 컬럼 디코더(4)로부터 디코딩된 어드레스에 따라 선택된 비트 라인(BL)과 기준 비트 라인 사이의 전압 차이를 감지 및 증폭하여 출력할 수 있다.
컬럼 디코더(4)는 센스 앰프(3)와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다. 컬럼 디코더(4)는 외부에서 입력된 어드레스를 디코딩하여, 비트 라인들(BL) 중 어느 하나를 선택할 수 있다.
제어 로직(5)은 메모리 셀 어레이(1)로 데이터를 기입(write) 또는 독출(read)하는 동작을 제어하는 제어신호를 생성할 수 있다.
도 2 및 도 3은 본 발명의 실시예들에 따른 반도체 메모리 소자를 간략히 나타내는 사시도들이다. 도 2 및 도 3을 참조하면, 반도체 메모리 소자는 주변 회로 구조체(PS), 및 주변 회로 구조체(PS)와 연결되는 셀 어레이 구조체(CS)를 포함할 수 있다.
주변 회로 구조체(PS)는 기판(SUB) 상에 형성된 코어 및 주변 회로들을 포함할 수 있다. 코어 및 주변 회로들은 도 1을 참조하여 설명된 로우 및 칼럼 디코더들(2, 4), 센스 앰프(3) 및 제어 로직들(5)을 포함할 수 있다.
셀 어레이 구조체(CS)는 2차원 또는 3차원적으로 배열된 메모리 셀들(도 1의 MC)을 포함하는 메모리 셀 어레이(도 1의 1)를 포함할 수 있다. 메모리 셀들(도 1의 MC) 각각은, 앞서 설명한 바와 같이, 선택 소자(TR) 및 데이터 저장 소자(DS)를 포함할 수 있다.
본 발명의 실시예들에 따르면, 메모리 셀들(도 1의 MC) 각각의 선택 소자(TR)는 수직 채널 트랜지스터(vertical channel transistor, VCT)를 포함할 수 있다. 수직 채널 트랜지스터는, 그의 길이 방향(lengthwise direction)이 기판(SUB)의 상면에 수직한 방향(즉, 제3 방향(D3))인 채널을 포함할 수 있다. 메모리 셀들(도 1의 MC) 각각의 데이터 저장 소자(DS)는 캐패시터를 포함할 수 있다.
도 2에 도시된 일 실시예에 따르면, 주변 회로 구조체(PS)는 기판(SUB) 상에 제공될 수 있으며, 셀 어레이 구조체(CS)는 주변 회로 구조체(PS) 상에 제공될 수 있다.
도 3에 도시된 실시예에 따르면, 주변 회로 구조체(PS)는 제1 기판(SUB1) 상에 제공될 수 있으며, 셀 어레이 구조체(CS)는 제2 기판(SUB2) 상에 제공될 수 있다. 제1 기판(SUB1)과 제2 기판(SUB2)은 서로 마주볼 수 있다.
주변 회로 구조체(PS)의 최상부에 제1 금속 패드들(LMP)이 제공될 수 있다. 제1 금속 패드들(LMP)은 코어 및 주변 회로들(도 1의 2, 3, 4, 5)과 전기적으로 연결될 수 있다.
셀 어레이 구조체(CS)의 최하부에 제2 금속 패드들(UMP)이 제공될 수 있다. 제2 금속 패드들(UMP)은 메모리 셀 어레이(도 1의 1)와 전기적으로 연결될 수 있다. 제2 금속 패드들(UMP)은 주변 회로 구조체(PS)의 제1 금속 패드들(LMP)과 직접 접촉 및 본딩될 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 메모리 소자의 평면도이다. 도 5a는 도 4의 A-A'선에 따른 단면도이다. 도 5b는 도 4의 B-B'선에 따른 단면도이다. 도 5c는 도 4의 C-C'선에 따른 단면도이다.
도 4 및 도 5a 내지 도 5c를 참조하면, 기판(SUB) 상에 제1 하부 절연막(LIL1)이 제공될 수 있다. 일 예로, 기판(SUB)과 제1 하부 절연막(LIL1) 사이에 앞서 도 2를 참조하여 설명한 주변 회로 구조체(PS)가 제공될 수 있다. 다른 예로, 기판(SUB)과 제1 하부 절연막(LIL1) 사이에 로직 소자와 같은 집적 회로가 제공될 수 있다.
제1 하부 절연막(LIL1) 상에 제2 하부 절연막(LIL2)이 제공될 수 있다. 제2 하부 절연막(LIL2) 내에 복수개의 비트 라인들(BL)이 제공될 수 있다. 비트 라인들(BL)은 제1 방향(D1)으로 서로 평행하게 연장될 수 있다. 비트 라인들(BL)은 제2 방향(D2)을 따라 소정의 피치로 배열될 수 있다. 비트 라인들(BL) 각각의 선폭은 약 1nm 내지 약 50nm일 수 있다.
예를 들어, 비트 라인들(BL)은 도핑된 반도체 물질(예를 들어, 도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(예를 들어, 질화티타늄, 질화탄탈륨 등), 금속(예를 들어, 텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(예를 들어, 텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 적어도 하나를 포함할 수 있다. 비트 라인들(BL) 각각은 단일 도전층 또는 다중 도전층을 포함할 수 있다. 제1 및 제2 하부 절연막들(LIL1, LIL2)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막을 포함할 수 있다.
비트 라인들(BL) 상에 활성 필라들(ACP)이 제공될 수 있다. 각각의 활성 필라들(ACP)은 제3 방향(D3)으로의 길이 방향(lengthwise direction)을 가질 수 있다. 활성 필라들(ACP)은 제1 방향(D1)으로 서로 인접하는 한 쌍의 제1 활성 필라(ACP1) 및 제2 활성 필라(ACP2)를 포함할 수 있다. 하나의 비트 라인(BL) 상에, 제1 활성 필라들(ACP1)과 제2 활성 필라들(ACP2)이 제1 방향(D1)을 따라 서로 교번적으로 배열될 수 있다.
제1 활성 필라(ACP1)는 후술할 제1 워드 라인(WL1)을 따라 제2 방향(D2)으로 배열된 복수개의 제1 활성 필라들(ACP1)을 포함할 수 있다. 서로 인접하는 제1 활성 필라들(ACP1)은 제2 방향(D2)으로 서로 이격될 수 있다. 제2 활성 필라(ACP2)는 후술할 제2 워드 라인(WL2)을 따라 제2 방향(D2)으로 배열된 복수개의 제2 활성 필라들(ACP2)을 포함할 수 있다. 서로 인접하는 제2 활성 필라들(ACP2)은 제2 방향(D2)으로 서로 이격될 수 있다.
제1 활성 필라들(ACP1) 각각은 제1 수평부(HP1) 및 제1 수평부(HP1)로부터 수직하게(즉, 제3 방향(D3)으로) 연장되는 제1 수직부(VP1)를 포함할 수 있다. 제1 수평부(HP1)는 비트 라인(BL)과 직접 접촉할 수 있다.
제2 활성 필라들(ACP2) 각각은 제2 수평부(HP2) 및 제2 수평부(HP2)로부터 수직하게(즉, 제3 방향(D3)으로) 연장되는 제2 수직부(VP2)를 포함할 수 있다. 제2 수평부(HP2)는 비트 라인(BL)과 직접 접촉할 수 있다.
제1 및 제2 수직부들(VP1, VP2) 각각은, 기판(SUB)의 상면에 수직한 길이 방향을 가질 수 있다. 제1 및 제2 수직부들(VP1, VP2) 각각은 제1 방향(D1)으로의 폭을 가질 수 있다. 예들 들어, 제1 및 제2 수직부들(VP1, VP2) 각각의 상기 폭은 1nm 내지 30nm, 보다 구체적으로, 1nm 내지 10nm일 수 있다. 제1 및 제2 수직부들(VP1, VP2) 각각의 수직적 길이는, 상기 폭의 2배 내지 10배일 수 있다.
제1 및 제2 수평부들(HP1, HP2)은 비트 라인(BL)의 상면과 직접 접촉할 있다. 제1 및 제2 수평부들(HP1, HP2) 각각의 두께는 제1 및 제2 수직부들(VP1, VP2) 각각의 상기 폭과 실질적으로 동일할 수 있다. 즉, 제1 및 제2 활성 필라들(ACP1, ACP2) 각각은 균일한 두께를 가질 수 있다.
제1 및 제2 활성 필라들(ACP1, ACP2) 각각은 제3 방향(D3)으로 서로 대향하는 양 단들을 가질 수 있다. 제1 및 제2 활성 필라들(ACP1, ACP2) 각각은, 그의 양 단들에 각각 제공된 제1 소스/드레인 영역(SDR1) 및 제2 소스/드레인 영역(SDR2)을 포함할 수 있다. 제1 및 제2 활성 필라들(ACP1, ACP2) 각각은, 제1 및 제2 소스/드레인 영역들(SDR1, SDR2) 사이의 채널 영역(CHR)을 더 포함할 수 있다.
활성 필라(ACP)의 채널 영역(CHR)은, 그에 인접하는 워드 라인(WL)에 의해 제어될 수 있다. 구체적으로, 제1 활성 필라(ACP1)의 채널 영역(CHR)은 제1 워드 라인(WL1)에 의해 제어될 수 있다. 제2 활성 필라(ACP2)의 채널 영역(CHR)은 제2 워드 라인(WL2)에 의해 제어될 수 있다.
본 발명의 일 실시예로, 제1 및 제2 활성 필라들(ACP1, ACP2) 각각은 산화물 반도체 및 이차원 물질 중 적어도 하나를 포함할 수 있다. 활성 필라(ACP)는 실리콘의 밴드갭 에너지보다 더 큰 밴드갭 에너지를 가질 수 있다. 예를 들어, 활성 필라(ACP)는 약 1.5 eV 내지 5.6 eV의 밴드갭 에너지를 가질 수 있다. 보다 구체적으로, 활성 필라(ACP)는 약 2.0 eV 내지 4.0 eV의 밴드갭 에너지를 가질 때 최적의 채널 성능을 가질 수 있다.
구체적으로, 상기 산화물 반도체는 아연(Zn), 인듐(In), 갈륨(Ga) 및 주석(Sn)으로 이루어진 군에서 선택된 적어도 두 개의 금속 및 산소(O)의 화합물을 포함할 수 있다. 일 예로, 활성 필라(ACP)는 InGaZnO, InGaSiO, InSnZnO, InZnO, ZnO, ZnSnO, ZnON, ZrZnSnO, SnO, HfInZnO, GaZnSnO, AlZnSnO, YbGaZnO 및 InGaO로 이루어진 군에서 선택된 적어도 하나의 비정질 산화물 반도체를 포함할 수 있다.
구체적으로, 상기 이차원 물질은 금속 칼코게나이드(metal chalcogenide), 전이금속 칼코게나이드(transition metal chalcogenide), 그래핀(graphene), 포스포린(phosphorene) 또는 탄소 나노튜브(carbon nanotube)를 포함할 수 있다. 상기 금속 칼코게나이드 또는 전이금속 칼코게나이드는 MXy (일 예로, y는 1, 2 또는 3인 정수) 의 화학식으로 표현되는 금속 화합물일 수 있다. 상기 화학식에서, M은 금속 또는 전이금속 원자이고, 예를 들어, W, Mo, Ti, Zn 또는 Zr을 포함할 수 있다. X는 칼코겐 원자이고, 예를 들어, S, Se, O 또는 Te를 포함할 수 있다. 일 예로, 이차원 물질은 그래핀, 포스포린, MoS2, MoSe2, MoTe2, WS2, WSe2, WTe2, ReS2, ReSe2, TiS2, TiSe2, TiTe2, ZnO, ZnS2, WO3, 및 MoO3로 이루어진 군에서 선택된 어느 하나를 포함할 수 있다.
활성 필라(ACP)는 단일 층 구조(monolayer) 또는 2 내지 100의 층들이 적층된 다층 구조(multi-layer)를 가질 수 있다. 다층 구조는 단일 층과 그에 인접하는 다른 단일 층이 반데르발스 힘에 의해 서로 결합되어 구현될 수 있다.
본 발명의 다른 실시예로, 제1 및 제2 활성 필라들(ACP1, ACP2) 각각은 실리콘, 저마늄 또는 실리콘-저마늄과 같은 반도체를 포함할 수도 있다.
비트 라인들(BL) 상에, 비트 라인들(BL)과 교차하는 제1 및 제2 워드 라인들(WL1, WL2)이 제공될 수 있다. 제1 워드 라인들(WL1)은 제1 활성 필라들(ACP1)의 제1 수평부들(HP1) 상에서 제2 방향(D2)으로 연장될 수 있다 (도 5c 참조). 제2 워드 라인들(WL2)은 제2 활성 필라들(ACP2)의 제2 수평부들(HP2) 상에서 제2 방향(D2)으로 연장될 수 있다.
제1 및 제2 워드 라인들(WL1, WL2)은 제1 방향(D1)을 따라 교번적으로 배열될 수 있다. 한 쌍의 제1 및 제2 워드 라인들(WL1, WL2)이 한 쌍의 제1 및 제2 활성 필라들(ACP1, ACP2) 사이에 배치될 수 있다 (도 5a 참조). 다시 말하면, 한 쌍의 제1 및 제2 워드 라인들(WL1, WL2)이 한 쌍의 제1 및 제2 수직부들(VP1, VP2) 사이에 배치될 수 있다. 한 쌍의 제1 및 제2 워드 라인들(WL1, WL2) 사이에 제1 절연막(ILD1)이 개재될 수 있다.
각각의 제1 및 제2 워드 라인들(WL1, WL2)은 제1 측벽(SW1) 및 제1 측벽(SW1)에 대향하는 제2 측벽(SW2)을 가질 수 있다 (도 5a 참조). 제1 및 제2 워드 라인들(WL1, WL2) 각각의 제1 측벽(SW1)은, 활성 필라(ACP1, ACP2)의 수직부(VP1, VP2)에 인접할 수 있다. 한 쌍의 제1 및 제2 워드 라인들(WL1, WL2)의 제2 측벽들(SW2)은 서로 마주볼 수 있다. 한 쌍의 제1 및 제2 워드 라인들(WL1, WL2)의 제2 측벽들(SW2) 사이에 제1 절연막(ILD1)이 개재될 수 있다.
예를 들어, 제1 및 제2 워드 라인들(WL1, WL2)은 도핑된 반도체 물질(예를 들어, 도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(예를 들어, 질화티타늄, 질화탄탈륨 등), 금속(예를 들어, 텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(예를 들어, 텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 적어도 하나를 포함할 수 있다.
제1 게이트 절연막(GI1)이 제1 워드 라인(WL1)과 제2 방향(D2)을 따라 배열된 제1 활성 필라들(ACP1) 사이에 배치될 수 있다. 제1 게이트 절연막(GI1)은 제1 워드 라인(WL1)의 제1 측벽(SW1)과 제1 활성 필라(ACP1)의 제1 수직부(VP1) 사이에 개재될 수 있다. 제1 게이트 절연막(GI1)은 제1 워드 라인(WL1)의 바닥면과 제1 활성 필라(ACP1)의 제1 수평부(HP1) 사이에 개재될 수 있다. 제1 게이트 절연막(GI1)은 균일한 두께를 가질 수 있다.
제1 게이트 절연막(GI1)은 제2 방향(D2)으로 인접하는 제1 활성 필라들(ACP1) 사이에서 제2 하부 절연막(LIL2)의 상면 및 제2 절연막(ILD2)의 측벽과 직접 접촉할 수 있다 (도 5b 참조).
제2 게이트 절연막(GI2)이 제2 워드 라인(WL2)과 제2 방향(D2)을 따라 배열된 제2 활성 필라들(ACP2) 사이에 배치될 수 있다. 제2 게이트 절연막(GI2)은 제2 워드 라인(WL2)의 제1 측벽(SW1)과 제2 활성 필라(ACP2)의 제2 수직부(VP2) 사이에 개재될 수 있다. 제2 게이트 절연막(GI2)은 제2 워드 라인(WL2)의 바닥면과 제2 활성 필라(ACP2)의 제2 수평부(HP2) 사이에 개재될 수 있다. 제2 게이트 절연막(GI2)은 균일한 두께를 가질 수 있다.
제1 및 제2 게이트 절연막들(GI1, GI2)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막, 또는 이들의 조합을 포함할 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 예를 들면, 상기 고유전막은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2 또는 Al2O3을 포함할 수 있다.
서로 인접하는 제1 및 제2 워드 라인들(WL1, WL2) 사이에 제1 절연막(ILD1)이 제공될 수 있다. 제1 절연막(ILD1)은 서로 인접하는 제1 및 제2 활성 필라들(ACP1, ACP2)의 제1 및 제2 수평부들(HP1, HP2) 사이를 채울 수 있다. 예를 들어, 제1 절연막(ILD1)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막을 포함할 수 있다.
제1 절연막(ILD1)은 적어도 하나의 제1 에어갭(AG1)을 포함할 수 있다. 본 실시예에 따르면, 제1 에어갭(AG1)은 제1 절연막(ILD1)의 하부에 제공될 수 있다. 제1 에어갭(AG1)은 서로 인접하는 제1 및 제2 수평부들(HP1, HP2) 사이에 제공될 수 있다. 보다 구체적으로, 제1 및 제2 활성 필라들(ACP1, ACP2)의 제1 및 제2 수평부들(HP1, HP2)은 각각 서로 마주보는 제1 및 제2 측벽들(EN1, EN2)을 포함할 수 있다. 제1 및 제2 측벽들(EN1, EN2)은 각각 제1 및 제2 워드 라인들(WL1, WL2)의 측벽들에 수직적으로 정렬될 수 있다. 본 실시예에 따르면, 제1 에어갭(AG1)은 제1 및 제2 수평부들(HP1, HP2)의 제1 및 제2 측벽들(EN1, EN2) 사이에 개재될 수 있다.
제1 에어갭(AG1)은 제1 및 제2 수평부들(HP1, HP2)간의 간섭(또는 Dynamic disturb)를 개선할 수 있다. 제1 에어갭(AG1)은 수직 채널 트랜지스터들의 동작시 서로 인접하는 제1 및 제2 활성 필라들(ACP1, ACP2) 간의 커플링 노이즈를 줄일 수 있다. 결과적으로 본 발명에 따른 반도체 메모리 소자의 전기적 특성이 향상될 수 있다.
제1 절연막(ILD1) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 서로 인접하는 제1 및 제2 워드 라인들(WL1, WL2)의 상면들을 덮을 수 있다. 일 예로, 게이트 캐핑 패턴(GP)은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다.
서로 인접하는 제1 및 제2 워드 라인들(WL1, WL2)은 제1 절연막(ILD1)에 의해 제1 간격(S1)만큼 서로 이격될 수 있다. 서로 인접하는 제1 및 제2 활성 필라들(ACP1, ACP2)은 제2 절연막(ILD2)에 의해 제2 간격(S2)만큼 이격될 수 있다. 일 실시예로, 제2 간격(S2)은 제1 간격(S1)보다 클 수 있다. 이에 따라, 수직 채널 트랜지스터들의 동작시 서로 인접하는 제1 및 제2 활성 필라들(ACP1, ACP2)간의 커플링 노이즈가 감소될 수 있다. 소자의 동작시 선택되는 트랜지스터와 인접하는 비선택 트랜지스터에서 누설 전류가 증가하는 것을 방지할 수 있다. 본 발명의 다른 실시예로, 제1 간격(S1)은 제2 간격(S2)과 실질적으로 동일할 수도 있다.
서로 인접하는 제1 및 제2 활성 필라들(ACP1, ACP2) 사이에 제2 절연막(ILD2)이 개재될 수 있다. 예를 들어, 제2 절연막(ILD2)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막을 포함할 수 있다.
제2 절연막(ILD2)은 적어도 하나의 제2 에어갭(AG2)을 포함할 수 있다. 본 실시예에 따르면, 제2 에어갭(AG2)은 제1 에어갭(AG1)보다 높이 위치할 수 있다. 제2 에어갭(AG2)은 제1 에어갭(AG1)보다 클 수 있다. 제2 에어갭(AG2)에 의해 제2 절연막(ILD2)의 유전 상수가 낮아질 수 있다. 이로써 수직 채널 트랜지스터들의 동작시 서로 인접하는 제1 및 제2 활성 필라들(ACP1, ACP2)간의 커플링 노이즈를 줄일 수 있다.
제1 및 제2 활성 필라들(ACP1, ACP2) 상에 랜딩 패드들(LP)이 각각 제공될 수 있다. 랜딩 패드(LP)의 하부는 활성 필라(ACP1, ACP2)의 상면과 접촉할 수 있다. 평면적 관점에서, 랜딩 패드(LP)의 적어도 일부는 활성 필라(ACP1, ACP2)와 중첩되도록 배치될 수 있다. 랜딩 패드(LP)의 중심은 활성 필라(ACP1, ACP2)의 중심으로부터 오프셋되어 배치될 수 있다.
도 4를 다시 참조하면, 랜딩 패드들(LP)은 벌집 구조로 배열될 수 있다. 보다 구체적으로, 랜딩 패드들(LP)은 제1 방향(D1) 또는 제2 방향(D2)을 따라 지그재그 형태로 배열될 수 있다. 랜딩 패드들(LP)이 벌집 구조로 배열됨으로써, 단위 면적 내에 제공되는 랜딩 패드들(LP)의 개수를 최대화시킬 수 있다. 이로써 반도체 메모리 소자의 집적도가 향상될 수 있다. 평면적 관점에서, 랜딩 패드(LP)는 원형, 타원형, 직사각형, 정사각형, 마름모형, 육각형 등 다양한 형태를 가질 수 있다.
예를 들어, 랜딩 패드(LP)는 도핑된 반도체 물질(예를 들어, 도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(예를 들어, 질화티타늄, 질화탄탈륨 등), 금속(예를 들어, 텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(예를 들어, 텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 적어도 하나를 포함할 수 있다.
랜딩 패드들(LP) 사이에 절연 패턴(INP)이 제공될 수 있다. 금속막에 절연 패턴(INP)이 형성됨으로써, 랜딩 패드들(LP)이 정의될 수 있다. 절연 패턴(INP)은 게이트 캐핑 패턴(GP)과 직접 접촉할 수 있다.
데이터 저장 패턴들(DSP)이 랜딩 패드들(LP) 상에 각각 제공될 수 있다. 데이터 저장 패턴들(DSP)은 랜딩 패드들(LP)을 통해 제1 및 제2 활성 필라들(ACP1, ACP2)에 각각 전기적으로 연결될 수 있다. 평면적 관점에서, 데이터 저장 패턴들(DSP)은 랜딩 패드들(LP)과 각각 중첩되도록 배치될 수 있다. 다시 말하면, 데이터 저장 패턴들(DSP)의 배치 형태는 랜딩 패드들(LP)의 배치 형태와 동일한 벌집 형태일 수 있다.
본 발명의 일 실시예로, 각각의 데이터 저장 패턴들(DSP)은 캐패시터일 수 있다. 데이터 저장 패턴(DSP)은 하부 전극, 상부 전극 및 이들 사이에 개재된 캐패시터 유전막을 포함할 수 있다. 상기 하부 전극은 랜딩 패드(LP)와 접촉할 수 있다. 예를 들어, 상기 하부 전극은 기둥 형태 또는 속이 빈 실린더 형태를 가질 수 있다.
본 발명의 다른 실시예로, 각각의 데이터 저장 패턴들(DSP)은 메모리 요소에 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 패턴일 수 있다. 예를 들어, 데이터 저장 패턴(DSP)은 전류량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material), 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수 있다.
도 6a 내지 도 11c는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다. 도 6a, 도 7a, 도 8a, 도 9a, 도 10a 및 도 11a는 도 4의 A-A'선에 따른 단면도들이다. 도 6b, 도 7b, 도 8b, 도 9b, 도 10b 및 도 11b는 도 4의 B-B'선에 따른 단면도들이다. 도 6c, 도 7c, 도 8c, 도 9c, 도 10c 및 도 11c는 도 4의 C-C'선에 따른 단면도들이다.
도 4 및 도 6a 내지 도 6c를 참조하면, 기판(SUB) 상에 제1 하부 절연막(LIL1)이 형성될 수 있다. 제1 하부 절연막(LIL1)은 기판(SUB) 상에 적층된 절연막들을 포함할 수 있다. 예를 들어, 제1 하부 절연막(LIL1)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막을 포함할 수 있다.
제1 하부 절연막(LIL1) 상에 제1 방향(D1)으로 연장되는 비트 라인들(BL)이 형성될 수 있다. 비트 라인들(BL)을 형성하는 것은, 제1 하부 절연막(LIL1) 상에 도전막을 증착하는 것, 및 상기 도전막을 패터닝하는 것을 포함할 수 있다. 비트 라인들(BL) 사이에 제2 하부 절연막(LIL2)이 형성될 수 있다. 제2 하부 절연막(LIL2)의 상면은 비트 라인들(BL)의 상면들과 공면을 이룰 수 있다.
본 발명의 다른 실시예로, 비트 라인들(BL)을 형성하는 것은, 제2 하부 절연막(LIL2) 내에 트렌치들을 형성하는 것, 및 상기 트렌치들 내에 도전 물질을 채우는 것을 포함할 수 있다.
비트 라인들(BL) 및 제2 하부 절연막(LIL2) 상에 몰드막(MOL)이 형성될 수 있다. 몰드막(MOL) 상에 패터닝 공정을 수행하여, 복수개의 트렌치들(TR)이 형성될 수 있다. 트렌치들(TR)은 제2 방향(D2)으로 연장될 수 있다. 트렌치들(TR)은 제1 방향(D1)을 따라 배열될 수 있다. 트렌치(TR)는 비트 라인(BL)의 일 부분을 노출할 수 있다.
몰드막(MOL)은 제2 하부 절연막(LIL2)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 예를 들어, 몰드막(MOL)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막으로 형성될 수 있다.
도 4 및 도 7a 내지 도 7c를 참조하면, 몰드막(MOL) 상에 활성막(ACL)을 콘포멀하게 형성할 수 있다. 활성막(ACL)은 트렌치(TR)의 내측벽을 덮을 수 있다. 활성막(ACL)은 트렌치(TR)에 의해 노출된 비트 라인(BL)의 일 부분과 접촉할 수 있다.
활성막(ACL)은 물리적 기상 증착(PVD), 열적 화학기상증착(thermal CVD), 저압 화학기상증착(LP-CVD), 플라즈마 강화 화학기상증착(PE-CVD) 및 원자층증착(ALD) 중 적어도 하나를 이용하여 형성될 수 있다. 활성막(ACL)은 산화물 반도체 및 이차원 물질 중 적어도 하나를 포함할 수 있다. 일 예로, 활성막(ACL)은 InGaZnO, InGaSiO, InSnZnO, InZnO, ZnO, ZnSnO, ZnON, ZrZnSnO, SnO, HfInZnO, GaZnSnO, AlZnSnO, YbGaZnO 및 InGaO로 이루어진 군에서 선택된 적어도 하나의 비정질 산화물 반도체를 포함할 수 있다.
활성막(ACL) 상에 트렌치들(TR)을 채우는 희생막(SFL)이 형성될 수 있다. 희생막(SFL)은 몰드막(MOL)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 일 예로, 희생막(SFL)은 에스오지(SOG: Spin On Glass) 기술을 이용하여 형성되는 절연성 물질들 및 실리콘 산화막 중 어느 하나를 포함할 수 있다.
도 4 및 도 8a 내지 도 8c를 참조하면, 몰드막(MOL)의 상면이 노출될 때까지 희생막(SFL) 및 활성막(ACL) 상에 평탄화 공정이 수행될 수 있다. 평탄화된 희생막(SFL) 및 활성막(ACL) 상에 마스크 패턴들(MP)이 형성될 수 있다.
마스크 패턴들(MP)은 제1 방향(D1)으로 서로 평행하게 연장될 수 있다. 마스크 패턴들(MP)은 제2 방향(D2)을 따라 배열될 수 있다. 평면적 관점에서, 각각의 마스크 패턴들(MP)은 서로 인접하는 비트 라인들(BL) 사이에 위치할 수 있다.
마스크 패턴(MP)을 식각 마스크로 희생막(SFL) 및 활성막(ACL)을 선택적으로 식각할 수 있다. 이로써 비트 라인들(BL) 사이의 제2 하부 절연막(LIL2)을 노출하는 개구부들(OP)이 형성될 수 있다 (도 8c 참조).
상기 식각 공정에 의해 및 하나의 활성막(ACL)이 복수개의 예비 활성 필라들(AP)로 노드 분리될 수 있다. 서로 인접하는 예비 활성 필라들(AP)은 개구부(OP)에 의해 제2 방향(D2)으로 서로 이격될 수 있다.
도 4 및 도 9a 내지 도 9c를 참조하면, 마스크 패턴들(MP)이 선택적으로 제거될 수 있다. 마스크 패턴들(MP)이 제거됨으로써 노출되는 희생막(SFL)을 선택적으로 제거할 수 있다. 이에 따라 트렌치(TR) 내의 예비 활성 필라들(AP)이 노출될 수 있다.
예비 활성 필라들(AP) 상에 게이트 절연막(GIL) 및 게이트 도전막(CDL)이 순차적으로 형성될 수 있다. 게이트 절연막(GIL) 및 게이트 도전막(CDL)은 물리적 기상 증착(PVD), 열적 화학기상증착(thermal CVD), 저압 화학기상증착(LP-CVD), 플라즈마 강화 화학기상증착(PE-CVD) 및 원자층 증착(ALD) 중 적어도 하나를 이용하여 형성될 수 있다.
게이트 절연막(GIL) 및 게이트 도전막(CDL)의 두께의 합은 트렌치(TR)의 폭의 절반보다 작을 수 있다. 즉 게이트 도전막(CDL)은 트렌치(TR)를 완전히 채우지 못하고 부분적으로 채울 수 있다.
도 4 및 도 10a 내지 도 10c를 참조하면, 게이트 도전막(CDL)에 대한 이방성 식각 공정을 수행하여, 트렌치(TR) 내에 서로 분리된 한 쌍의 제1 및 제2 워드 라인들(WL1, WL2)이 형성될 수 있다.
제1 및 제2 워드 라인들(WL1, WL2)에 노출된 게이트 절연막(GIL) 및 예비 활성 필라들(AP)에 대한 이방성 식각 공정이 수행될 수 있다. 이에 따라, 트렌치(TR) 내에 서로 분리된 한 쌍의 제1 및 제2 활성 필라들(ACP1, ACP2)이 형성될 수 있다. 트렌치(TR) 내에 서로 분리된 한 쌍의 제1 및 제2 게이트 절연막들(GI1, GI2)이 형성될 수 있다. 트렌치(TR) 내에서 비트 라인들(BL)의 일 부분이 노출될 수 있다 (도 10a 참조).
제1 및 제2 활성 필라들(ACP1, ACP2) 각각은, 비트 라인(BL)과 접촉하는 수평부(HP1, HP2) 및 수평부(HP1, HP2)로부터 수직하게 연장되는 수직부(VP1, VP2)를 포함할 수 있다. 제1 및 제2 활성 필라들(ACP1, ACP2)의 수평부들(HP1, HP2)의 측벽들(EN1, EN2)은 제1 및 제2 워드 라인들(WL1, WL2)의 측벽들에 수직적으로 정렬될 수 있다.
제1 및 제2 활성 필라들(ACP1, ACP2)을 형성한 후, 서로 인접하는 제1 및 제2 워드 라인들(WL1, WL2) 사이에 제1 절연막(IDL1)이 형성될 수 있다. 제1 절연막(IDL1)을 형성하는 것은, 제1 및 제2 워드 라인들(WL1, WL2) 사이를 채우는 절연막을 증착하는 것, 및 제1 및 제2 워드 라인들(WL1, WL2)의 상면들이 노출되도록 상기 절연막을 리세스하는 것을 포함할 수 있다.
제1 절연막(IDL1)을 형성하는 것은, 제1 절연막(IDL1)의 하부에 제1 에어갭(AG1)을 형성하는 것을 더 포함할 수 있다. 제1 절연막(IDL1)에 대한 증착 공정의 스텝 커버리지 특성을 제어함으로써, 제1 절연막(IDL1)의 하부에 선택적으로 제1 에어갭(AG1)을 형성할 수 있다. 본 실시예에 따르면, 제1 에어갭(AG1)은 서로 마주보는 제1 및 제2 수평부들(HP1, HP2)의 제1 및 제2 측벽들(EN1, EN2) 사이에 형성될 수 있다.
도 4 및 도 11a 내지 도 11c를 참조하면, 제1 절연막(IDL1) 상에 제1 및 제2 워드 라인들(WL1, WL2)의 상면들을 덮는 게이트 캐핑 패턴(GP)이 형성될 수 있다. 게이트 캐핑 패턴(GP)을 형성한 후, 몰드막(MOL)을 선택적으로 제거하는 공정이 수행될 수 있다. 몰드막(MOL)이 제거됨으로써, 제1 및 제2 활성 필라들(ACP1, ACP2) 사이에서 비트 라인들의 상면들이 노출될 수 있다. 몰드막(MOL)이 제거됨으로써, 제1 및 제2 활성 필라들(ACP1, ACP2)의 수직부들(VP1, VP2)이 노출될 수 있다.
제1 및 제2 활성 필라들(ACP1, ACP2)의 수직부들(VP1, VP2) 사이를 채우는 제2 절연막(ILD2)이 형성될 수 있다. 제2 절연막(IDL2)을 형성하는 것은, 제1 및 제2 활성 필라들(ACP1, ACP2)의 수직부들(VP1, VP2) 사이를 채우는 절연막을 증착하는 것, 및 수직부들(VP1, VP2)의 상면들이 노출되도록 상기 절연막을 리세스하는 것을 포함할 수 있다.
제2 절연막(IDL2)을 형성하는 것은, 제2 절연막(IDL2)의 내부에 제2 에어갭(AG2)을 형성하는 것을 더 포함할 수 있다. 제2 절연막(IDL2)에 대한 증착 공정의 스텝 커버리지 특성을 제어함으로써, 제2 절연막(IDL2)의 내부에 선택적으로 제2 에어갭(AG2)을 형성할 수 있다. 본 실시예에 따르면, 제2 에어갭(AG2)은 제1 에어갭(AG1)보다 높은 레벨에 위치할 수 있다. 제2 에어갭(AG2)은 제1 에어갭(AG1)보다 클 수 있다. 제2 에어갭(AG2)은 제2 절연막(IDL2)의 유전 상수를 낮출 수 있다.
도 4 및 도 5a 내지 도 5c를 다시 참조하면, 제1 및 제2 활성 필라들(ACP1, ACP2) 상에 랜딩 패드들(LP)이 각각 형성될 수 있다. 랜딩 패드(LP)의 하부는 활성 필라(ACP)의 수직부(VP)의 상면과 접촉하도록 형성될 수 있다. 랜딩 패드(LP)는 그와 접속하는 활성 필라(ACP)로부터 오프셋되도록 형성될 수 있다.
랜딩 패드들(LP)을 형성하는 것은, 금속막으로부터 랜딩 패드들(LP)을 정의하는 절연 패턴(INP)을 형성하는 것을 포함할 수 있다. 랜딩 패드들(LP) 상에 데이터 저장 패턴들(DSP)이 각각 형성될 수 있다.
본 발명의 일 실시예로, 데이터 저장 패턴(DSP)을 형성하는 것은, 랜딩 패드(LP) 상에 제3 방향(D3)으로 연장되는 하부 전극을 형성하는 것, 상기 하부 전극 상에 캐패시터 유전막을 형성하는 것, 및 상기 캐패시터 유전막 상에 상부 전극을 형성하는 것을 포함할 수 있다.
이하 본 발명의 다양한 실시예들에 대해 설명한다. 후술할 본 발명의 실시예들에서는, 앞서 도 4 및 도 5a 내지 도 5c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 12 내지 도 15 각각은 본 발명의 다른 실시예에 따른 반도체 메모리 소자를 설명하기 위한 것으로, 도 4의 A-A'선에 따른 단면도이다.
도 12를 참조하면, 제1 에어갭(AG1)은 제1 절연막(ILD1) 내의 제1 내지 제4 위치들(POA1-POA4) 중 적어도 하나에 형성될 수 있다. 제1 위치(POA1)는 제1 및 제2 수평부들(HP1, HP2)의 제1 및 제2 측벽들(EN1, EN2) 사이에 개재될 수 있다. 예를 들어 도 5a에 나타난 제1 에어갭(AG1)은, 제1 절연막(ILD1)의 제1 위치(POA1)에 에어갭이 형성된 일 예이다.
제2 위치(POA2)는, 제1 및 제2 워드 라인들(WL1, WL2) 사이에 개재된 제1 절연막(ILD1)의 하부일 수 있다. 제3 위치(POA3)는, 제1 및 제2 워드 라인들(WL1, WL2) 사이에 개재된 제1 절연막(ILD1)의 중간부일 수 있다. 제4 위치(POA4)는, 제1 및 제2 워드 라인들(WL1, WL2) 사이에 개재된 제1 절연막(ILD1)의 상부일 수 있다.
일 실시예로, 제1 에어갭(AG1)은 제1 내지 제4 위치들(POA1-POA4) 중 어느 하나의 위치에 형성될 수 있다. 다른 실시예로, 제1 에어갭(AG1)은 제1 내지 제4 위치들(POA1-POA4) 중 적어도 두 개의 위치들에 형성될 수 있다.
제2 에어갭(AG2)은 제2 절연막(ILD2) 내의 제1 내지 제3 위치들(POB1-POB3) 중 적어도 하나에 형성될 수 있다. 제1 위치(POB1)는, 제1 및 제2 활성 필라들(ACP1, ACP2) 사이에 개재된 제2 절연막(ILD2)의 하부일 수 있다. 제2 위치(POB2)는, 제1 및 제2 활성 필라들(ACP1, ACP2) 사이에 개재된 제2 절연막(ILD2)의 중간부일 수 있다. 제3 위치(POB3)는, 제1 및 제2 활성 필라들(ACP1, ACP2) 사이에 개재된 제2 절연막(ILD2)의 상부일 수 있다.
예를 들어 도 5a에 나타난 제2 에어갭(AG2)은, 제2 절연막(ILD2)의 제2 위치(POB2)에 에어갭이 형성된 일 예이다. 일 실시예로, 제2 에어갭(AG2)은 제1 내지 제3 위치들(POB1-POB3) 중 어느 하나의 위치에 형성될 수 있다. 다른 실시예로, 제2 에어갭(AG2)은 제1 내지 제3 위치들(POB1-POB3) 중 적어도 두 개의 위치들에 형성될 수 있다.
도 13을 참조하면, 워드 라인들(WL1, WL2)을 사이에 두고 서로 인접하는 제1 및 제2 활성 필라들(ACP1, ACP2)은, 서로 분리되지 않고 서로 연결될 수 있다. 구체적으로, 제1 활성 필라(ACP1)의 제1 수평부(HP1)와 제2 활성 필라(ACP2)의 제2 수평부(HP2)는 서로 연결될 수 있다. 제1 에어갭(AG1)은 도 12의 제2 내지 제4 위치들(POA2, POA3, POA4) 중 어느 하나에 제공될 수 있다.
도 14를 참조하면, 반도체 메모리 소자는 기판(SUB) 상의 주변 회로 구조체(PS) 및 주변 회로 구조체(PS) 상의 셀 어레이 구조체(CS)를 포함할 수 있다. 기판(SUB)은 예를 들어, 단결정 실리콘 기판일 수 있다.
주변 회로 구조체(PS)는 기판(SUB)과 제1 하부 절연막(LIL1) 사이에 배치될 수 있다. 주변 회로 구조체(PS)는 기판(SUB) 상에 제공된 코어 및 주변 회로들(SA), 코어 및 주변 회로들(SA)을 덮는 주변회로 절연막, 및 주변회로 절연막 내에 배치되는 주변 금속 구조체들(PCL)을 포함할 수 있다.
코어 및 주변 회로들(SA)은, 도 1을 참조하여 설명한 로우 및 칼럼 디코더들(도 1의 2, 4), 센스 앰프(도 1의 3), 제어 로직(도 1의 5) 등을 포함할 수 있다. 일 예로, 코어 및 주변 회로들(SA)은 기판(SUB) 상의 NMOS 트랜지스터들 및 PMOS 트랜지스터들을 포함할 수 있다. 주변 금속 구조체들(PCL)은 복수개의 금속 패턴들 및 금속 패턴들을 연결하는 금속 플러그들을 포함할 수 있다.
코어 및 주변 회로들(SA)은 주변 금속 구조체들(PCL)을 통해 비트 라인들(BL)과 전기적으로 연결될 수 있다. 즉, 센스 앰프들이 비트 라인들(BL)에 전기적으로 연결될 수 있으며, 각 센스 앰프는 한 쌍의 비트 라인들(BL)에서 감지되는 전압 레벨의 차이를 증폭 및 출력할 수 있다.
셀 어레이 구조체(CS)는, 앞서 설명한 실시예들과 같이, 수직 채널 트랜지스터(vertical channel transistor, VCT)를 포함하는 메모리 셀들을 포함할 수 있다. 셀 어레이 구조체(CS)의 비트 라인들(BL)은 주변 회로 구조체(PS)와 인접하게 배치될 수 있다. 비트 라인들(BL)이 주변 회로 구조체(PS)와 인접하게 배치되므로, 비트 라인들(BL)과 코어 및 주변 회로들(SA) 사이의 전기적 연결 경로가 감소될 수 있다.
도 15를 참조하면, 반도체 메모리 소자는 최상층에 하부 금속 패드들(LBM)을 포함하는 셀 어레이 구조체(CS) 및 최상층에 상부 금속 패드들(UBM)을 포함하는 주변 회로 구조체(PS)를 포함할 수 있다. 여기서, 셀 어레이 구조체(CS)의 제1 금속 패드들(LMP)과 주변 회로 구조체(PS)의 제2 금속 패드들(UMP)은 본딩 방식에 의해 전기적으로 및 물리적으로 서로 연결될 수 있다. 제1 및 제2 금속 패드들(LMP, UMP)은 금속 물질, 예를 들어, 구리(Cu)를 포함할 수 있다.
셀 어레이 구조체(CS)는 제2 기판(SUB2) 상에 제공될 수 있다. 셀 어레이 구조체(CS)의 최상부에는 상부 배선들(UIL)이 제공될 수 있다. 상부 배선들(UIL)은 셀 어레이 구조체(CS)의 워드 라인들(WL) 및 비트 라인들(BL)과 전기적으로 연결될 수 있다. 상부 배선들(UIL) 상에 하부 금속 패드들(LBM)이 제공될 수 있다.
주변 회로 구조체(PS)는 제1 기판(SUB1) 상에 제공된 코어 및 주변 회로들(SA), 코어 및 주변 회로들(SA)을 덮는 주변회로 절연막, 및 주변회로 절연막 내에 배치되는 주변 금속 구조체들(PCL)을 포함할 수 있다. 상부 금속 패드들(UBM)은 주변 금속 구조체들(PCL)에 연결될 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자는 제2 기판(SUB2) 상에 메모리 셀들을 포함하는 셀 어레이 구조체(CS)를 형성하고, 제1 기판(SUB1) 상에 코어 및 주변 회로들을 포함하는 주변 회로 구조체(PS)를 형성한 후, 제1 기판(SUB1)과 제2 기판(SUB2)을 본딩(bonding) 방식으로 서로 연결하여 형성될 수 있다. 다시 말해, 셀 어레이 구조체(CS)의 하부 금속 패드들(LBM)과 주변 회로 구조체(PS)의 상부 금속 패드들(UBM)은 본딩 방식에 의해 전기적으로 및 물리적으로 서로 연결될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판 상의 비트 라인, 상기 비트 라인은 제1 방향으로 연장되고;
    상기 비트 라인 상에 제공된 제1 활성 필라 및 제2 활성 필라, 상기 제1 활성 필라는 상기 비트 라인에 접속하는 제1 수평부 및 상기 제1 수평부로부터 수직하게 연장되는 제1 수직부를 포함하고, 상기 제2 활성 필라는 상기 비트 라인에 접속하는 제2 수평부 및 상기 제2 수평부로부터 수직하게 연장되는 제2 수직부를 포함하며;
    상기 제1 활성 필라의 상기 제1 수평부 상의 제1 워드 라인 및 상기 제2 활성 필라의 상기 제2 수평부 상의 제2 워드 라인, 상기 제1 및 제2 워드 라인들은 상기 제1 방향에 교차하는 제2 방향으로 연장되고; 및
    상기 제1 및 제2 워드 라인들 사이에 개재된 제1 절연막을 포함하되,
    상기 제1 수평부의 제1 측벽과 상기 제2 수평부의 제2 측벽은 서로 마주보고,
    상기 제1 절연막은, 상기 제1 측벽과 상기 제2 측벽 사이의 제1 에어갭을 포함하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 제1 및 제2 활성 필라들은 서로 대칭되도록 배치되는 반도체 메모리 소자.
  3. 제1항에 있어서,
    상기 제1 및 제2 활성 필라들은 InGaZnO, InGaSiO, InSnZnO, InZnO, ZnO, ZnSnO, ZnON, ZrZnSnO, SnO, HfInZnO, GaZnSnO, AlZnSnO, YbGaZnO 및 InGaO로 이루어진 군에서 선택된 적어도 하나의 비정질 산화물 반도체를 포함하는 반도체 메모리 소자.
  4. 제1항에 있어서,
    상기 비트 라인 상에 제공된 제3 활성 필라; 및
    상기 제2 활성 필라와 상기 제3 활성 필라 사이의 제2 절연막을 더 포함하되,
    상기 제2 절연막은 제2 에어갭을 더 포함하는 반도체 메모리 소자.
  5. 제4항에 있어서,
    상기 제1 및 제2 워드 라인들 사이의 제1 간격은, 상기 제2 활성 필라와 상기 제3 활성 필라 사이의 제2 간격보다 작은 반도체 메모리 소자.
  6. 제4항에 있어서,
    상기 제2 에어갭은 상기 제1 에어갭보다 높이 위치하는 반도체 메모리 소자.
  7. 제4항에 있어서,
    상기 제2 에어갭은 상기 제1 에어갭보다 큰 반도체 메모리 소자.
  8. 제1항에 있어서,
    상기 제1 및 제2 수직부들 상에 각각 제공된 랜딩 패드들; 및
    상기 랜딩 패드들 상에 각각 제공된 데이터 저장 패턴들을 더 포함하는 반도체 메모리 소자.
  9. 제8항에 있어서,
    상기 데이터 저장 패턴들 각각은 캐패시터를 포함하는 반도체 메모리 소자.
  10. 제1항에 있어서,
    상기 기판 상에 제공된 주변 회로들을 포함하는 주변 회로 구조체를 더 포함하되,
    상기 주변 회로 구조체는 상기 비트 라인 아래에 제공되는 반도체 메모리 소자.
  11. 기판 상의 비트 라인, 상기 비트 라인은 제1 방향으로 연장되고;
    상기 비트 라인 상에 제공된 제1 활성 필라들 및 제2 활성 필라들, 상기 제1 및 제2 활성 필라들은 상기 제1 방향을 따라 서로 교번적으로 배치되고, 상기 제1 및 제2 활성 필라들 각각은 상기 비트 라인에 접속하는 수평부 및 상기 수평부로부터 수직하게 연장되는 수직부를 포함하며;
    상기 제1 활성 필라들의 상기 수평부들 상에 각각 제공된 제1 워드 라인들;
    상기 제2 활성 필라들의 상기 수평부들 상에 각각 제공된 제2 워드 라인들, 상기 제1 및 제2 워드 라인들은 상기 제1 방향에 교차하는 제2 방향으로 연장되고;
    서로 인접하는 상기 제1 워드 라인과 상기 제2 워드 라인 사이의 제1 절연막; 및
    서로 인접하는 상기 제1 활성 필라의 상기 수직부와 상기 제2 활성 필라의 상기 수직부 사이의 제2 절연막을 포함하되,
    상기 제1 절연막은 제1 에어갭을 포함하고,
    상기 제2 절연막은 제2 에어갭을 포함하며,
    상기 제2 에어갭은 상기 제1 에어갭보다 높이 위치하는 반도체 메모리 소자.
  12. 제11항에 있어서,
    상기 제1 에어갭은, 서로 마주보는 상기 제1 활성 필라의 상기 수평부와 상기 제2 활성 필라의 상기 수평부 사이에 개재되는 반도체 메모리 소자.
  13. 제11항에 있어서,
    상기 제2 에어갭은 상기 제1 에어갭보다 큰 반도체 메모리 소자.
  14. 제11항에 있어서,
    상기 제1 및 제2 활성 필라들의 상기 수직부들 상에 각각 제공된 랜딩 패드들; 및
    상기 랜딩 패드들 상에 각각 제공된 데이터 저장 패턴들을 더 포함하는 반도체 메모리 소자.
  15. 제14항에 있어서,
    상기 랜딩 패드들 각각은, 그와 연결된 상기 수직부로부터 수평적으로 오프셋되는 반도체 메모리 소자.
  16. 기판 상에 제공된 주변 회로들을 포함하는 주변 회로 구조체;
    상기 주변 회로 구조체 상에서 제1 방향으로 연장되는 비트 라인;
    상기 비트 라인 상에 제공된 제1 활성 필라 및 제2 활성 필라, 상기 제1 활성 필라는 상기 비트 라인에 접속하는 제1 수평부 및 상기 제1 수평부로부터 수직하게 연장되는 제1 수직부를 포함하고, 상기 제2 활성 필라는 상기 비트 라인에 접속하는 제2 수평부 및 상기 제2 수평부로부터 수직하게 연장되는 제2 수직부를 포함하며;
    상기 제1 활성 필라의 상기 제1 수평부 상의 제1 워드 라인 및 상기 제2 활성 필라의 상기 제2 수평부 상의 제2 워드 라인, 상기 제1 및 제2 워드 라인들은 상기 제1 방향에 교차하는 제2 방향으로 연장되고;
    상기 제1 활성 필라와 상기 제1 워드 라인 사이의 제1 게이트 절연막 및 상기 제2 활성 필라와 상기 제2 워드 라인 사이의 제2 게이트 절연막;
    상기 제1 및 제2 워드 라인들 사이에 개재된 제1 절연막;
    상기 제1 및 제2 워드 라인들의 상면들 및 상기 제1 절연막의 상면 상의 게이트 캐핑 패턴;
    상기 제1 및 제2 활성 필라들 상에 각각 제공된 랜딩 패드들; 및
    상기 랜딩 패드들 상에 각각 제공된 복수개의 데이터 저장 패턴들을 포함하되,
    상기 제1 절연막은 적어도 하나의 에어갭을 포함하는 반도체 메모리 소자.
  17. 제16항에 있어서,
    상기 제1 수평부의 제1 측벽과 상기 제2 수평부의 제2 측벽은 서로 마주보고,
    상기 에어갭은, 상기 제1 측벽과 상기 제2 측벽 사이의 제1 에어갭을 포함하는 반도체 메모리 소자.
  18. 제17항에 있어서,
    상기 에어갭은 상기 제1 에어갭 위의 제2 에어갭을 더 포함하는 반도체 메모리 소자.
  19. 제17항에 있어서,
    상기 제1 측벽은 상기 제1 워드 라인의 측벽과 수직적으로 정렬되고,
    상기 제2 측벽은 상기 제2 워드 라인의 측벽과 수직적으로 정렬되는 반도체 메모리 소자.
  20. 제16항에 있어서,
    상기 제1 및 제2 활성 필라들은 InGaZnO, InGaSiO, InSnZnO, InZnO, ZnO, ZnSnO, ZnON, ZrZnSnO, SnO, HfInZnO, GaZnSnO, AlZnSnO, YbGaZnO 및 InGaO로 이루어진 군에서 선택된 적어도 하나의 비정질 산화물 반도체를 포함하는 반도체 메모리 소자.
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