KR101493047B1 - 반도체소자 및 그 제조방법 - Google Patents
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Abstract
반도체소자 및 그 제조방법을 제공한다. 이 반도체 소자는 반도체기판 상에 차례로 적층된 제1 유전 패턴, 정보 저장 패턴 및 제2 유전 패턴을 포함한다. 상기 제2 유전 패턴 상에 제1 도전 패턴이 제공된다. 상기 제1 도전 패턴 상에 상기 제1 도전 패턴보다 큰 폭을 갖는 제2 도전 패턴이 제공된다.
Description
본 발명은 반도체소자에 관한 것으로, 특히 서로 다른 폭을 갖는 도전성 패턴들을 구비하는 게이트 구조체를 포함하는 반도체소자 및 그 제조방법을 제공한다.
반도체 소자는 디램 소자와 같은 휘발성 메모리 소자 및 플래쉬 메모리 소자와 같은 비휘발성 메모리 소자를 포함할 수 있다. 플래쉬 메모리 소자는 전원이 차단될지라도 플래쉬 기억 셀들 내에 저장된 데이터들이 유지되는 특징을 갖는다.
본 발명이 이루고자 하는 과제는 서로 다른 폭을 갖는 도전성 패턴들을 구비하는 게이트 구조체를 포함하는 반도체소자 및 그 제조방법을 제공하는데 있다.
본 발명의 일 양태에 따르면, 서로 다른 폭을 갖는 도전 패턴들을 구비하는 반도체소자를 제공한다. 이 반도체 소자는 반도체기판 상에 차례로 적층된 제1 유전 패턴, 정보 저장 패턴 및 제2 유전 패턴을 포함한다. 상기 제2 유전 패턴 상에 제1 도전 패턴이 제공된다. 상기 제1 도전 패턴 상에 상기 제1 도전 패턴보다 큰 폭을 갖는 제2 도전 패턴이 제공된다.
본 발명의 몇몇 실시예에서, 상기 제2 유전 패턴은 상기 제1 도전 패턴보다 큰 폭을 가질 수 있다.
다른 실시예에서, 상기 제1 및 제2 도전 패턴들은 서로 다른 도전성 물질막을 포함할 수 있다.
또 다른 실시예에서, 상기 제2 도전 패턴 및 상기 제2 유전 패턴의 측벽들은 수직 정렬될 수 있다.
또 다른 실시예에서, 상기 제2 유전 패턴은 상기 제2 도전 패턴 보다 큰 폭을 가질 수 있다.
또 다른 실시예에서, 상기 정보 저장 패턴은 비휘발성 메모리 소자의 차지 트랩층일 수 있다.
또 다른 실시예에서, 상기 제1 및 제2 도전 패턴들은 게이트 전극을 구성할 수 있다.
또 다른 실시예에서, 상기 제2 도전 패턴은 상기 제1 도전 패턴보다 두꺼울 수 있다.
본 발명의 다른 양태에 따르면, 반도체소자의 제조방법을 제공한다. 이 방법은 반도체기판 상에 차례로 적층된 제1 유전막, 정보 저장막 및 제2 유전막을 형성하는 것을 포함한다. 상기 제2 유전막 상에 차례로 적층된 제1 도전막 및 제2 도전막을 형성한다. 상기 정보 저장막, 상기 제2 유전막, 및 상기 제1 및 제2 도전막들을 패터닝하여, 차례로 적층된 정보 저장 패턴, 제2 유전 패턴, 제1 예비 도전 패턴 및 제2 도전 패턴을 형성한다. 산화 공정 또는 식각 공정을 이용하여 상기 제1 예비 도전 패턴의 폭을 감소시키어 상기 제2 도전 패턴보다 작은 폭을 갖는 제1 도전 패턴을 형성한다.
본 발명의 또 다른 양태에 따르면, 서로 다른 폭의 도전 패턴들을 갖는 반도체소자의 제조방법을 제공한다. 이 방법은 반도체기판 상에 차례로 적층된 제1 유전막, 정보 저장막 및 제2 유전막을 형성하는 것을 포함한다. 상기 제2 유전막 상에 차례로 적층된 제1 도전막 및 제2 도전막을 형성한다. 상기 제1 및 제2 도전막들을 패터닝하여, 차례로 적층된 제1 예비 도전 패턴 및 제2 도전 패턴을 형성한다. 산화 공정 또는 식각 공정을 이용하여 상기 제1 예비 도전 패턴의 폭을 감소시키어 상기 제2 도전 패턴보다 작은 폭을 갖는 제1 도전 패턴을 형성한다. 상기 제2 도전 패턴을 식각 마스크로 이용하여 상기 제2 유전막 및 상기 정보 저장막을 식각 하여, 차례로 적층된 정보 저장 패턴 및 제2 유전 패턴을 형성하는 것을 포함하되, 상기 제2 유전 패턴은 상기 제1 도전 패턴보다 큰 폭을 갖는다.
본 발명의 몇몇 실시예에서, 상기 제2 유전막 및 상기 정보 저장막을 식각하기 전에, 상기 제1 및 제2 도전 패턴들의 측벽들 상에 절연성 스페이서를 형성하는 것을 더 포함하되, 상기 절연성 스페이서는, 상기 제2 유전막 및 상기 정보 저장막을 식각하는 동안에, 식각 마스크로 이용될 수 있다.
본 발명의 실시예들에 따르면, 차례로 적층된 정보 저장 패턴, 블로킹 유전 패턴, 제1 도전 패턴 및 제2 도전 패턴을 제공할 수 있다. 상기 제1 도전 패턴은 상기 제2 도전 패턴 및 상기 블로킹 유전 패턴보다 작은 폭을 갖도록 제공될 수 있다. 따라서, 플래쉬 메모리 소자의 지우기 동작 시에, 제1 도전 패턴의 엣지(edge)에서의 전기장에 의한 전자 백-터널링(electron back-tunneling) 현상을 감소시킬 수 있기 때문에, 플래쉬 메모리 소자의 지우기 동작 특성을 향상시킬 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 " 상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체소자를 나타낸 단면도들이고, 도 2는 본 발명의 다른 실시예에 따른 반도체소자를 나타낸 단면도이고, 도 3a 내지 도 3c는 본 발명의 또 다른 실시예에 따른 반도체소자를 나타낸 단면도들이고, 도 4a 및 도 4b는 본 발명의 또 다른 실시예에 따른 반도체소자를 나타낸 단면도들이다.
우선, 도 1c를 참조하여 본 발명의 실시예들에 따른 반도체소자의 구조를 설명하기로 한다.
도 1c를 참조하면, 필드영역 및 활성영역을 갖는 기판(1)을 준비할 수 있다. 상기 기판(1)은 실리콘 등과 같은 반도체 물질을 이용하여 형성한 반도체 웨이퍼 일 수 있다. 예를 들어, 상기 기판(1)은 단결정 반도체 기판 또는 단결정 반도체 바디층을 갖는 에스오아이(SOI; Silicon On Insulator) 기판일 수 있다. 상기 단결정 반도체 기판 또는 상기 단결정 반도체 바디층은 실리콘층, 저마늄층 또는 실리콘 저마늄층 등을 포함할 수 있다. 상기 반도체기판(1)의 상기 활성영역은 상기 필드영역에 형성된 소자분리 영역에 의해 정의될 수 있다. 상기 소자분리 영역은 STI(shallow trench isolation) 공정에 의해 형성된 소자분리막일 수 있다.
상기 기판(1) 상에 차례로 적층된 제1 유전 패턴(5a), 정보 저장 패턴(10a) 및 제2 유전 패턴(15a)이 제공될 수 있다.
상기 제1 유전 패턴(5a)은 터널 유전막일 수 있다. 여기서, 상기 터널 유전막은 실리콘산화막, 실리콘산질화막(SiON layer), 질소 도핑된 실리콘산화막(nitrogen doped Si oxide layer) 및 고유전막 그룹(high-k dielectric group)으로 구성된 일군에서 선택된 적어도 하나를 포함할 수 있다. 상기 고유전막은 알루미늄 산화막 (AlO layer), 지르코늄 산화막(ZrO layer), 하프늄 산화막(HfO layer) 및 란타늄 산화막(LaO layer) 등과 같이 실리콘 산화막보다 높은 유전 상수를 갖는 유전막을 포함할 수 있다.
상기 정보 저장 패턴(10a)은 플래쉬 등과 같은 비휘발성 메모리 소자의 정보 저장 영역일 수 있다. 상기 정보 저장 패턴(10a)은 전하를 저장할 수 있는 트랩들을 갖는 막일 수 있다. 즉, 상기 정보 저장 패턴(10a)은 플래쉬 메모리 소자의 차지 트랩층일 수 있다. 예를 들어, 상기 정보 저장 패턴(10a)은, 소자의 동작 조건에 따라, 상기 반도체기판(1)으로부터 상기 제1 유전 패턴(5a)을 통하여 주입된 전자를 트랩하여 보유(retention) 하거나, 트랩된 전자를 소거할 수 있는 물질로 이루어질 수 있다.
상기 정보 저장 패턴(10a)은 실리콘산질화막(SiON), 실리콘질화막 및 고유전막 그룹으로 구성된 일군에서 선택된 적어도 하나를 포함할 수 있다. 한편, 상기 정보 저장 패턴(10a)은 실리콘 퀀텀 돗(silicon quantum do), 저마늄 퀀텀 돗(germanium quantum dot), 금속 퀀텀 돗(metal quantum dot) 및 나노 크리스탈 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 나노 크리스탈은 텅스텐(W), 타이타늄(Ti), 탄탈륨(Ta), 구리(Cu), 몰리브덴(Mo) 및 니켈(Ni)로 이루어진 일군에서 선택된 하나이거나, 이들의 질화물 중 하나일 수 있다. 또한, 상기 나노 크리스탈은 지르코늄(Zr), 하프늄(Hf), 이트륨(Y), 알루미늄(A) 중세서 선택된 적어도 하나의 산화물 나노크리스탈일 수 있다. 또한, 상기 나노 크리스탈은 실리콘 나노크리스탈, 저마늄(Ge) 나노크리스탈, 질화실리콘 나노크리스탈, 보론 나노크리스탈 또는 질화보론 나노크리스탈일 수도 있다. 한편, 상기 정보 저장 패턴(10a)은 실리콘막, 저마늄막, 또는 실리콘-저마늄막 등과 같이 전자를 보유할 수 있는 물질막일 수 있다.
상기 제2 유전 패턴(15a)은 블로킹 유전막일 수 있다. 상기 제2 유전 패턴(15a)은 고유전막 그룹으로 구성된 일군에서 선택된 적어도 하나를 포함할 수 있다.
상기 제2 유전 패턴(15a) 상에 차례로 적층된 제1 도전 패턴(20b) 및 제2 도전 패턴(25a)을 포함하는 게이트 구조체가 제공될 수 있다. 상기 제1 도전 패턴(20a)은 금속막, 금속 실리사이드막, 금속질화막, 도우프트 실리콘막, 도우프트 저마늄막 및 도우프트 실리콘-저마늄막 중 적어도 하나를 포함할 수 있다. 상기 제2 도전 패턴(25a)은 금속막, 금속 실리사이드막, 금속질화막, 도우프트 실리콘막, 도우프트 저마늄막 및 도우프트 실리콘-저마늄막 중 적어도 하나를 포함할 수 있다.
상기 제1 및 제2 도전 패턴들(20b, 25a)은 서로 다른 도전성 물질막을 포함할 수 있다. 예를 들어, 상기 제1 및 제2 도전 패턴들(20b, 25a)은 티타늄 막, 탄 탈륨막, 텅스텐막, 니켈 막, 하프늄 막, 니오븀 막, 몰리브덴 막, 이리듐 막, 백금 막, 코발트 막, 크롬 막, 팔라듐 막, 티타늄 질화막, 탄탈륨 질화막, 텅스텐 질화막, 몰리브덴 질화막, 루테늄 산화막(RuO layer), 티타늄 알루미늄 질화막(TiAlN layer), 텅스텐 실리사이드막, 니켈 실리사이드막, 코발트 실리사이드막, 탄탈륨 실리사이드막, 도우프트 실리콘막, 도우프트 저마늄막 및 도우프트 실리콘-저마늄막 등과 같은 도전성 물질 막들 중 선택된 서로 다른 막들을 포함할 수 있다.
몇몇 실시예에서, 동일한 산화 공정 조건에서 상기 제1 도전 패턴(20b)으로부터 성장하는 산화막이 상기 제2 도전 패턴(25a)으로부터 성장하는 산화막보다 두껍게 형성될 수 있도록, 상기 제1 및 제2 도전 패턴들(20b, 25a)의 물질 종류를 선택할 수 있다. 예를 들어, 상기 제1 도전 패턴(20b)을 티타늄막으로 형성하고, 상기 제2 도전 패턴(25a)을 텅스텐막으로 형성할 수 있다. 또는, 상기 제1 도전 패턴(20b)을 폴리 실리콘막으로 형성하고, 상기 제2 도전 패턴(25a)을 금속막으로 형성할 수도 있다.
다른 실시예에서, 상기 제1 도전 패턴(20b)은 상기 제2 도전 패턴(25a)에 대하여 식각 선택비를 갖는 물질막일 수 있다.
한편, 상기 제1 도전 패턴(20b)의 측벽 상에 측벽 절연막(35)이 제공될 수 있다. 상기 측벽 절연막(35)은 상기 제1 도전 패턴(20b)의 측벽으로부터 성장하여 형성된 산화막일 수 있다.
상기 제2 유전 패턴(15a)은 상기 제1 도전 패턴(20b) 보다 큰 폭을 가질 수 있다.
본 실시예에 따른 결과물을 플래쉬 메모리 셀에 이용하는 경우에, 플래쉬 메모리 소자의 지우기 동작 시에, 상기 게이트 구조체의 상기 제1 도전 패턴(20b)의 엣지(edge)에서의 전기장에 의한 전자 백-터널링(electron back-tunneling) 현상을 감소시킬 수 있다. 또한, 상기 반도체기판(1)으로부터의 정공 터널링(hole tunneling)을 증가시킬 수 있다. 따라서, 플래쉬 메모리 소자의 지우기 동작 특성을 향상시킬 수 있다.
상기 제2 도전 패턴(25a)은 상기 제1 도전 패턴(20b) 보다 큰 폭을 가질 수 있다. 그리고, 상기 제2 도전 패턴(25a)의 두께는 상기 제1 도전 패턴(20b)의 두께보다 클 수 있다. 즉, 폭 및/또는 두께를 크게 함으로써, 상기 제2 도전 패턴(25a)의 저항을 감소시킬 수 있다. 그 결과, 반도체소자의 신호 전달 속도를 향상시킬 수 있다.
본 발명은 반도체소자의 구조에 대하여 앞에서 설명한 실시예에 한정되지 않고 다른 형태, 예를 들어 도 4b에 도시된 형태로 구체화될 수도 있다. 도 4b에서의 실시예는 도 1c의 상기 제2 유전 패턴(15a), 상기 제1 도전 패턴(20b) 및 상기 제2 도전 패턴(25a)에 각각 대응하는 제2 유전 패턴(215a), 상기 제1 도전 패턴(220b) 및 상기 제2 도전 패턴(225a)을 포함할 수 있다. 도 1c에서, 상기 제2 유전 패턴(15a) 및 상기 제2 도전 패턴(25a)의 측벽들은 수직 정렬될 수 있다. 즉, 도 1c에서, 상기 제2 유전 패턴(15a)과 상기 제2 도전 패턴(25a)은 실질적으로 동일한 폭을 가질 수 있지만, 이에 한정되지 않고, 도 4b에 도시된 바와 같이, 상기 제2 유전 패턴(215a)은 상기 제2 도전 패턴(225a) 보다 큰 폭을 가질 수 있다.
상기 제1 및 제2 도전 패턴들(220b, 225a)의 측벽들 상에 형성된 절연성 스페이서(235)가 제공될 수 있다.
이하에서, 본 발명의 실시예들에 따른 반도체 소자의 제조 방법들에 대하여 설명하기로 한다.
우선, 도 1a 내지 도 1c를 참조하여, 본 발명의 일 실시예에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 1a를 참조하면, 기판(1)을 준비할 수 있다. 상기 기판(1)은 실리콘 등과 같은 반도체 물질을 이용하여 형성한 반도체 웨이퍼 일 수 있다. 예를 들어, 상기 기판(1)은 단결정 반도체 기판 또는 단결정 반도체 바디층을 갖는 에스오아이(SOI; Silicon On Insulator) 기판일 수 있다. 상기 단결정 반도체 기판 또는 상기 단결정 반도체 바디층은 실리콘층, 저마늄층 또는 실리콘 저마늄층 등을 포함할 수 있다. 상기 기판(1)에 소자분리 영역(미도시)을 형성하여 활성영역을 한정할 수 있다. 상기 소자분리 영역(미도시)은 STI 공정으로 형성할 수 있다.
상기 기판(1) 상에 차례로 적층된 제1 유전막(5), 정보 저장막(10) 및 제2 유전막(15)을 형성할 수 있다.
상기 제1 유전막(5)은 터널 유전막일 수 있다. 여기서, 상기 터널 유전막은 실리콘산화막, 실리콘산질화막(SiON layer), 질소 도핑된 실리콘산화막(nitrogen doped Si oxide layer) 및 고유전막 그룹(high-k dielectric group)으로 구성된 일군에서 선택된 적어도 하나를 포함할 수 있다. 상기 고유전막은 알루미늄 산화막 (AlO layer), 지르코늄 산화막(ZrO layer), 하프늄 산화막(HfO layer) 및 란타늄 산화막(LaO layer) 등과 같이 실리콘 산화막보다 높은 유전 상수를 갖는 유전막을 포함할 수 있다.
상기 정보 저장막(10)은 플래쉬와 같은 비휘발성 메모리 소자의 정보 저장 영역 일 수 있다. 예를 들어, 상기 정보 저장막(10)은 전하를 저장할 수 있는 트랩들을 갖는 막일 수 있다. 상기 정보 저장막(10)은 실리콘산질화막(SiON), 실리콘질화막 및 고유전막 그룹으로 구성된 일군에서 선택된 적어도 하나를 포함할 수 있다. 한편, 상기 정보 저장막(10)은 실리콘 퀀텀 돗(silicon quantum do), 저마늄 퀀텀 돗(germanium quantum dot), 금속 퀀텀 돗(metal quantum dot) 및 나노 크리스탈 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 나노 크리스탈은 텅스텐(W), 타이타늄(Ti), 탄탈륨(Ta), 구리(Cu), 몰리브덴(Mo) 및 니켈(Ni)로 이루어진 일군에서 선택된 하나이거나, 이들의 질화물 중 하나일 수 있다. 또한, 상기 나노 크리스탈은 지르코늄(Zr), 하프늄(Hf), 이트륨(Y), 알루미늄(A) 중세서 선택된 적어도 하나의 산화물 나노크리스탈일 수 있다. 또한, 상기 나노 크리스탈은 실리콘 나노크리스탈, 저마늄(Ge) 나노크리스탈, 질화실리콘 나노크리스탈, 보론 나노크리스탈 또는 질화보론 나노크리스탈일 수도 있다. 한편, 상기 정보 저장막(10)은 실리콘막, 저마늄막, 또는 실리콘-저마늄막 등과 같이 전자를 보유할 수 있는 물질막일 수 있다.
상기 제2 유전막(15)은 블로킹 유전막일 수 있다. 상기 제2 유전막(15)은 고유전막 그룹으로 구성된 일군에서 선택된 적어도 하나를 포함할 수 있다.
상기 제2 유전막(15) 상에 차례로 적층된 제1 도전막(20) 및 제2 도전막(25)을 형성할 수 있다. 상기 제1 도전막(20)은 금속막, 금속 실리사이드막, 금속질화막, 도우프트 실리콘막, 도우프트 저마늄막 및 도우프트 실리콘-저마늄막 중 적어도 하나를 포함할 수 있다. 상기 제2 도전막(25)은 금속막, 금속 실리사이드막, 금속질화막, 도우프트 실리콘막, 도우프트 저마늄막 및 도우프트 실리콘-저마늄막 중 적어도 하나를 포함할 수 있다. 상기 제1 및 제2 도전막들(20, 25)은 서로 다른 도전성 물질막으로 형성할 수 있다. 예를 들어, 상기 제1 및 제2 도전막들(20, 25)은 티타늄 막, 탄탈륨막, 텅스텐막, 니켈 막, 하프늄 막, 니오븀 막, 몰리브덴 막, 이리듐 막, 백금 막, 코발트 막, 크롬 막, 팔라듐 막, 티타늄 질화막, 탄탈륨 질화막, 텅스텐 질화막, 몰리브덴 질화막, 루테늄 산화막(RuO layer), 티타늄 알루미늄 질화막(TiAlN layer), 텅스텐 실리사이드막, 니켈 실리사이드막, 코발트 실리사이드막, 탄탈륨 실리사이드막, 도우프트 실리콘막, 도우프트 저마늄막 및 도우프트 실리콘-저마늄막 등과 같은 도전성 물질 막들 중 선택된 서로 다른 막들로 형성할 수 있다.
동일한 산화 공정 조건에서, 상기 제1 도전막(20)으로부터 성장하는 산화막이 상기 제2 도전막(25)으로부터 성장하는 산화막보다 두껍게 형성되도록, 상기 제1 및 제2 도전막들(20, 25)의 물질 종류를 선택할 수 있다. 예를 들어, 상기 제1 도전막(20)을 티타늄막으로 형성하고, 상기 제2 도전막(25)을 텅스텐막으로 형성할 수 있다. 또는, 상기 제1 도전막(20)을 폴리 실리콘막으로 형성하고, 상기 제2 도전막(25)을 금속막으로 형성할 수도 있다.
다른 실시예에서, 상기 제1 도전막(20)은 상기 제2 도전막(25)에 대하여 식각 선택비를 갖는 물질막으로 형성할 수 있다.
또 다른 실시예에서, 상기 제2 도전막(25)은 상기 제1 도전막(20)에 비하여 전기 전도성이 높은 도전물질로 형성할 수 있다.
또 다른 실시예에서, 상기 제2 도전막(25)은 상기 제1 도전막(20)의 제1 두께(t1) 보다 큰 제2 두께(t2)를 갖도록 형성할 수 있다.
상기 제2 도전막(25) 상에 마스크(30)를 형성할 수 있다. 상기 마스크(30)는 실리콘 질화막 또는 실리콘 산화막 등과 같은 절연성 물질로 형성할 수 있다.
도 1b를 참조하면, 상기 마스크(30)를 식각 마스크로 이용하여 상기 제2 도전막(25), 상기 제1 도전막(20), 상기 제2 유전막(15) 및 상기 정보 저장막(10)을 차례로 식각할 수 있다. 그 결과, 차례로 적층된 정보 저장 패턴(10a), 제2 유전 패턴(15a), 제1 예비 도전 패턴(15a) 및 제2 도전 패턴(25a)을 형성할 수 있다.
한편 ,상기 정보 저장 패턴(10a)과 상기 기판(1) 사이의 상기 제1 유전막은 제1 유전 패턴(5a)으로 정의될 수 있다.
도 1c를 참조하면, 상기 제1 예비 도전 패턴(20a) 및 상기 제2 도전 패턴(25a) 중에서, 상대적으로 상기 제1 예비 도전 패턴(20a)의 측벽에서 보다 두꺼운 산화막을 성장시킬 수 있는 산화 공정을 진행할 수 있다. 예를 들어, NO 등과 같은 산화성 가스를 포함하는 가스 분위기에서 산화 공정을 진행할 수 있다. 또는, NO 등과 같은 산화성 가스와 더불어 상기 제2 도전 패턴(25a), 예를 들어 금속막에 대한 산화를 억제할 수 있는 수소 등과 같은 금속 산화 억제 가스를 포함하는 가스 분위기에서 상기 제1 도전 패턴(20a), 예를 들어 도우프트 폴리 실리콘막으로부터 산화막을 성장시킬 수 있는 선택적 산화 공정을 진행할 수 있다.
따라서, 상기 제1 예비 도전 패턴(20a)의 측벽 상에 측벽 산화막(35)이 형성될 수 있다. 즉, 상기 측벽 산화막(35)은 상기 제1 예비 도전 패턴(20a)으로부터 성장하기 때문에, 산소와 상기 제1 예비 도전 패턴(20a)을 구성하는 원소(element)로 이루어질 수 있다. 그 결과, 상기 제1 예비 도전 패턴(15a)은 그 폭이 감소하여 제1 도전 패턴(20b)으로 정의되고, 상기 제1 도전 패턴(20b)은 상기 제2 도전 패턴(25a) 보다 작은 폭을 가질 수 있다. 또한, 상기 제1 도전 패턴(20b)은 상기 제2 유전 패턴(15a) 보다 작은 폭을 갖도록 형성될 수 있다.
도 1c에서, 상기 제1 도전 패턴(20a)을 형성하기 위해 산화 공정을 이용하는 것에 대하여 설명하고 있지만, 이에 한정되지 않는다. 예를 들어, 상기 제1 예비 도전 패턴(도 1b의 20)을 선택적으로 식각하는 식각 공정을 진행하여, 도 2에 도시된 바와 같이, 상기 제2 도전 패턴(25a) 및 상기 정보 저장 패턴(15a) 보다 폭이 좁은 제1 도전 패턴(20c)을 형성할 수도 있다. 여기서, 상기 식각 공정은 상기 제1 예비 도전 패턴(도 1b의 20)을 선택적으로 식각할 수 있는 등방성 식각 공정일 수 있다.
다음으로, 도 3a 내지 도 3c를 참조하여, 본 발명의 다른 실시예에 따른 반도체소자의 제조방법에 대하여 설명하기로 한다.
도 3a를 참조하면, 도 1에서 설명한 것과 같이 기판(100) 상에 차례로 적층 된 제1 유전막(105), 정보 저장막(110), 제2 유전막(115)을 형성할 수 있다. 상기 제2 유전막(115) 상에 차례로 적층된 제1 도전막, 제2 도전막 및 마스크(130)를 형성할 수 있다. 상기 마스크(130)를 식각 마스크로 이용하여 상기 제1 및 제2 도전막들을 식각하여, 차례로 적층된 예비 도전 패턴(120a) 및 제2 도전 패턴(125a)을 형성할 수 있다.
도 3b를 참조하면, 상기 예비 도전 패턴(도 3a의 120a)의 폭을 감소시키기 위하여, 도 1c에서 설명한 것과 실질적으로 동일한 산화 공정을 진행할 수 있다. 그 결과, 상기 제2 도전 패턴(125a) 보다 작은 폭을 갖는 제1 도전 패턴(120b)이 형성될 수 있고, 상기 제1 도전 패턴(120b)의 측벽 상에 측벽 산화막(135)이 형성될 수 있다.
도 3c를 참조하면, 상기 마스크(130)를 식각 마스크로 이용하여 상기 제2 유전막(도 3b의 115) 및 상기 정보 저장 막(110)을 차례로 식각할 수 있다. 그 결과, 차례로 적층된 정보 저장 패턴(110a) 및 제2 유전 패턴(115a)이 형성될 수 있다. 상기 제2 유전막(도 3b의 115) 및 상기 정보 저장막(도 3b의 110)을 식각하는 동안에, 상기 측벽 산화막(135)의 일부가 식각되어 잔존할 수 있다.
한편, 상기 정보 저장 패턴(110a)과 상기 기판(100) 사이의 상기 제1 유전막은 제1 유전 패턴(105a)으로 정의될 수 있다.
다른 실시예에서, 상기 제2 유전막(도 3b의 115) 및 상기 정보 저장막(도 3b의 110)을 식각하는 동안에, 상기 측벽 산화막(135)은 상기 제2 유전 패턴(115a)의 폭이 감소하는 것을 방지하는 마스크 역할을 할 수 있다. 여기서, 상기 측벽 산화 막(135)과 상기 제1 도전 패턴(120b)의 전체 폭이 상기 제2 도전 패턴(125a) 보다 큰 경우에, 상기 제2 유전 패턴(115a)은 상기 제2 도전 패턴(125a) 보다 큰 폭을 가질 수 있다.
다음으로, 도 4a 내지 도 4b를 참조하여 본 발명의 또 다른 실시예에 따른 반도체소자의 제조방법에 대하여 설명하기로 한다.
도 4a를 참조하면, 도 1에서 설명한 것과 같이 기판(200) 상에 차례로 적층된 제1 유전막(205), 정보 저장막(210), 제2 유전막(215)을 형성할 수 있다. 상기 제2 유전막(215) 상에 차례로 적층된 제1 도전막, 제2 도전막 및 마스크(230)를 형성할 수 있다. 상기 마스크(230)를 식각 마스크로 이용하여 상기 제1 및 제2 도전막들을 식각하여, 차례로 적층된 예비 도전 패턴 및 제2 도전 패턴(225a)을 형성할 수 있다.
상기 예비 도전 패턴의 폭을 감소시키기 위하여, 도 1c에서 설명한 방법과 실질적으로 동일한 산화 공정을 진행하거나, 도 2에서 설명한 방법과 실질적으로 동일한 방법을 이용하여 상기 예비 도전 패턴을 선택적으로 등방성 식각할 수 있다. 그 결과, 상기 제2 도전 패턴(225a) 보다 작은 폭을 갖는 제1 도전 패턴(220b)을 형성할 수 있다.
이어서, 차례로 적층된 상기 제1 도전 패턴(220b), 상기 제2 도전 패턴(225a) 및 상기 마스크(230)의 측벽들 상에 절연성 스페이서(235)를 형성할 수 있다. 한편, 상기 절연성 스페이서(235)를 형성하는 것은 생략할 수 있다.
도 4b를 참조하면, 상기 마스크(230) 및 상기 절연성 스페이서(235)를 식각마스크로 이용하여 상기 제2 유전막(도 4a의 215) 및 상기 정보 저장 막(도 4a의 210)을 차례로 식각할 수 있다. 그 결과, 차례로 적층된 정보 저장 패턴(210a) 및 제2 유전 패턴(215a)이 형성될 수 있다. 상기 제2 유전 패턴(215a)은 상기 제1 및 제2 도전 패턴들(220b, 225a) 보다 큰 폭을 가질 수 있다. 한편, 상기 정보 저장 패턴(210a)과 상기 기판(200) 사이의 상기 제1 유전막은 제1 유전 패턴(205a)으로 정의될 수 있다.
한편, 상기 절연성 스페이서(235)를 생략하는 경우, 상기 마스크(230)를 식각마스크로 이용하여 상기 제2 유전막(도 4a의 215) 및 상기 정보 저장 막(도 4a의 210)을 차례로 식각할 수도 있다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체소자를 나타낸 단면도들이다.
도 2는 본 발명의 다른 실시예에 따른 반도체소자를 나타낸 단면도이다.
도 3a 내지 도 3c는 본 발명의 또 다른 실시예에 따른 반도체소자를 나타낸 단면도들이다.
도 4a 및 도 4b는 본 발명의 또 다른 실시예에 따른 반도체소자를 나타낸 단면도들이다.
Claims (10)
- 반도체기판 상에 차례로 적층된 제1 유전 패턴, 정보 저장 패턴 및 제2 유전 패턴;상기 제2 유전 패턴 상에 배치되며 상기 제2 유전 패턴과 접촉하는 제1 도전 패턴;상기 제1 도전 패턴 상에 제공되며, 상기 제1 도전 패턴보다 큰 폭을 갖는 제2 도전 패턴; 및상기 제2 도전 패턴 상에 배치되며 절연성 물질로 형성된 마스크를 포함하되,상기 제2 유전 패턴은 상기 제1 도전 패턴의 폭 보다 큰 폭을 갖는 반도체소자.
- 삭제
- 제 1 항에 있어서,상기 제1 및 제2 도전 패턴들은 서로 다른 도전성 물질막을 포함하는 반도체소자.
- 제 1 항에 있어서,상기 제2 도전 패턴 및 상기 제2 유전 패턴의 측벽들은 수직 정렬된 반도체소자.
- 제 1 항에 있어서,상기 제2 유전 패턴은 상기 제2 도전 패턴 보다 큰 폭을 갖는 반도체소자.
- 제 1 항에 있어서,상기 정보 저장 패턴은 비휘발성 메모리 소자의 차지 트랩층인 반도체소자.
- 제 1 항에 있어서,상기 제2 도전 패턴은 상기 제1 도전 패턴보다 두꺼운 반도체소자.
- 반도체기판 상에 차례로 적층된 제1 유전막, 정보 저장막 및 제2 유전막을 형성하고,상기 제2 유전막 상에 차례로 적층된 제1 도전막 및 제2 도전막을 형성하고,상기 제2 도전막상에 마스크를 형성하되, 상기 마스크는 절연성 물질로 형성되고,상기 마스크를 식각 마스크로 이용하여 상기 정보 저장막, 상기 제2 유전막, 및 상기 제1 및 제2 도전막들을 패터닝하여, 차례로 적층된 정보 저장 패턴, 제2 유전 패턴, 제1 예비 도전 패턴 및 제2 도전 패턴을 형성하고,산화 공정 또는 식각 공정을 이용하여 상기 제1 예비 도전 패턴의 폭을 감소시키어 상기 제2 도전 패턴보다 작은 폭을 가지며 상기 제2 유전 패턴 보다 작은 폭을 갖는 제1 도전 패턴을 형성하는 것을 포함하는 반도체소자의 제조방법.
- 반도체기판 상에 차례로 적층된 제1 유전막, 정보 저장막 및 제2 유전막을 형성하고,상기 제2 유전막 상에 차례로 적층된 제1 도전막 및 제2 도전막을 형성하고,상기 제1 및 제2 도전막들을 패터닝하여, 차례로 적층된 제1 예비 도전 패턴 및 제2 도전 패턴을 형성하고,산화 공정 또는 식각 공정을 이용하여 상기 제1 예비 도전 패턴의 폭을 감소시키어 상기 제2 도전 패턴보다 작은 폭을 갖는 제1 도전 패턴을 형성하고,상기 제2 도전 패턴을 식각 마스크로 이용하여 상기 제2 유전막 및 상기 정보 저장막을 식각하여, 차례로 적층된 정보 저장 패턴 및 제2 유전 패턴을 형성하는 것을 포함하되, 상기 제2 유전 패턴은 상기 제1 도전 패턴보다 큰 폭을 갖고,상기 제2 유전막 및 상기 정보 저장막을 식각하기 전에,상기 제1 및 제2 도전 패턴들의 측벽들 상에 절연성 스페이서를 형성하는 것을 더 포함하되, 상기 절연성 스페이서는 상기 제2 유전막 및 상기 정보 저장막을 식각하는 동안에, 식각 마스크로 이용되는 반도체소자의 제조방법.
- 삭제
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