CN117116919A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，其中，结构包括：基底，包括第一区、第二区、第三区和第四区；位于第一区和第二区表面的第一电极膜；位于第二区上的第一电极膜、第三区和第四区表面的第一介电膜；位于第一介电膜上的第二电极膜；位于第一区上的第一电极膜、以及第二电极膜表面的第二介电膜，且第二介电膜与第一介电膜在第一区和第二区的交界处连接；位于第一区、第二区和第三区上的第二介电膜表面的第三电极膜；相互独立的第一导电结构和第二导电结构，第一导电结构与第三电极膜和第一电极膜连接，第二导电结构与第二电极膜连接。从而，增大了电容器的电容量、增加了单位面积下的电容密度，实现了半导体结构性能的提高。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，特别涉及一种电容结构及其形成方法。
背景技术
目前，半导体器件中的电容器按照结构大致可以分为：PIP(多晶硅-绝缘体-多晶硅)电容器和MIM(金属-绝缘体-金属)电容器。由于MIM电容器通过采用金属作为两个电极，能够有效降低寄生电容以及电容两极的接触电阻，因此，被广泛应用。
随着集成电路的发展，对电容器的电容量和电容密度提出了更高的要求，因此，为提高半导体结构的性能，亟需增大电容器的电容量、提高电容器的电容密度。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，以增大电容器的电容量、增加单位面积下的电容密度，实现半导体结构性能的提高。
为解决上述技术问题，本发明的技术方案提供一种半导体结构，包括：基底，所述基底包括依次排布且邻接的第一区、第二区、第三区和第四区；位于所述第一区表面和所述第二区表面的第一电极膜；位于所述第二区上的第一电极膜表面、所述第三区表面和所述第四区表面的第一介电膜；位于所述第一介电膜上的第二电极膜；位于所述第一区上的第一电极膜表面、以及所述第二电极膜表面的第二介电膜，且所述第二介电膜与所述第一介电膜在所述第一区和所述第二区的交界处连接；位于所述第一区、第二区和第三区上的第二介电膜表面的第三电极膜；相互独立的第一导电结构和第二导电结构，所述第一导电结构沿基底表面的法线方向贯穿第一区上的第三电极膜和第二介电膜，使所述第一导电结构与所述第三电极膜和所述第一电极膜连接，所述第二导电结构沿基底表面的法线方向贯穿所述第四区上的第二介电膜，使所述第二导电结构与所述第二电极膜连接。
可选的，所述第一导电结构包括第五区、以及位于第五区上的第六区，所述第五区的第一导电结构贯穿第一区上的第三电极膜和第二介电膜，所述第六区的第一导电结构的宽度大于所述第五区的第一导电结构的宽度。
可选的，还包括：位于所述第三电极膜和所述第四区上的第二电极膜上的隔离介质层，所述第一导电结构和第二导电结构还位于所述隔离介质层内，并且，所述隔离介质层的表面暴露出所述第一导电结构的表面和所述第二导电结构的表面。
可选的，所述基底包括：衬底；位于第二区、第三区和第四区的衬底内的导电层，所述衬底表面暴露出所述导电层表面；位于所述导电层与所述衬底之间的第一缓冲膜；位于所述衬底表面和所述导电层表面的第二缓冲层。
可选的，所述第一介电膜的材料包括SiO2、SiCN、SiN、SiON、HfO2、ZrO2、Al2O3、TiO2或SrTiO3；所述第二介电膜的材料包括SiO2、SiCN、SiN、SiON、HfO2、ZrO2、Al2O3、TiO2或SrTiO3。
可选的，所述第一电极膜的材料包括TiN、TaN、Ti、Ta、Ni、Pt、Ir、Ag或Au；所述第二电极膜的材料包括TiN、TaN、Ti、Ta、Ni、Pt、Ir、Ag或Au；所述第三电极膜的材料包括TiN、TaN、Ti、Ta、Ni、Pt、Ir、Ag或Au。
相应的，本发明的技术方案提供一种半导体结构的形成方法，包括：提供基底，所述基底包括依次排布且邻接的第一区、第二区、第三区和第四区；在所述第一区表面和所述第二区表面形成第一电极膜；形成所述第一电极膜之后，形成第一介电膜和第二电极膜，所述第一介电膜位于所述第二区上的第一电极膜表面、所述第三区表面和所述第四区表面，所述第二电极膜位于所述第一介电膜上；在所述第一区上的第一电极膜表面、以及所述第二电极膜表面形成第二介电膜，所述第二介电膜与所述第一介电膜在所述第一区和所述第二区的交界处连接；在所述第一区、第二区和第三区上的第二介电膜表面形成第三电极膜；形成所述第三介电膜之后，形成相互独立的第一导电结构和第二导电结构，所述第一导电结构沿基底表面的法线方向贯穿第一区上的第三电极膜和第二介电膜，使所述第一导电结构与所述第三电极膜和所述第一电极膜连接，所述第二导电结构沿基底表面的法线方向贯穿所述第四区上的第二介电膜，使所述第二导电结构与所述第二电极膜连接。
可选的，所述第一电极膜的形成方法包括：在所述第一区、第二区、第三区和第四区的基底表面沉积第一电极材料膜；在所述第一电极材料膜上形成第一掩模层，所述第一掩模层暴露出第三区和第四区上的第一电极材料膜表面；以所述第一掩模层为掩模，刻蚀所述第一电极材料膜，直至暴露出所述基底的表面。
可选的，所述第一介电膜和第二电极膜的形成方法包括：在所述第一电极膜表面、所述第三区表面和所述第四区表面沉积初始第一介电膜；在所述初始第一介电膜表面沉积初始第二电极膜；在所述初始第二电极膜上形成第二掩模层，所述第二掩模层暴露出第一区上的初始第二电极膜表面；以所述第二掩模层为掩模，刻蚀所述初始第二电极膜和所述初始第一介电膜，直至暴露出所述第一电极膜的表面。
可选的，所述第三电极膜的形成方法包括：在所述第二介电膜表面沉积初始第三电极膜；在所述初始第三电极膜上形成第三掩模层，所述第三掩模层暴露出第四区上的初始第三电极膜表面；以所述第三掩模层为掩模刻蚀所述初始第三电极膜，直至暴露出所述第二介电膜的表面。
可选的，所述第三掩模层还暴露出部分第一区上的初始第三电极膜表面；所述半导体结构的形成方法还包括：在以所述第三掩模层为掩模，刻蚀第四区上暴露的初始第三电极膜的同时，还刻蚀部分第一区上暴露的初始第三电极膜，在形成第三电极膜的同时，形成位于第一区的第三电极膜内的第一开口，所述第一开口的底部暴露出所述第二介电膜的表面。
可选的，还包括：在形成所述第一导电结构和第二导电结构之前，在所述第一开口内、所述第三电极膜上、以及所述第四区上的第二介电膜上形成隔离介质层；所述隔离介质层的表面暴露出所述第一导电结构的表面和所述第二导电结构的表面。
可选的，所述第一导电结构和第二导电结构的形成方法包括：刻蚀所述隔离介质层和第二介电膜，直至去除第一开口内的隔离介质层，并暴露出第四区上的第二电极膜、以及第一开口下方的第一电极膜表面，在所述隔离介质层内形成第一导电开口和第二导电开口，所述第一导电开口的侧壁面暴露出第一区上的第三电极膜表面，所述第一导电开口的底部暴露出第一区上的第一电极膜表面，并且，所述第二导电开口的底部暴露出第四区上的第二电极膜表面；在所述第一导电开口内、所述第二导电开口内、以及所述隔离介质层表面形成导电材料层，所述导电材料层表面高于所述隔离介质层表面；平坦化所述导电材料层，直至暴露出隔离介质层表面。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明的技术方案提供的半导体结构中，由于基底的第一区、第二区、第三区和第四区依次排布且邻接，并且，包括：位于所述第一区表面和所述第二区表面的第一电极膜；位于所述第二区上的第一电极膜表面、所述第三区表面和所述第四区表面的第一介电膜；位于所述第一介电膜上的第二电极膜；位于所述第一区上的第一电极膜表面、以及所述第二电极膜表面的第二介电膜，且所述第二介电膜与所述第一介电膜在所述第一区和所述第二区的交界处连接；位于所述第一区、第二区和第三区上的第二介电膜表面的第三电极膜；相互独立的第一导电结构和第二导电结构，所述第一导电结构沿基底表面的法线方向贯穿第一区上的第三电极膜和第二介电膜，使所述第一导电结构与所述第三电极膜、以及所述第一电极膜连接，所述第二导电结构沿基底表面的法线方向贯穿所述第四区上的第二介电膜，使所述第二导电结构与所述第二电极膜连接。因此，一方面，所述第一电极膜、第二电极膜、第三电极膜、第一介电膜和第二介电膜为堆叠的结构；另一方面，所述第二电极膜能够与所述第一电极膜和第一介电膜、并与所述第三电极膜和第二介电膜分别构成2个电容结构，并通过相互独立且与所述第三电极膜和第一电极膜连接的第一导电结构、以及与第二电极膜连接的第二导电结构，使所述第二电极膜能够作为公共电极，实现所述2个电容结构的并联，以增大电容的总容量。由此，增大了电容量、增加了单位面积下的电容密度，提高了半导体结构的性能。
可选的，由于所述第一导电结构包括第五区、以及位于第五区上的第六区，所述第五区的第一导电结构贯穿第一区上的第三电极膜和第二介电膜，所述第六区的第一导电结构的宽度大于所述第五区的第一导电结构的宽度。因此，可通过贯穿所述第三电极膜，使第五区的第一导电结构的侧壁面接触所述第三电极膜，并使第五区的第一导电结构的底面与所述第一电极膜接触，与此同时，还可使第六区的第一导电结构的表面与第三电极膜顶面接触。由此，增加了第一导电结构与第三电极膜的接触面积，以减小半导体结构的寄生电阻并提高第一导电结构与第三电极膜的电连接可靠性，从而，进一步提高了半导体结构的性能。
附图说明
图1是一种MIM电容的结构示意图；
图2至图11是本发明一实施例的半导体结构的形成方法中各步骤的剖面结构示意图。
具体实施方式
如背景技术所述，随着集成电路的发展，对电容器的电容值和电容密度提出了更高的要求，因此，亟需增大电容器的电容、提高电容器的电容密度。以下结合一实施例进行详细说明。
图1是一种MIM电容的结构示意图。
请参考图1，MIM电容结构包括：基底100，所述基底100包括第一区I和第二区II；位于第一区I和第二区II上的第一电极层110；位于第一电极层110上的第一介电膜120；位于第二区II的第一介电膜120上的第二电极层130；与第一区I的第一电极层110连接的第一导电结构140；与第二区II的第二电极层130连接的第二导电结构150。
然而，上述MIM电容结构所占有的面积中，仅能通过第一电极层110、第二电极层130和第一介电膜120构成1个电容，导致所述MIM电容结构的电容值小、电容密度低，无法满足对电容器的性能要求。
为解决上述技术问题，本发明的技术方案提供一种半导体结构及其形成方法，由于半导体结构包括：基底，所述基底包括依次排布且邻接的第一区、第二区、第三区和第四区；位于所述第一区表面和所述第二区表面的第一电极膜；位于所述第二区上的第一电极膜表面、所述第三区表面和所述第四区表面的第一介电膜；位于所述第一介电膜上的第二电极膜；位于所述第一区上的第一电极膜表面、以及所述第二电极膜表面的第二介电膜，且所述第二介电膜与所述第一介电膜在所述第一区和所述第二区的交界处连接；位于所述第一区、第二区和第三区上的第二介电膜表面的第三电极膜；相互独立的第一导电结构和第二导电结构，所述第一导电结构沿基底表面的法线方向贯穿第一区上的第三电极膜和第二介电膜，使所述第一导电结构与所述第三电极膜和所述第一电极膜连接，所述第二导电结构沿基底表面的法线方向贯穿所述第四区上的第二介电膜，使所述第二导电结构与所述第二电极膜连接。所述半导体结构能够增大电容器的电容量、增加单位面积下的电容密度，从而，实现了半导体结构性能的提高。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图11是本发明一实施例的半导体结构的形成方法中各步骤的剖面结构示意图。
请参考图2，提供基底200。
所述基底200包括依次排布且邻接的第一区A、第二区B、第三区C和第四区D。
在本实施例中，所述基底200包括：衬底210；位于第二区B、第三区C和第四区D的衬底210内的导电层220，所述衬底210表面暴露出所述导电层220表面；位于所述导电层220与所述衬底210之间的第一缓冲膜230；位于所述衬底210表面和所述导电层220表面的第二缓冲层240。
在本实施例中，所述第一缓冲膜230为复合层结构。
在其他实施例中，第一缓冲膜为单层结构。
本实施例中，所述第二缓冲层240的材料包括：SiO2、SiCN、SiN或SiON。
在本实施例中，所述第二缓冲层240的形成方法包括：在所述衬底210和暴露的导电层240表面沉积所述第二缓冲层240的材料，以形成所述第二缓冲层240。
在本实施例中，沉积所述第二缓冲层240的材料的工艺包括：化学气相沉积工艺、物理气相沉积工艺和原子层沉积工艺中的至少一种。
接着，在所述第一区A表面和所述第二区B表面形成第一电极膜。
具体的，形成所述第一电极膜的详细步骤请参考图3和图4。
请参考图3，在所述第一区A、第二区B、第三区C和第四区D的基底200表面沉积第一电极材料膜310。
所述第一电极材料膜310为形成第一电极膜提供材料。
在本实施例中，第一电极材料膜310的材料包括TiN、TaN、Ti、Ta、Ni、Pt、Ir、Ag或Au。
在本实施例中，沉积所述第一电极材料膜310的工艺包括：化学气相沉积工艺、物理气相沉积工艺和原子层沉积工艺中的至少一种。
请参考图4，在所述第一电极材料膜310上形成第一掩模层(未图示)，所述第一掩模层暴露出第三区C和第四区D上的第一电极材料膜310表面；以所述第一掩模层为掩模，刻蚀所述第一电极材料膜310，直至暴露出所述基底200的表面，在所述第一区A表面和所述第二区B表面形成第一电极膜311。
在本实施例中，所述第一电极膜311的材料包括TiN、TaN、Ti、Ta、Ni、Pt、Ir、Ag或Au。
在本实施例中，刻蚀所述第一电极材料膜310的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的至少一种。
在本实施例中，形成所述第一电极膜311之后，去除所述第一掩模层。
接着，形成第一介电膜和第二电极膜，所述第一介电膜位于所述第二区B上的第一电极膜311表面、所述第三区C表面和所述第四区D表面，所述第二电极膜位于所述第一介电膜上。
具体的，形成所述第一介电膜和第二电极膜的详细步骤请参考图5和图6。
请参考图5，在所述第一电极膜311表面、所述第三区C表面和所述第四区D表面沉积初始第一介电膜320。
所述初始第一介电膜320为形成第一介电膜提供材料。
在本实施例中，所述初始第一介电膜320的材料包括SiO2、SiCN、SiN、SiON、HfO2、ZrO2、Al2O3、TiO2或SrTiO3。
优选的，采用HfO2、ZrO2、Al2O3、TiO2或SrTiO3作为所述初始第一介电膜320的材料，以提高第一介电膜的介电常数，从而，进一步提高半导体结构的电容性能。
在本实施例中，沉积初始第一介电膜320的工艺包括：化学气相沉积工艺、物理气相沉积工艺和原子层沉积工艺中的至少一种。
请继续参考图5，在所述初始第一介电膜320表面沉积初始第二电极膜330。
所述初始第二电极膜330为形成第二电极膜提供材料。
在本实施例中，所述初始第二电极膜330的材料包括TiN、TaN、Ti、Ta、Ni、Pt、Ir、Ag或Au。
在本实施例中，沉积初始第二电极膜330的工艺包括：化学气相沉积工艺、物理气相沉积工艺和原子层沉积工艺中的至少一种。
请参考图6，在所述初始第二电极膜330上形成第二掩模层(未图示)，所述第二掩模层暴露出第一区A上的初始第二电极膜330表面；以所述第二掩模层为掩模，刻蚀所述初始第二电极膜330和所述初始第一介电膜320，直至暴露出所述第一电极膜311的表面，形成第一介电膜321和第二电极膜331。
所述第一介电膜321位于所述第二区B上的第一电极膜311表面、所述第三区C表面和所述第四区D表面，所述第二电极膜331位于所述第一介电膜321上。
在本实施例中，所述第一介电膜321的材料包括SiO2、SiCN、SiN、SiON、HfO2、ZrO2、Al2O3、TiO2或SrTiO3。
优选的，采用HfO2、ZrO2、Al2O3、TiO2或SrTiO3作为所述第一介电膜321的材料。
在本实施例中，所述第二电极膜331的材料包括TiN、TaN、Ti、Ta、Ni、Pt、Ir、Ag或Au。
在本实施例中，刻蚀所述初始第二电极膜330和所述初始第一介电膜320的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的至少一种。
在本实施例中，形成第一介电膜321和第二电极膜331之后，去除所述第二掩模层。
请参考图7，在所述第一区A上的第一电极膜311表面、以及所述第二电极膜331表面形成第二介电膜340，并且，所述第二介电膜340与所述第一介电膜321在所述第一区A和所述第二区B的交界处连接。
在本实施例中，所述第二介电膜340的材料包括SiO2、SiCN、SiN、SiON、HfO2、ZrO2、Al2O3、TiO2或SrTiO3。
优选的，采用HfO2、ZrO2、Al2O3、TiO2或SrTiO3作为所述第二介电膜340的材料。
在本实施例中，沉积第二介电膜340的工艺包括：化学气相沉积工艺、物理气相沉积工艺和原子层沉积工艺中的至少一种。
接着，在所述第一区A、第二区B和第三区C上的第二介电膜340表面形成第三电极膜。
所述第三电极膜的详细形成步骤请参考图8和图9。
在本实施例中，在形成第三电极膜的同时，形成位于第一区A的第三电极膜内的第一开口，所述第一开口的底部暴露出第二介电膜340的表面。
具体的，所述第三电极膜和第一开口的详细形成步骤请参考图8和图9。
请参考图8，在所述第二介电膜340表面沉积初始第三电极膜350。
所述初始第三电极膜350为形成第三电极膜提供材料。
在本实施例中，初始第三电极膜350的材料包括TiN、TaN、Ti、Ta、Ni、Pt、Ir、Ag或Au。
在本实施例中，沉积初始第三电极膜350的工艺包括：化学气相沉积工艺、物理气相沉积工艺和原子层沉积工艺中的至少一种。
请参考图9，在所述初始第三电极膜350上形成第三掩模层(未图示)，所述第三掩模层暴露出第四区D上的初始第三电极膜350表面；以所述第三掩模层为掩模刻蚀所述初始第三电极膜350，直至暴露出所述第二介电膜340的表面，在所述第一区A、第二区B和第三区C上的第二介电膜340表面形成第三电极膜351。
在本实施例中，第三电极膜351的材料包括TiN、TaN、Ti、Ta、Ni、Pt、Ir、Ag或Au。
在本实施例中，所述第三掩模层还暴露出部分第一区A上的初始第三电极膜350表面。
相应的，在以所述第三掩模层为掩模，刻蚀第四区D上暴露的初始第三电极膜350的同时，还刻蚀部分第一区A上暴露的初始第三电极膜350，从而，在形成第三电极膜351的同时，形成位于第一区A的第三电极膜351内的第一开口352，且第一开口352的底部也暴露出第二介电膜340的表面。
在本实施例中，刻蚀所述初始第三电极膜350的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的至少一种。
在本实施例中，形成所述第三电极膜351和第一开口352之后，去除所述第三掩模层。
请参考图10，在所述第一开口352内、所述第三电极膜351上、以及所述第四区D上的第二电极膜上形成隔离介质层360。
在本实施例中，所述隔离介质层360的材料包括：SiO2、SiN、SiON或SiCOH。
在本实施例中，所述隔离介质层360的形成工艺包括：化学气相沉积工艺、物理气相沉积工艺和旋涂工艺中的至少一种。
接着，请参考图11，形成相互独立的第一导电结构371和第二导电结构372，所述第一导电结构371沿基底200表面的法线方向贯穿第一区A上的第三电极膜351和第二介电膜340，使所述第一导电结构371与所述第三电极膜351和所述第一电极膜311连接，所述第二导电结构372沿基底200表面的法线方向贯穿所述第四区D上的第二介电膜340，使所述第二导电结构372与所述第二电极膜331连接。
在本实施例中，所述第一导电结构371和第二导电结构372还位于所述隔离层360内，并且，所述隔离介质层360的表面暴露出所述第一导电结构371的表面和所述第二导电结构372的表面。
在本实施例中，所述第一导电结构371包括第五区E、以及位于第五区E上的第六区F，所述第五区E的第一导电结构371贯穿第一区A上的第三电极膜351和第二介电膜340，所述第六区F的第一导电结构371的宽度大于所述第五区E的第一导电结构371的宽度。
在本实施例中，所述第二导电结构372与所述第三介电膜351之间具有间距。
在本实施例中，所述第一导电结构371和第二导电结构372的形成方法包括：刻蚀所述隔离介质层360和第二介电膜340，直至去除第一开口352内的隔离介质层，并暴露出第四区D上的第二电极膜331、以及第一开口352下方的第一电极膜311表面，在所述隔离介质层360内形成第一导电开口(未图示)和第二导电开口(未图示)，所述第一导电开口的侧壁面暴露出第一区A上的第三电极膜351表面，所述第一导电开口的底部暴露出第一区A上的第一电极膜311表面，并且，所述第二导电开口的底部暴露出第四区D上的第二电极膜331表面；在所述第一导电开口内、所述第二导电开口内、以及所述隔离介质层360表面形成导电材料层(未图示)，所述导电材料层表面高于所述隔离介质层360表面；平坦化所述导电材料层，直至暴露出隔离介质层360表面。
由于在形成所述第一开口352之后，形成隔离介质层360，接着，刻蚀所述隔离介质层360形成为第一导电结构371提供填充材料的空间的所述第一导电开口，因此，减少了形成第一导电开口的刻蚀工艺中需要刻蚀的材料种类(无需在一个刻蚀步骤中同时针对介电材料和导电材料进行刻蚀)，降低了刻蚀工艺的难度，同时，可确保形成的第一导电开口的内壁面能够同时暴露出第一区A上第三电极膜351和第一电极膜311表面(所述第一导电开口的侧壁面暴露出第一区A上的第三电极膜351表面，所述第一导电开口的底部暴露出第一区A上的第一电极膜311表面)，从而，兼顾了第一导电开口形成工艺的难度降低、以及第一导电开口能够同时连接第一电极膜311和第三电极膜351的可靠性。
不仅如此，还可方便的形成在第五区E(如图11中所示)和第六区F具有不同宽度的第一导电开口，其中，第五区E的第一导电结构371的宽度小于第六区F的第一导电结构371的宽度，以实现在第五区E和第六区F具有相应不同宽度的第一导电结构371的形成。
具体的，第五区E的第一导电开口包含所述第一开口352，第六区F的第一导电开口的底部暴露出所述第一开口352、以及第一开口352两侧的第三电极膜351的部分顶面。
相应的，本发明一实施例还提供一种上述方法形成的半导体结构，请继续参考图11，包括：基底200，所述基底200包括依次排布且邻接的第一区A、第二区B、第三区C和第四区D；位于所述第一区A表面和所述第二区B表面的第一电极膜311；位于所述第二区B上的第一电极膜311表面、所述第三区C表面和所述第四区D表面的第一介电膜321；位于所述第一介电膜321上的第二电极膜331；位于所述第一区A上的第一电极膜311表面、以及所述第二电极膜331表面的第二介电膜340，且所述第二介电膜340与所述第一介电膜321在所述第一区A和所述第二区B的交界处连接；位于所述第一区A、第二区B和第三区C上的第二介电膜340表面的第三电极膜351；相互独立的第一导电结构371和第二导电结构372，所述第一导电结构371沿基底200表面的法线方向贯穿第一区A上的第三电极膜351和第二介电膜340，使所述第一导电结构371与所述第三电极膜351和所述第一电极膜311连接，所述第二导电结构372沿基底200表面的法线方向贯穿所述第四区D上的第二介电膜340，使所述第二导电结构372与所述第二电极膜331连接。
一方面，所述第一电极膜311、第二电极膜331、第三电极膜351、第一介电膜321和第二介电膜340为堆叠的结构；另一方面，所述第二电极膜331能够与所述第一电极膜311和第一介电膜321、并与所述第三电极膜351和第二介电膜340分别构成2个电容结构，并通过相互独立且与所述第三电极膜351和第一电极膜311连接的第一导电结构371、以及与第二电极膜321连接的第二导电结构372，使所述第二电极膜321能够作为公共电极，实现所述2个电容结构的并联，以增大电容的总容量。由此，增大了电容量、增加了单位面积下的电容密度，提高了半导体结构的性能。
具体的，所述第二导电结构372与所述第三介电膜351之间具有间距。
在本实施例中，所述基底200包括：衬底210；位于第二区B、第三区C和第四区D的衬底210内的导电层220，所述衬底210表面暴露出所述导电层220表面；位于所述导电层220与所述衬底210之间的第一缓冲膜230；位于所述衬底210表面和所述导电层220表面的第二缓冲层240。
在本实施例中，所述第一缓冲膜230为复合层结构。在其他实施例中，第一缓冲膜为单层结构。
在本实施例中，所述第二缓冲层240的材料包括：SiO2、SiCN、SiN或SiON。
在本实施例中，所述第一电极膜311的材料包括TiN、TaN、Ti、Ta、Ni、Pt、Ir、Ag或Au。
在本实施例中，所述第一介电膜321的材料包括SiO2、SiCN、SiN、SiON、HfO2、ZrO2、Al2O3、TiO2或SrTiO3。优选的，采用HfO2、ZrO2、Al2O3、TiO2或SrTiO3作为所述第一介电膜321的材料。
在本实施例中，所述第二电极膜331的材料包括TiN、TaN、Ti、Ta、Ni、Pt、Ir、Ag或Au。
在本实施例中，所述第二介电膜340的材料包括SiO2、SiCN、SiN、SiON、HfO2、ZrO2、Al2O3、TiO2或SrTiO3。
优选的，采用HfO2、ZrO2、Al2O3、TiO2或SrTiO3作为所述第二介电膜340的材料。
在本实施例中，第三电极膜351的材料包括TiN、TaN、Ti、Ta、Ni、Pt、Ir、Ag或Au。
在本实施例中，所述半导体结构还包括：位于所述第三电极膜351和所述第四区D上的第二电极膜上的隔离介质层360，所述第一导电结构371和第二导电结构372还位于所述隔离介质层360内，并且，所述隔离介质层360的表面暴露出所述第一导电结构371的表面和所述第二导电结构372的表面。
在本实施例中，所述隔离介质层360的材料包括：SiO2、SiN、SiON或SiCOH。
在本实施例中，所述第一导电结构371包括第五区E、以及位于第五区E上的第六区F，所述第五区E的第一导电结构371贯穿第一区A上的第三电极膜351和第二介电膜340，所述第六区F的第一导电结构371的宽度大于所述第五区E的第一导电结构371的宽度。
由此，可通过贯穿所述第三电极膜351，使第五区E的第一导电结构371的侧壁面接触所述第三电极膜351，并使第五区E的第一导电结构371的底面与所述第一电极膜接触，与此同时，还可使第六区F的第一导电结构371的表面与第三电极膜351顶面接触。从而，增加了第一导电结构371与第三电极膜的接触面积，以减小半导体结构的寄生电阻并提高第一导电结构371与第三电极膜351的电连接可靠性，进而，进一步提高了半导体结构的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (13)

1.一种半导体结构，其特征在于，包括：
基底，所述基底包括依次排布且邻接的第一区、第二区、第三区和第四区；
位于所述第一区表面和所述第二区表面的第一电极膜；
位于所述第二区上的第一电极膜表面、所述第三区表面和所述第四区表面的第一介电膜；
位于所述第一介电膜上的第二电极膜；
位于所述第一区上的第一电极膜表面、以及所述第二电极膜表面的第二介电膜，且所述第二介电膜与所述第一介电膜在所述第一区和所述第二区的交界处连接；
位于所述第一区、第二区和第三区上的第二介电膜表面的第三电极膜；
相互独立的第一导电结构和第二导电结构，所述第一导电结构沿基底表面的法线方向贯穿第一区上的第三电极膜和第二介电膜，使所述第一导电结构与所述第三电极膜和所述第一电极膜连接，所述第二导电结构沿基底表面的法线方向贯穿所述第四区上的第二介电膜，使所述第二导电结构与所述第二电极膜连接。
2.如权利要求1所述的半导体结构，其特征在于，所述第一导电结构包括第五区、以及位于第五区上的第六区，所述第五区的第一导电结构贯穿第一区上的第三电极膜和第二介电膜，所述第六区的第一导电结构的宽度大于所述第五区的第一导电结构的宽度。
3.如权利要求1所述的半导体结构，其特征在于，还包括：位于所述第三电极膜和所述第四区上的第二电极膜上的隔离介质层，所述第一导电结构和第二导电结构还位于所述隔离介质层内，并且，所述隔离介质层的表面暴露出所述第一导电结构的表面和所述第二导电结构的表面。
4.如权利要求1所述的半导体结构，其特征在于，所述基底包括：衬底；位于第二区、第三区和第四区的衬底内的导电层，所述衬底表面暴露出所述导电层表面；位于所述导电层与所述衬底之间的第一缓冲膜；位于所述衬底表面和所述导电层表面的第二缓冲层。
5.如权利要求1所述的半导体结构，其特征在于，所述第一介电膜的材料包括SiO2、SiCN、SiN、SiON、HfO2、ZrO2、Al2O3、TiO2或SrTiO3；所述第二介电膜的材料包括SiO2、SiCN、SiN、SiON、HfO2、ZrO2、Al2O3、TiO2或SrTiO3。
6.如权利要求1所述的半导体结构，其特征在于，所述第一电极膜的材料包括TiN、TaN、Ti、Ta、Ni、Pt、Ir、Ag或Au；所述第二电极膜的材料包括TiN、TaN、Ti、Ta、Ni、Pt、Ir、Ag或Au；所述第三电极膜的材料包括TiN、TaN、Ti、Ta、Ni、Pt、Ir、Ag或Au。
7.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括依次排布且邻接的第一区、第二区、第三区和第四区；
在所述第一区表面和所述第二区表面形成第一电极膜；
形成所述第一电极膜之后，形成第一介电膜和第二电极膜，所述第一介电膜位于所述第二区上的第一电极膜表面、所述第三区表面和所述第四区表面，所述第二电极膜位于所述第一介电膜上；
在所述第一区上的第一电极膜表面、以及所述第二电极膜表面形成第二介电膜，所述第二介电膜与所述第一介电膜在所述第一区和所述第二区的交界处连接；
在所述第一区、第二区和第三区上的第二介电膜表面形成第三电极膜；
形成所述第三介电膜之后，形成相互独立的第一导电结构和第二导电结构，所述第一导电结构沿基底表面的法线方向贯穿第一区上的第三电极膜和第二介电膜，使所述第一导电结构与所述第三电极膜和所述第一电极膜连接，所述第二导电结构沿基底表面的法线方向贯穿所述第四区上的第二介电膜，使所述第二导电结构与所述第二电极膜连接。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述第一电极膜的形成方法包括：在所述第一区、第二区、第三区和第四区的基底表面沉积第一电极材料膜；在所述第一电极材料膜上形成第一掩模层，所述第一掩模层暴露出第三区和第四区上的第一电极材料膜表面；以所述第一掩模层为掩模，刻蚀所述第一电极材料膜，直至暴露出所述基底的表面。
9.如权利要求7所述的半导体结构的形成方法，其特征在于，所述第一介电膜和第二电极膜的形成方法包括：在所述第一电极膜表面、所述第三区表面和所述第四区表面沉积初始第一介电膜；在所述初始第一介电膜表面沉积初始第二电极膜；在所述初始第二电极膜上形成第二掩模层，所述第二掩模层暴露出第一区上的初始第二电极膜表面；以所述第二掩模层为掩模，刻蚀所述初始第二电极膜和所述初始第一介电膜，直至暴露出所述第一电极膜的表面。
10.如权利要求7所述的半导体结构的形成方法，其特征在于，所述第三电极膜的形成方法包括：在所述第二介电膜表面沉积初始第三电极膜；在所述初始第三电极膜上形成第三掩模层，所述第三掩模层暴露出第四区上的初始第三电极膜表面；以所述第三掩模层为掩模刻蚀所述初始第三电极膜，直至暴露出所述第二介电膜的表面。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述第三掩模层还暴露出部分第一区上的初始第三电极膜表面；所述半导体结构的形成方法还包括：在以所述第三掩模层为掩模，刻蚀第四区上暴露的初始第三电极膜的同时，还刻蚀部分第一区上暴露的初始第三电极膜，在形成第三电极膜的同时，形成位于第一区的第三电极膜内的第一开口，所述第一开口的底部暴露出所述第二介电膜的表面。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，还包括：在形成所述第一导电结构和第二导电结构之前，在所述第一开口内、所述第三电极膜上、以及所述第四区上的第二介电膜上形成隔离介质层；所述隔离介质层的表面暴露出所述第一导电结构的表面和所述第二导电结构的表面。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述第一导电结构和第二导电结构的形成方法包括：刻蚀所述隔离介质层和第二介电膜，直至去除第一开口内的隔离介质层，并暴露出第四区上的第二电极膜、以及第一开口下方的第一电极膜表面，在所述隔离介质层内形成第一导电开口和第二导电开口，所述第一导电开口的侧壁面暴露出第一区上的第三电极膜表面，所述第一导电开口的底部暴露出第一区上的第一电极膜表面，并且，所述第二导电开口的底部暴露出第四区上的第二电极膜表面；在所述第一导电开口内、所述第二导电开口内、以及所述隔离介质层表面形成导电材料层，所述导电材料层表面高于所述隔离介质层表面；平坦化所述导电材料层，直至暴露出隔离介质层表面。
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