KR20040008851A - 일정한 커패시턴스를 갖는 금속-절연체-금속 커패시터 및이를 포함하는 반도체 소자 - Google Patents

일정한 커패시턴스를 갖는 금속-절연체-금속 커패시터 및이를 포함하는 반도체 소자 Download PDF

Info

Publication number
KR20040008851A
KR20040008851A KR1020020042573A KR20020042573A KR20040008851A KR 20040008851 A KR20040008851 A KR 20040008851A KR 1020020042573 A KR1020020042573 A KR 1020020042573A KR 20020042573 A KR20020042573 A KR 20020042573A KR 20040008851 A KR20040008851 A KR 20040008851A
Authority
KR
South Korea
Prior art keywords
film
metal
capacitor
dielectric
interlayer insulating
Prior art date
Application number
KR1020020042573A
Other languages
English (en)
Other versions
KR100480603B1 (ko
Inventor
이수철
장동열
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2002-0042573A priority Critical patent/KR100480603B1/ko
Priority to US10/439,519 priority patent/US6836399B2/en
Priority to CNB031597319A priority patent/CN100431151C/zh
Priority to DE10330490A priority patent/DE10330490B4/de
Priority to JP2003272530A priority patent/JP2004056139A/ja
Publication of KR20040008851A publication Critical patent/KR20040008851A/ko
Application granted granted Critical
Publication of KR100480603B1 publication Critical patent/KR100480603B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/38—Multiple capacitors, i.e. structural combinations of fixed capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/33—Thin- or thick-film capacitors 
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0805—Capacitors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명의 금속-절연체-금속 커패시터는, 상호 병렬 연결된 제1 커패시터 및 제2 커패시터를 포함한다. 제1 커패시터는, 제1 하부 금속막, 제1 유전체막 및 제1 상부 금속막이 순차적으로 적층되어 형성된다. 제2 커패시터는 제2 하부 금속막, 제2 유전체막 및 제2 상부 금속막이 순차적으로 적층되어 형성된다. 제2 커패시터의 제2 하부 금속막은 제1 커패시터의 제1 상부 금속막과 전기적으로 연결되고, 제2 커패시터의 제2 상부 금속막은 제1 커패시터의 제1 하부 금속막과 전기적으로 연결된다.

Description

일정한 커패시턴스를 갖는 금속-절연체-금속 커패시터 및 이를 포함하는 반도체 소자{Metal-Insulator-Metal capacitor having constant capacitance and semiconductor device having the capacitor}
본 발명은 금속-절연체-금속 커패시터 및 이를 포함하는 반도체 소자에 관한 것으로서, 특히 일정한 커패시턴스를 갖는 금속-절연체-금속 커패시터 및 이를 포함하는 반도체 소자에 관한 것이다.
반도체 소자의 용도가 다양해짐에 따라 고속 및 대용량의 커패시터가 요구되고 있다. 일반적으로, 커패시터의 고속화를 위해서는 커패시터 전극의 저항을 감소시켜 주파수 의존성을 작게 하여야 하며, 커패시터의 대용량화를 위해서는 커패시터 전극 사이에 내재하는 유전체막의 두께를 감소시키거나 유전율이 높은 물질을 유전체막으로 사용하거나 또는 전극의 면적을 증가시켜야 한다.
반도체 소자에서 사용되는 커패시터로는, 그 접합 구조에 따라서, 모스 구조, pn 접합 구조, 폴리실리콘-절연체-폴리실리콘(PIP) 구조 및 금속-절연체-금속(MIM) 구조 등의 커패시터들이 있다. 이 중에서 금속-절연체-금속 구조를 제외한 나머지 구조를 갖는 커패시터들은 적어도 한쪽 전극 물질로서 단결정 실리콘이나 다결정 실리콘을 사용한다. 그러나 단결정 실리콘 또는 다결정 실리콘은, 그 물질 특성으로 인하여 커패시터 전극의 저항을 감소시키는데는 한계를 나타내고 있다. 따라서 고속의 커패시터가 요구되는 응용 분야에서는 저 저항의 커패시터 전극을 쉽게 실현할 수 있는 금속-절연체-금속 커패시터가 주로 사용된다.
도 1a는 일반적인 금속-절연체-금속 커패시터를 나타내 보인 도면이다. 그리고 도 1b는 도 1a의 금속-절연체-금속 커패시터의 등가 회로도이다.
먼저 도 1a를 참조하면, 금속-절연체-금속 커패시터(10)는, 하부 금속막(11), 유전체막(12) 및 상부 금속막(13)을 포함한다. 상기 유전체막(12)은 하부 금속막(11)과 상부 금속막(13) 사이에 배치된다. 통상적으로, 상부 금속막(13)은 일정 크기의 전압(V)을 공급하는 전원에 연결되고, 하부 금속막(11)은 접지된다. 상기 금속-절연체-금속 커패시터(10)는, 도 1b에 도시된 바와 같이, 일정 크기의 커패시턴스(C)를 갖는데, 이상적인 경우 상기 커패시턴스(C)는 전압(V)의 변화에 무관하게 항상 일정한 값을 나타내어야 한다.
도 2는 도 1a의 커패시터의 전압-커패시턴스 특성을 나타내 보인 그래프이다.
도 2에 도시된 바와 같이, 일반적인 금속-절연체-금속 커패시터(10)의 커패시턴스(C)는, 이상적인 경우와 달리 실질적으로는, 전압(V)이 변화함에 따라 함께 변화한다. 이 변화는 두 가지로 대별될 수 있는데, 하나는 전압(V)이 증가함에 따라 커패시턴스(C)도 함께 증가하는 경우(21)와, 다른 하나는 전압(V)이 증가함에 따라 커패시턴스(C)는 감소하는 경우(22)이다.
전압(V)이 증가함에 따라 커패시턴스(C)가 증가하느냐 감소하느냐는 유전체막(12)을 구성하는 물질에 따라 달라질 수 있다. 예를 들면, 금속-절연체-금속 커패시터의 유전체막(12)이 실리콘 나이트라이드(SiXNY)로 이루어진 경우, 전압(V)이증가함에 따라 커패시턴스(C)는 감소된다. 이와 같이, 이론적으로는 전압(V)이 증가하더라도 금속-절연체-금속 커패시터(10)의 커패시턴스(C)는 일정하여야 하지만, 실질적으로 전압(V)이 증가함에 따라 커패시턴스(C)도 변화하게 되며, 이는 특히 금속-절연체-금속 커패시터가 정밀한 반도체 소자에 채용될 경우 소자의 안정성을 크게 열악하게 할 수 있다는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는, 양단에 인가되는 전압이 변화하더라도 일정한 커패시턴스를 갖는 금속-절연체-금속 커패시터를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기와 같은 금속-절연체-금속 커패시터를 포함하는 반도체 소자를 제공하는 것이다.
도 1a는 일반적인 금속-절연체-금속 커패시터를 나타내 보인 도면이다.
도 1b는 도 1a의 금속-절연체-금속 커패시터의 등가 회로도이다.
도 2는 도 1a의 커패시터의 전압-커패시턴스 특성을 나타내 보인 그래프이다.
도 3a는 본 발명에 따른 금속-절연체-금속 커패시터를 나타내 보인 도면이다.
도 3b는 도 3a의 금속-절연체-금속 커패시터의 등가 회로도이다.
도 4는 도 3a의 금속-절연체-금속 커패시터의 배선을 설명하기 위하여 나타내 보인 레이아웃도이다.
도 5a는 도 4의 A-A'를 따라 나타내 보인 본 발명에 따른 반도체 소자의 단면도이다.
도 5b는 도 4의 B-B'를 따라 나타내 보인 본 발명에 따른 반도체 소자의 단면도이다.
도 6은 도 3a의 금속-절연체-금속 커패시터의 전압-커패시턴스 특성을 나타내 보인 그래프이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 금속-절연체-금속 커패시터는, 제1 하부 금속막, 제1 유전체막 및 제1 상부 금속막이 순차적으로 적층되어 형성된 제1 커패시터; 및 제2 하부 금속막, 제2 유전체막 및 제2 상부 금속막이 순차적으로 적층되며, 상기 제2 하부 금속막은 상기 제1 상부 금속막과 전기적으로 연결되고, 상기 제2 상부 금속막은 상기 제1 하부 금속막과 전기적으로 연결된 제2 커패시터를 포함하는 것을 특징으로 한다.
상기 제1 커패시터의 제1 상부 금속막 및 상기 제2 커패시터의 제2 하부 금속막은 일정 크기의 전압원에 연결되고, 상기 제1 커패시터의 제1 하부 금속막 및 상기 제2 커패시터의 제2 상부 금속막은 접지되는 것이 바람직하다.
상기 제1 유전체막은, SiO2막, SiXNY막, SiXOYFZ막, SiXOYNZ막 또는 SiXOYHZ막을 포함하는 것이 바람직하다.
상기 제2 유전체막은, SiO2막, SiXNY막, SiXOYFZ막, SiXOYNZ막 또는 SiXOYHZ막을 포함하는 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자는, 반도체 기판; 상기 반도체 기판 위에 형성된 제1 층간 절연막; 상기 제1 층간 절연막 표면 위인 제1 레벨상에서 제2 층간 절연막에 의해 상호 이격되도록 형성된 제1 하부 금속막 및 제2 하부 금속막; 상기 제1 하부 금속막 위에 형성된 제1 유전체막; 상기 제2 하부 금속막 위에 형성된 제2 유전체막; 상기 제1 유전체막 및 제2 유전체막을 상호 이격시키는 제3 층간 절연막; 및 상기 제1 유전체막 및 상기 제2 유전체막의 상부 표면 위인 제2 레벨상에서 상호 이격되면서, 상기 제1 유전체막 및 상기 제2 유전체막 위에 각각 형성된 제1 상부 금속막 및 제2 상부 금속막을 포함하는 것을 특징으로 한다.
상기 제1 유전체막은, SiO2막, SiXNY막, SiXOYFZ막, SiXOYNZ막 또는 SiXOYHZ막을 포함하는 것이 바람직하다.
상기 제2 유전체막은, SiO2막, SiXNY막, SiXOYFZ막, SiXOYNZ막 또는 SiXOYHZ막을 포함하는 것이 바람직하다.
상기 제1 층간 절연막, 제2 층간 절연막 및 제3 층간 절연막을 관통하여 상기 반도체 소자의 액티브 영역과 상기 제2 상부 금속막을 연결하는 제1 도전성 컨택을 더 포함하는 것이 바람직하다.
상기 제1 층간 절연막을 관통하여 상기 반도체 소자의 액티브 영역과 상기 제2 하부 금속막을 연결하는 제2 도전성 컨택을 더 포함하는 것이 바람직하다.
상기 제3 층간 절연막을 관통하여 상기 제2 상부 금속막과 상기 제1 하부 금속막을 연결하는 제3 도전성 컨택을 더 포함하는 것이 바람직하다.
상기 제3 층간 절연막을 관통하여 상기 제1 상부 금속막과 상기 제2 하부 금속막을 연결하는 제4 도전성 컨택을 더 포함하는 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 3a는 본 발명에 따른 금속-절연체-금속 커패시터를 나타내 보인 도면이다. 그리고 도 3b는 도 3a의 금속-절연체-금속 커패시터의 등가 회로도이다.
도 3a 및 도 3b를 참조하면, 본 발명에 따른 금속-절연체-금속 커패시터는, 제1 커패시터(310) 및 제2 커패시터(320)를 포함한다. 제1 커패시터(310)는, 제1 하부 금속막(311), 제1 유전체막(312) 및 제1 상부 금속막(312)을 포함한다. 제1 유전체막(312)은 제1 하부 금속막(311)과 제1 상부 금속막(313) 사이에 배치된다. 제2 커패시터(320)는, 제2 하부 금속막(321), 제2 유전체막(322) 및 제2 상부 금속막(323)을 포함한다. 제2 유전체막(322)은 제2 하부 금속막(321)과 제2 상부 금속막(323) 사이에 배치된다.
상기 제1 하부 금속막(311), 제1 상부 금속막(313), 제2 하부 금속막(321) 및 제2 상부 금속막(323)은 저항이 작은 금속 물질막을 사용하여 형성한다. 그리고 상기 제1 유전체막(312)은 SiO2막, SiXNY막, SiXOYFZ막, SiXOYNZ막 또는 SiXOYHZ막을 포함할 수 있다. 마찬가지로 상기 제2 유전체막(322)도 SiO2막, SiXNY막, SiXOYFZ막, SiXOYNZ막 또는 SiXOYHZ막을 포함할 수 있다.
상기 제1 커패시터(310) 및 제2 커패시터(320)는 전기적으로 병렬 연결된다. 이를 위하여, 제1 커패시터(310)의 제1 하부 금속막(311)은 제2 커패시터(320)의 제2 상부 금속막(323)과 전기적으로 연결된다. 그리고 제1 커패시터(310)의 제1 상부 금속막(313)은 제2 커패시터(320)의 제2 하부 금속막(321)과 전기적으로 연결된다. 따라서 제1 커패시터(310)의 제1 상부 금속막(313)과 제2 커패시터(320)의 제2 하부 금속막(321)에는 일정 크기의 전압(V)이 인가된다. 반면에 제1 커패시터(310)의 제1 하부 금속막(311)과 제2 커패시터(320)의 제2 상부 금속막(323)은 접지된다.
이와 같이 제1 커패시터(310) 및 제2 커패시터(320)가 병렬 연결된 금속-절연체-금속 커패시터의 전체 커패시턴스(CT)는 제1 커패시터(310)의 제1 커패시턴스(C1)와 제2 커패시터(320)의 제2 커패시턴스(C2)의 합이 된다. 제1 커패시터(310)의 제1 커패시턴스(C1)는 전압(V)이 증가함에 따라 함께 변화한다. 마찬가지로 제2 커패시터(320)의 제2 커패시턴스(C2)도 전압(V)이 증가함에 따라 역시변화한다.
도 6에는 본 발명에 따른 금속-절연체-금속 커패시터의 전압-커패시턴스 특성이 도시되어 있다.
도 6을 참조하여, 보다 상세히 설명하면, 전압(V)이 증가함에 따라 제1 커패시터(310)의 제1 커패시턴스(C1)와 제2 커패시터(320)의 제2 커패시턴스(C2)는 반대로 변화한다. 즉 전압(V)이 증가함에 따라 제1 커패시터(310)의 제1 커패시턴스(C1)는 점점 감소하는 반면에, 제2 커패시터(320)의 제2 커패시턴스(C2)는 점점 증가한다. 이는 제1 커패시터(310)와 제2 커패시터(320)의 전압(V) 인가 방향이 반대가 되기 때문이다. 즉 제1 커패시터(310)의 경우에 제1 상부 전극막(313)에 전압(V)이 인가되지만, 제2 커패시터(320)의 경우에는 제2 하부 전극막(321)에 전압(V)이 인가되며, 마찬가지로 제1 커패시터(310)의 경우에 제1 하부 전극막(311)이 접지되지만, 제2 커패시터(320)의 경우에는 제2 상부 전극막(323)이 접지되기 때문이다.
따라서 전압(V)이 변화함에 따라 제1 커패시터(310)의 제1 커패시턴스(C1)와 제2 커패시터(320)의 제2 커패시턴스(C2)는 반대로 변화하며, 그 변화폭 또한 같다. 도 3b에 도시되었으며, 앞서 설명한 바와 같이, 제1 커패시터(310)와 제2 커패시터(320)는 병렬 연결되어 있으므로, 전체 커패시턴스(CT)는 제1 커패시턴스(C1)와 제2 커패시턴스(C2)의 합이 된다. 결국 제1 커패시턴스(C1)의 감소분과 제2 커패시턴스(C2)의 증가분이 상호 상쇄되어, 비록 전압(V)이 증가하더라도 전체 커패시턴스(CT)는 항상 일정하게 유지된다.
도 4는 본 발명에 따른 금속-절연체-금속 커패시터를 반도체 소자에 적용하는 경우에서의 전극 배선을 설명하기 위하여 나타내 보인 레이아웃도이다. 그리고 도 5a 및 도 5b는 각각 도 4의 A-A' 및 B-B'를 따라 나타내 보인 단면도들이다.
먼저 도 4를 참조하면, 제1 커패시터(310)의 제1 하부 전극막(311)이 아래에 배치되고, 제1 상부 전극막(313)은 제1 하부 전극막(313) 위에 배치된다. 도면에 나타나지는 않았지만, 제1 하부 전극막(311) 및 제1 상부 전극막(313) 사이에는 제1 유전체막이 배치된다. 제1 커패시터(310)의 구조와 마찬가지로, 제2 커패시터(320)의 제2 하부 전극막(321)이 아래에 배치되고, 제2 상부 전극막(323)은 제2 하부 전극막(323) 위에 배치된다. 역시 도면에 나타나지는 않았지만, 제2 하부 전극막(321) 및 제2 상부 전극막(323) 사이에는 제2 유전체막이 배치된다.
도 4의 레이아웃도의 상부에서 제1 상부 전극막(313)은 제1 하부 전극막(311) 밖으로 돌출되며, 마찬가지로 제2 하부 전극막(321)은 제2 상부 전극막(323) 밖으로 돌출된다. 제1 상부 전극막(313)의 돌출부와 제2 하부 전극막(321)의 돌출부는 상호 중첩되며, 컨택 영역(524')에 의해 상호 컨택된다. 도 4의 레이아웃도의 하부에서는, 제1 하부 전극막(311)이 제1 상부 전극막(313) 밖으로 돌출되며, 마찬가지로 제2 상부 전극막(323)은 제2 하부 전극막(321) 밖으로 돌출된다. 제1 하부 전극막(311)의 돌출부와 제2 상부 전극막(323)의 돌출부도상호 중첩되며, 컨택 영역(523')에 의해 상호 컨택된다.
제2 커패시터(320)의 제2 하부 금속막(321)과 제2 상부 금속막(323)은 서로 다른 영역에서 각각 돌출된 부분을 포함한다. 제2 상부 금속막(323)의 돌출 부분에는 컨택 영역(521')이 존재하며, 이 컨택 영역(521')에서 제2 상부 금속막(323)은, 예컨대 반도체 기판과 컨택된다. 마찬가지로 제2 하부 금속막(321)의 돌출 부분에도 컨택 영역(522')이 존재하며, 이 컨택 영역(522')에서 제2 하부 금속막(321)이, 예컨대 반도체 기판과 컨택된다.
상기 컨택 구조를 도 5a 및 도 5b를 참조하여 보다 상세히 설명하면 다음과 같다.
먼저 반도체 기판(500) 위에는 제1 층간 절연막(511)이 형성된다. 상기 반도체 기판(500) 내에는 불순물 영역이 포함될 수 있으며, 반도체 기판(500)과 제1 층간 절연막(511) 사이에는 다른 층들 또는 영역들이 개재될 수도 있다. 상기 제1 층간 절연막(511) 표면 위인 제1 레벨(L1)상에는 금속막 패턴들이 형성되는데, 이 금속막 패턴들은 각각 제1 하부 금속막(311)과 제2 하부 금속막(321)이다. 제1 하부 금속막(311)과 제2 하부 금속막(321) 사이에는 제2 층간 절연막(512)이 배치되어, 제1 하부 금속막(311) 및 제2 하부 금속막(321)을 상호 전기적으로 절연시킨다.
제1 하부 금속막(311), 제2 하부 금속막(321) 및 제2 층간 절연막(512) 위에는 유전체막 패턴들이 형성되는데, 이 유전체막 패턴들은 각각 제1 유전체막(312) 및 제2 유전체막(322)이다. 제1 유전체막(312)과 제2 유전체막(322) 사이에는 제3층간 절연막(513)이 배치되어, 제1 유전체막(312) 및 제2 유전체막(322)을 상호 전기적으로 절연시킨다. 상기 제1 유전체막(312)은 SiO2막, SiXNY막, SiXOYFZ막, SiXOYNZ막 또는 SiXOYHZ막을 포함할 수 있다. 마찬가지로 상기 제2 유전체막(322)도 SiO2막, SiXNY막, SiXOYFZ막, SiXOYNZ막 또는 SiXOYHZ막을 포함할 수 있다.
제1 유전체막(312), 제2 유전체막(322) 및 제3 층간 절연막(513)의 표면 위인 제2 레벨(L2)상에는 역시 금속막 패턴들이 형성되는데, 이 금속막 패턴들은 각각 제1 상부 전극막(313) 및 제2 상부 전극막(323)이다. 제1 상부 전극막(313) 및 제2 상부 전극막(323)은 상호 전기적으로 절연된다.
상기 제2 상부 금속막(323)은, 제1 층간 절연막(511), 제2 층간 절연막(512) 및 제3 층간 절연막(513)을 관통하는 제1 도전성 컨택(521)에 의해, 상기 반도체 소자(500), 예컨대 액티브 영역과 컨택된다. 상기 제2 하부 금속막(321)은, 제1 층간 절연막(511)을 관통하는 제2 도전성 컨택(522)에 의해, 상기 반도체 소자(500), 예컨대 액티브 영역과 컨택된다. 그리고 제3 층간 절연막(513)을 관통하는 제3 도전성 컨택(523)에 의해, 상기 제2 상부 금속막(323)과 제1 하부 금속막(311)이 연결된다. 또한 제3 층간 절연막(513)을 관통하는 제4 도전성 컨택(524)에 의해, 상기 제1 상부 금속막(313)과 제2 하부 금속막(321)이 연결된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
이상의 설명에서와 같이, 본 발명에 따른 금속-절연체-금속 커패시터는, 제1 커패시터의 하부 전극 및 상부 전극이 각각 제2 커패시터의 상부 전극 및 하부 전극에 연결되도록 함으로써, 커패시터 양단에 인가되는 전압이 변화됨에 따른 커패시턴스의 변화분이 제1 커패시터 및 제2 커패시터에 의해 상호 보상되도록 함으로써 일정한 커패시턴스를 갖도록 할 수 있다는 이점이 있다. 그리고 상기 금속-절연체-금속 커패시터를 포함하는 반도체 소자는, 정밀한 응용 분야에 사용하더라도, 전압 변화에 따른 커패시턴스 변화가 거의 없으므로 소자의 안정성을 크게 증가할 수 있다는 이점을 제공한다.

Claims (11)

  1. 제1 하부 금속막, 제1 유전체막 및 제1 상부 금속막이 순차적으로 적층되어 형성된 제1 커패시터; 및
    제2 하부 금속막, 제2 유전체막 및 제2 상부 금속막이 순차적으로 적층되며, 상기 제2 하부 금속막은 상기 제1 상부 금속막과 전기적으로 연결되고, 상기 제2 상부 금속막은 상기 제1 하부 금속막과 전기적으로 연결된 제2 커패시터를 포함하는 것을 특징으로 하는 금속-절연체-금속 커패시터.
  2. 제1항에 있어서,
    상기 제1 커패시터의 제1 상부 금속막 및 상기 제2 커패시터의 제2 하부 금속막은 일정 크기의 전압원에 연결되고, 상기 제1 커패시터의 제1 하부 금속막 및 상기 제2 커패시터의 제2 상부 금속막은 접지되는 것을 특징으로 하는 금속-절연체-금속 커패시터.
  3. 제1항에 있어서,
    상기 제1 유전체막은, SiO2막, SiXNY막, SiXOYFZ막, SiXOYNZ막 또는 SiXOYHZ막을 포함하는 것을 특징으로 하는 금속-절연체-금속 커패시터.
  4. 제1항에 있어서,
    상기 제2 유전체막은, SiO2막, SiXNY막, SiXOYFZ막, SiXOYNZ막 또는 SiXOYHZ막을 포함하는 것을 특징으로 하는 금속-절연체-금속 커패시터.
  5. 반도체 기판;
    상기 반도체 기판 위에 형성된 제1 층간 절연막;
    상기 제1 층간 절연막 표면 위인 제1 레벨상에서 제2 층간 절연막에 의해 상호 이격되도록 형성된 제1 하부 금속막 및 제2 하부 금속막;
    상기 제1 하부 금속막 위에 형성된 제1 유전체막;
    상기 제2 하부 금속막 위에 형성된 제2 유전체막;
    상기 제1 유전체막 및 제2 유전체막을 상호 이격시키는 제3 층간 절연막; 및
    상기 제1 유전체막 및 상기 제2 유전체막의 상부 표면 위인 제2 레벨상에서 상호 이격되면서, 상기 제1 유전체막 및 상기 제2 유전체막 위에 각각 형성된 제1 상부 금속막 및 제2 상부 금속막을 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제5항에 있어서,
    상기 제1 유전체막은, SiO2막, SiXNY막, SiXOYFZ막, SiXOYNZ막 또는 SiXOYHZ막을 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제5항에 있어서,
    상기 제2 유전체막은, SiO2막, SiXNY막, SiXOYFZ막, SiXOYNZ막 또는 SiXOYHZ막을 포함하는 것을 특징으로 하는 반도체 소자.
  8. 제5항에 있어서,
    상기 제1 층간 절연막, 제2 층간 절연막 및 제3 층간 절연막을 관통하여 상기 반도체 소자의 액티브 영역과 상기 제2 상부 금속막을 연결하는 제1 도전성 컨택을 더 포함하는 것을 특징으로 하는 반도체 소자.
  9. 제5항에 있어서,
    상기 제1 층간 절연막을 관통하여 상기 반도체 소자의 액티브 영역과 상기 제2 하부 금속막을 연결하는 제2 도전성 컨택을 더 포함하는 것을 특징으로 하는 반도체 소자.
  10. 제5항에 있어서,
    상기 제3 층간 절연막을 관통하여 상기 제2 상부 금속막과 상기 제1 하부 금속막을 연결하는 제3 도전성 컨택을 더 포함하는 것을 특징으로 하는 반도체 소자.
  11. 제5항에 있어서,
    상기 제3 층간 절연막을 관통하여 상기 제1 상부 금속막과 상기 제2 하부 금속막을 연결하는 제4 도전성 컨택을 더 포함하는 것을 특징으로 하는 반도체 소자.
KR10-2002-0042573A 2002-07-19 2002-07-19 일정한 커패시턴스를 갖는 금속-절연체-금속 커패시터를 포함하는 반도체 소자 KR100480603B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR10-2002-0042573A KR100480603B1 (ko) 2002-07-19 2002-07-19 일정한 커패시턴스를 갖는 금속-절연체-금속 커패시터를 포함하는 반도체 소자
US10/439,519 US6836399B2 (en) 2002-07-19 2003-05-16 Integrated circuit metal-insulator-metal capacitors formed of pairs of capacitors connected in antiparallel
CNB031597319A CN100431151C (zh) 2002-07-19 2003-06-30 集成电路电容器
DE10330490A DE10330490B4 (de) 2002-07-19 2003-07-01 Integrierte MIM-Kondensatorstruktur
JP2003272530A JP2004056139A (ja) 2002-07-19 2003-07-09 一定のキャパシタンスを有する金属−絶縁体−金属キャパシタ及びこれを含む半導体素子

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0042573A KR100480603B1 (ko) 2002-07-19 2002-07-19 일정한 커패시턴스를 갖는 금속-절연체-금속 커패시터를 포함하는 반도체 소자

Publications (2)

Publication Number Publication Date
KR20040008851A true KR20040008851A (ko) 2004-01-31
KR100480603B1 KR100480603B1 (ko) 2005-04-06

Family

ID=30439364

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0042573A KR100480603B1 (ko) 2002-07-19 2002-07-19 일정한 커패시턴스를 갖는 금속-절연체-금속 커패시터를 포함하는 반도체 소자

Country Status (5)

Country Link
US (1) US6836399B2 (ko)
JP (1) JP2004056139A (ko)
KR (1) KR100480603B1 (ko)
CN (1) CN100431151C (ko)
DE (1) DE10330490B4 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120100765A (ko) * 2011-03-03 2012-09-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기억 장치 및 그 제작 방법

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6919244B1 (en) * 2004-03-10 2005-07-19 Motorola, Inc. Method of making a semiconductor device, and semiconductor device made thereby
JP5038612B2 (ja) * 2005-09-29 2012-10-03 富士通セミコンダクター株式会社 半導体装置
US7763923B2 (en) 2005-12-29 2010-07-27 Taiwan Semiconductor Manufacturing Co., Ltd. Metal-insulator-metal capacitor structure having low voltage dependence
JP2007294848A (ja) * 2006-03-30 2007-11-08 Eudyna Devices Inc キャパシタおよび電子回路
US20070267733A1 (en) * 2006-05-18 2007-11-22 International Business Machines Corporation Symmetrical MIMCAP capacitor design
KR100852210B1 (ko) 2007-04-26 2008-08-13 삼성전자주식회사 커패시터 유닛 및 그 형성 방법
US8101495B2 (en) 2008-03-13 2012-01-24 Infineon Technologies Ag MIM capacitors in semiconductor components
US7602599B1 (en) * 2008-07-09 2009-10-13 United Microelectronics Corp. Metal-metal capacitor and method of making the same
US8729666B2 (en) * 2009-09-23 2014-05-20 X-Fab Semiconductor Foundries Ag Ultra-low voltage coefficient capacitors
CN102610660A (zh) * 2012-03-31 2012-07-25 上海宏力半导体制造有限公司 层叠mim电容器结构以及半导体器件
US8952748B2 (en) * 2013-03-13 2015-02-10 Futurewei Technologies, Inc. Circuit and method for a multi-mode filter
CN103367329B (zh) * 2013-07-23 2016-03-30 上海华力微电子有限公司 用于测试mim电容的半导体结构
CN106449605B (zh) * 2015-08-12 2018-12-21 中芯国际集成电路制造(上海)有限公司 Mim电容结构
JP6583014B2 (ja) * 2016-01-22 2019-10-02 株式会社デンソー 半導体装置の製造方法
CN107591388A (zh) * 2017-09-01 2018-01-16 格科微电子（上海）有限公司 金属层‑绝缘层‑金属层电容器及其形成方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4918454A (en) * 1988-10-13 1990-04-17 Crystal Semiconductor Corporation Compensated capacitors for switched capacitor input of an analog-to-digital converter
JP3045419B2 (ja) * 1991-11-08 2000-05-29 ローム株式会社 誘電体膜コンデンサ
JPH05226582A (ja) * 1992-02-12 1993-09-03 Hitachi Ltd 化合物半導体装置
JPH07115174A (ja) * 1993-10-19 1995-05-02 Matsushita Electric Ind Co Ltd 容量回路を有する半導体装置
KR0183739B1 (ko) * 1995-09-19 1999-03-20 김광호 감결합 커패시터를 포함하는 반도체 장치 및 그 제조방법
US6078072A (en) * 1997-10-01 2000-06-20 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having a capacitor
US6069050A (en) * 1997-10-20 2000-05-30 Taiwan Semiconductor Manufacturing Company Cross-coupled capacitors for improved voltage coefficient
JP3516593B2 (ja) * 1998-09-22 2004-04-05 シャープ株式会社 半導体装置及びその製造方法
KR100587662B1 (ko) * 1999-05-27 2006-06-08 삼성전자주식회사 반도체 소자의 커패시터 및 그 제조방법
JP3586638B2 (ja) * 2000-11-13 2004-11-10 シャープ株式会社 半導体容量装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120100765A (ko) * 2011-03-03 2012-09-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기억 장치 및 그 제작 방법

Also Published As

Publication number Publication date
CN1489213A (zh) 2004-04-14
DE10330490B4 (de) 2008-12-04
JP2004056139A (ja) 2004-02-19
US20040012911A1 (en) 2004-01-22
US6836399B2 (en) 2004-12-28
KR100480603B1 (ko) 2005-04-06
CN100431151C (zh) 2008-11-05
DE10330490A1 (de) 2004-02-19

Similar Documents

Publication Publication Date Title
KR100480603B1 (ko) 일정한 커패시턴스를 갖는 금속-절연체-금속 커패시터를 포함하는 반도체 소자
US6683341B1 (en) Voltage-variable capacitor with increased current conducting perimeter
EP0905792B1 (en) Stacked-fringe integrated circuit capacitors
US7598592B2 (en) Capacitor structure for integrated circuit
KR930018716A (ko) 모놀리식 고전압 캐패시터 및 그의 제조방법
WO2000031779A1 (en) An improved high quality factor capacitor
US6278158B1 (en) Voltage variable capacitor with improved C-V linearity
CN108123041B (zh) Mim电容器及其制作方法
CA2409683A1 (en) Variable capacitance capacitor
JPH03257855A (ja) 半導体装置
GB2406443A (en) Phase Shifter Having An Adjustable Thin Film Capacitor
KR20070045722A (ko) 고전압용 ｍｉｍ 커패시터 및 그 제조 방법
KR20050122634A (ko) 반도체 소자의 엠아이엠 캐패시터 형성방법 및 엠아이엠캐패시터
JP2005093531A (ja) 半導体素子の構造とその製造方法
WO2003017371A3 (de) Integrierte halbleiterschaltung mit einem varaktor
US20210327867A1 (en) Integrated rc architecture, and methods of fabrication thereof
JPH0620874A (ja) 可変静電容量素子
JP2001267497A (ja) 可変容量素子
KR100928511B1 (ko) 반도체 소자 및 그 제조 방법
KR101057694B1 (ko) 적층형 엠아이엠 캐패시터
CN111900251A (zh) Mom电容器及半导体元件
WO2012007060A1 (en) Capacitor structures for semiconductor device
JPH04243157A (ja) 半導体集積回路装置
EP1267409A2 (en) Capacitor
JPH0475344A (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130228

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140228

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20150302

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170228

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20180228

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20190228

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20200228

Year of fee payment: 16