CN116458282A - 用于金属-绝缘体-金属电容器的四层高k - Google Patents
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- 229910052751 metal Inorganic materials 0.000 title claims abstract description 122
- 239000002184 metal Substances 0.000 title claims abstract description 122
- 239000003990 capacitor Substances 0.000 title claims abstract description 43
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims abstract description 69
- 239000004065 semiconductor Substances 0.000 claims abstract description 21
- 238000000034 method Methods 0.000 claims description 29
- 230000015556 catabolic process Effects 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 229
- 239000011229 interlayer Substances 0.000 description 6
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 239000003989 dielectric material Substances 0.000 description 4
- 238000002161 passivation Methods 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000011112 process operation Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 238000000429 assembly Methods 0.000 description 1
- 230000000712 assembly Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000000306 component Substances 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000004615 ingredient Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000005405 multipole Effects 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 239000000376 reactant Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000007736 thin film deposition technique Methods 0.000 description 1
- 230000036962 time dependent Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
- H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
- H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
- H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
- H01L21/02181—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
一种半导体结构及其制造方法，包括包含与第二金属层交错的第一金属层的序列的多电极堆叠电容器。四层堆叠体将第一金属层中的每个与第二金属层中的每个分隔开，四层电介质堆叠体包括由Al2O3制成的第一电介质层、由HfO2制成的第二电介质层、由Al2O3制成的第三电介质层和由HfO2制成的第四电介质层。
Description
背景技术
本发明总体上涉及半导体器件领域，并且更具体地涉及具有对称泄露和击穿行为的堆叠式电容器的制造。
在半导体工业中，在诸如动态随机存取存储器(DRAM)存储、保护免受高能环境、解耦电容器等应用中，已经使用了高容量电容器多年。随着集成电路不断变得更加密集地构建，对于最优系统性能，需要小且强大的去耦电容器。
发明内容
通过提供一种用于形成半导体结构的方法，克服了现有技术的缺点，并提供了附加的优点，该方法包括形成包括与第二金属层交错的第一金属层的序列的多个电极堆叠电容器。四层堆叠体将所述第一金属层中的每一者与所述第二金属层中的每一者分离。四层电介质堆叠体包括由氧化铝(Al2O3)制成的第一电介质层、由氧化铪(HfO2)制成的第二电介质层、由Al2O3制成的第三电介质层和由HfO2制成的第四电介质层。
本发明的另一实施例提供一种形成半导体结构的方法，该方法包括：形成第一金属层；在该第一金属层的表面上形成第一四层电介质堆叠体；在该第一四层电介质堆叠体的表面上形成第二金属层；形成布置在该第二金属层的表面上的第二四层电介质堆叠体；并且形成布置在该第二四层电介质堆叠体的表面上的第三金属层。该第一四层电介质堆叠体和该第二四层电介质堆叠体中的每一者包括包含Al2O3的第一电介质层、包含HfO2的第二电介质层、包含Al2O3的第三电介质层以及包含HfO2的第四电介质层。
本发明的另一实施例提供了一种半导体结构，该半导体结构包括第一金属层、布置在该第一金属层的表面上的第一四层电介质堆叠体、布置在该第一四层电介质堆叠体的表面上的第二金属层、布置在该第二金属层的表面上的第二四层电介质堆叠体、以及布置在该第二四层电介质堆叠体的表面上的第三金属层。该第一四层电介质堆叠体和该第二四层电介质堆叠体中的每一者包括包含Al2O3的第一电介质层、包含HfO2的第二电介质层、包含Al2O3的第三电介质层以及包含HfO2的第四电介质层。
附图说明
结合附图，将最好地理解举例给出并且不旨在将本发明仅限于此的以下详细描述，在附图中：
图1是根据本发明的实施例的四层高k电介质堆叠体的横截面视图；
图2是根据本发明的实施例的其中实现了四层高k电介质堆叠体的堆叠式平面电容器的横截面视图；
图3是根据本发明实施例的图2的堆叠式平面电容器的详细视图；
图4是图2的堆叠式平面电容器的详细视图，示出了根据本发明另一实施例的高k电介质堆叠体的替代配置；以及
图5是根据本发明的实施例的堆叠式平面电容器的集成构造的截面视图。
附图不一定按比例绘制。附图仅是示意性表示，并不旨在描述本发明的具体参数。附图仅旨在描述本发明的典型实施例。在附图中，相同的标号表示相同的元件。
具体实施方式
在此披露了所要求保护的结构和方法的详细实施例；然而，应当理解的是，所披露的实施例仅仅是对所要求保护的结构和方法的说明，它们可以以不同的形式来实施。然而，本发明可以以许多不同的形式体现并且不应被解释为局限于在此阐述的示范性实施例。在描述中，可省略众所周知的特征和技术的细节以避免不必要地使所呈现的实施例模糊。
出于下文描述的目的，诸如“上”、“下”、“右”、“左”、“竖直”、“水平”、“顶部”、“底部”及其派生词的术语应当涉及如在附图中定向的所公开的结构和方法。诸如“上方”、“覆盖”、“顶部”、“在顶部”、“定位在…上”或者“定位在…顶部”的术语意指诸如第一结构的第一元件存在于诸如第二结构的第二元件上，其中，诸如界面结构的中间元件可存在于第一元件与第二元件之间。术语“直接接触”是指诸如第一结构的第一元件和诸如第二结构的第二元件在两个元件的界面处没有任何中间导电、绝缘或半导体层的情况下连接。
为了不模糊本发明的实施例的呈现，在以下详细描述中，本领域已知的一些处理步骤或操作可能已经被组合在一起用于呈现和用于说明的目的，并且在一些情况下可能尚未被详细描述。在其他情况下，可能根本不描述本领域已知的一些处理步骤或操作。应当理解，以下描述更注重本发明的各个实施例的区别特征或元件。
如前所述，在半导体工业中，在诸如动态随机存取存储器(DRAM)存储、保护免受高能环境、解耦电容器等应用中，已经使用了高容量电容器多年。随着集成电路不断变得更加密集地构建，对于最优系统性能，需要小且强大的去耦电容器。
用于获得每面积足够高的电容密度的技术包括提供三维(3D)电容器结构、三电极堆叠电容器结构(用于去耦合电容器)以及用于电容器的高k绝缘体的增加的k值。然而，因为在三电极堆叠电容器设计中底部电容器和顶部电容器的电偏置极性相反，所以高k厚度需要高以通过针对较弱侧的可靠性规格。这导致较低的电容密度。
因此，本发明的实施例提供了一种用于制造具有对称泄露和击穿行为(symmetricleakage and break-down behavior)的堆叠式电容器的方法和相关联的结构。更具体地，本发明的实施例提供四层堆叠体(以下称为“四层堆叠体”)作为用于多电极(＞2)堆叠的电容器的电介质绝缘体。下面参考图1-3中的附图，详细描述可形成具有对称泄露和击穿行为的多电极(＞2)堆叠电容器的实施方式。
现在参见图1，示出了根据本发明实施例的四层堆叠体100的横截面视图。四层堆叠体100包括四层电介质材料，即第一电介质层110、第二电介质层112、第三电介质层114、以及第四电介质层116。
四层堆叠体100的这些层被选择成使得电介质击穿行为在例如三电极堆叠的电容器设计中对于底部电极的偏置极性和顶部电极的偏置极性是对称的，从而使得能够实现高k厚度缩放。
根据实施例，第一电介质层110包括氧化铝(Al2O3)的子单层，第二电介质层112和第四电介质层116中的每一个包括氧化铪(HfO2)的层，并且第三电介质层114包括氧化铝(Al2O3)的层。
如图1所示，包括HfO2的第二电介质层112设置在包括Al2O3的第一电介质层110的表面上方，包括Al2O3的第三电介质层114设置在包括HfO2的第二电介质层112的表面上方，并且包括HfO2的第四电介质层116设置在包括Al2O3的第三电介质层114的表面上方。在一些实施例中，由第一电介质层110、第二电介质层112、第三电介质层114和第四电介质层116形成的四层堆叠体100包括具有大于约2.5的介电常数的高k电介质。
四层堆叠体100(Al2O3/HfO2/Al2O3/HfO2)可以具有从约0.5nm至约10nm变化的厚度，在一些实施例中，从约1nm至约8nm变化，并且在一些其他实施例中，从约1.5nm至约5nm变化。优选地，包括Al2O3的第一电介质层110的厚度小于约0.4nm。在实施例中，第一电介质层110的厚度可以从约0.1nm至约0.3nm变化，并且在其间变化。在另一实施例中，第一电介质层110的厚度可等于0.2nm。
包含Al2O3的实质上薄的第一电介质层110可充当第一电介质层110下方的金属电极与由第二电介质层112、第三电介质层114和第四电介质层116形成的上方HfO2/Al2O3/HfO2堆叠体之间的钝化层。如下面将详细解释的，通过将基本上薄的第一电介质层110形成为传统HfO2/Al2O3/HfO2堆叠体下面的第一层，由于金属电极和HfO2/Al2O3/HfO2堆叠体之间的界面的钝化，对于底部电子注入偏置，已经观察到了时间相关电介质击穿(TDDB)特性的显著改进。
继续参考图1，包括HfO2的第二电介质层112和第四电介质层116中的每一个可以具有基本上相同的厚度，并且可以从约2nm到约5nm变化，并且在其间变化。包括Al2O3的四层堆叠体100的第三电介质层114可以具有从约5nm至约3nm变化并且在其间变化的厚度。
可以实施已知的沉积技术来形成四层堆叠体100的第一电介质层、第二电介质层、第三电介质层和第四电介质层，包括例如原子层沉积(ALD)。在实施例中，包含Al2O3的第一电介质层110优选地在小于5个ALD循环中沉积以实现约小于0.4nm的优选厚度。
如本领域技术人员已知的，在一些实施例中，四层堆叠体100可以被包括在两个或更多个金属层(即，电极)之间的分层结构中。在这样的实施例中，两个或更多个金属层通过四层堆叠体100彼此绝缘。所述两个或更多个金属层的相邻对可包括第一类型金属层和第二类型金属层，所述第一类型金属层和所述第二类型金属层可以是相同或不同的。贯穿以下描述提及‘金属’是指任何导电材料。
四层堆叠体、第一金属层、四层堆叠体和第二金属层的序列可以重复n次。例如，重复n＝四次将产生n+1＝5个第一金属层与5个第二金属层交错的结构，其中四层堆叠体Al2O3/HfO2/Al2O3/HfO2将相邻的金属层分开。在根据需要重复前四个金属层(或甚至不重复一次)之后，可通过沉积最终电介质层来完成堆叠体。这样的最终堆叠体将具有相等数量的第一金属层和第二金属层。可替代地，在仅形成前四个金属层之后，或者在重复四层序列‘n’次之后，可以通过沉积另一四层堆叠体Al2O3/HfO2/Al2O3/HfO2，然后沉积最终的第一金属层来完成堆叠体。在这样的实施例中，堆叠体将具有n+1个第二金属层和n+2个第一金属层。
在一些其他实施方式中，分层结构可以进一步包括与各第二类型金属层接触并与各第一类型金属层绝缘的第一电极、与各第一类型金属层接触并与各第二类型金属层绝缘的第二电极、以及将第一电极与各第一类型金属层分离且绝缘并且使第二电极与各第二类型金属层分离且绝缘的电介质材料。
在又一些其他实施例中，如以下图2所示，两个或更多个金属层可包括包含三个金属层的金属层的堆叠体。
现在参考图2，示出了根据本发明的实施方式的堆叠式平面电容器200的截面图。在本实施例中，堆叠式平面电容器200是金属-绝缘体-金属(MIM)电容器，该MIM电容器包括第一金属层206、设置在第一金属层206的表面上方的第一四层电介质堆叠体204、设置在第一四层电介质堆叠体204的表面上方的第二金属层208、设置在第二金属层208的表面上方的第二四层电介质堆叠体205、以及设置在第二四层电介质堆叠体205的表面上方的第三金属层207。仅为了说明的目的，而没有限制的意图，在三电极(即，“堆叠的”)电容器中描述了本实施方式。应注意，本实施例可应用于包括两个或更多个金属电极的任何堆叠电容器。
第一四层电介质堆叠体204和第二四层电介质堆叠体205中的每个由等于图1的四层堆叠体100的四重(Al2O3/HfO2/Al2O3/HfO2)层电介质堆叠体构成。根据实施例，第一四层电介质堆叠体204中的第一电介质层110直接位于第一金属层206上方，并且第二四层电介质堆叠体205中的第一电介质层110直接位于堆叠式平面电容器200的第二金属层208上方。如上所述，包括Al2O3的(薄)第一电介质层可以充当堆叠式平面电容器200中的钝化氧化物层。
第一金属层206、第二金属层208和第三金属层207的厚度由金属的结构完整性和导电性要求以及期望的层的数量决定。在示范性实施例中，第一金属层206、第二金属层208和第三金属层207中的每一个可以由诸如氮化钛(TiN)的第一类型的导电材料制成。然而，第一金属层206、第二金属层208及第三金属层207可包含相同或不同的导电材料。
第一金属层206、第二金属层208和第三金属层207中的每一个的典型厚度可以从约20nm到约50nm变化，其中约30nm到约40nm是期望的厚度。第一金属层206、第二金属层208及第三金属层207可利用典型的薄膜沉积技术来沉积，例如物理气相沉积或原子层沉积。
现在参考图3，示出了根据本发明的实施方式的图2的堆叠式平面电容器200的详细视图。如图中可以理解的，第一电介质层110位于第一金属层206和由第二电介质层112、第三电介质层114和第四电介质层116形成的上面的HfO2/Al2O3/HfO2堆叠体之间的界面处。类似地，在该实施例中，第一电介质层110位于第二金属层208和由第二电介质层112、第三电介质层114和第四电介质层116形成的上面的HfO2/Al2O3/HfO2堆叠体之间的界面处。
通过这样做，第一四层电介质堆叠体204中的第一电介质层110和第二四层电介质堆叠体205中的第一电介质层110钝化第一金属层206和第二金属层208中的每一个与上面的HfO2/Al2O3/HfO2堆叠体之间的界面。这可以进而改进底部电子注入偏压的击穿行为。实验结果表明，改善的对称性导致底部注入偏压(弱侧)的TDDB(韦布尔斜率)的改善。
现在参考图4，示出了根据本发明的替代实施例的高k电介质堆叠体的替代配置的图2的堆叠式平面电容器的详细视图。
在该实施例中，可以在包括HfO2的第四电介质层116上方形成包括Al2O3的附加的第五电介质层410。在这种实施方式中，第五电介质层410具有一厚度并且由与以上参照图1描述的(薄)第一电介质层110相似的材料制成。(薄)第五电介质层410可具有与第一电介质层110类似的钝化效应，但用于顶部电极。具体地，第五电介质层410钝化堆叠式平面电容器200的第二金属层208和第三金属层207中的每一个与下方由第四电介质层116、第三电介质层114、第二电介质层112和第一电介质层110形成的HfO2/Al2O3/HfO2/Al2O3堆叠体之间的界面。
由此，通过形成包含Al2O3作为位于金属电极和传统HfO2/Al2O3/HfO2电介质堆叠体之间的界面处的子单层的第一电介质层110，可以通过钝化金属电极和HfO2/Al2O3/HfO2堆叠体之间的界面来改进TDDB特性以用于底部电子注入偏压。
本发明的实施例提供一种四层高k电介质，该四层高k电介质由Al2O3/HfO2/Al2O3/HfO2的四个不同层构成，该四层高k电介质可以使得MIM电容器中的电介质击穿行为对于两个偏置极性是对称的，从而实现高k厚度缩放。这允许对每个电介质层施加具有相反偏置极性的多个电极(＞2)结构。
四层电介质堆叠体100(图1)的基本上薄的第一电介质层110可以防止与一个或多个底部电极的不希望的反应，并且使TDDB不对称性最小化。由此，第一电介质层110使所提出的Al2O3/HfO2/Al2O3/HfO2堆叠体适用于堆叠的MIM结构。对于先进的CMOS技术节点，这可以在具有积极缩放的等效氧化物厚度(EOT)的多极板(＞2)MIM电容器中实现进一步的电容增强。
现在参考图5，示出了包括根据本发明的实施例制造的四层高k电介质堆叠体510的集成构造580。具体地，在该实施例中，集成构造580包括四层高k电介质堆叠体510，四层高k电介质堆叠体510由根据前述实施例制造的Al2O3/HfO2/Al2O3/HfO2的四个不同层构成。
如上所述，所提出的四层高k电介质堆叠体510可以使得MIM电容器中的电介质击穿行为对两个偏置极性是对称的，从而实现高k厚度缩放三层电介质。应当注意，图5是所提出的四层高k电介质堆叠体的实现方式的图示，可以基于器件设计和产量要求来考虑其他配置。
如图中所示，四层高k电介质堆叠体510被设置在经由接触体11连接的第一金属化层IA与第二金属化层IB之间。在一些实施例中，可涂覆第一层间电介质520、第二层间电介质530、第三层间电介质540、第四层间电介质550、第五层间电介质560和第六层间电介质570中的至少一个。
虽然已经关于某些实施例示出和描述了本发明，但本领域技术人员在阅读和理解本说明书和附图时将想到某些等效改变和修改。具体地，关于由上述部件(组装件、设备、电路等)执行的不同功能，除非另外指明，否则用于描述此类部件的术语(包括对“装置”的引用)旨在对应于执行所描述的部件的指定功能(即，功能上等效)的任何部件，即使结构上不等效于执行本发明的在此所展示的示范性实施例中的功能的所描述的结构。此外，虽然本发明的特定特征可能仅相对于几个实施例中的一个进行了描述，但是这样的特征可以与其他实施例的一个或多个特征组合，如对于任何给定的或特定的应用可能是期望的和有利的。
如在本文中使用的，在元件或部件之前的冠词“一个”和“一种”旨在关于该元件或部件的实例(即，出现)的数目是非限制性的。因此，“一个(a)”或“一种(an)”应当被理解为包括一个或至少一个，并且元件或部件的单数词形式也包括复数，除非该数字显然意味着单数。
如在本文中使用的，术语“发明”或“本发明”是非限制性术语并且不旨在是指特定发明的任何单个方面，而是涵盖如在说明书和权利要求中所描述的所有可能的方面。
如在此使用的，修饰所使用的本发明的成分、组分、或反应物的量的术语“约”是指可以例如通过用于制造浓缩物或溶液的典型的测量和液体处理程序发生的数值量的变化。此外，变化可以发生自测量过程中的无意误差、用于制造这些组合物或进行这些方法的成分的制造、来源、或纯度上的差异等。在一个方面，术语“约”是指在报告的数值的10％之内。在另一个方面，术语“约”是指报告数值的5％以内。然而，在另一个方面，术语“约”是指在报告的数值的10％、9％、8％、7％、6％、5％、4％、3％、2％、或1％之内。
还应理解的是，当诸如层、区域或基板的元件被称为“在”另一元件“上”或“上方”时，该元件可直接在另一元件上，或者也可存在中间元件。相反，当元件被称为“直接在另一元件上”或“直接在另一元件上方”时，则不存在中间元件，并且该元件与另一元件接触。
还应当理解，当元件被称为“连接”或“耦接”至另一元件时，其可直接连接或耦接至另一元件，或者可存在中间元件。相反，当元件被称为“直接连接”或“直接耦接”至另一元件时，则不存在中间元件。
已经出于说明的目的呈现了本发明的各种实施方式的描述，但并不旨在是详尽的或者限于所公开的实施方式。在不脱离所描述的实施例的范围的情况下，许多修改和变化对于本领域普通技术人员来说是显而易见的。这里使用的术语被选择来最好地解释实施例的原理、实际应用或对在市场中找到的技术的技术改进，或者使得本领域普通技术人员能够理解这里公开的实施例。
在本发明的优选实施例中，提供了一种形成半导体结构的方法，所述方法包括：形成多电极堆叠电容器，所述多电极堆叠电容器包括与第二金属层交错的第一金属层的序列，并且用四层堆叠体将所述第一金属层中的每一个与所述第二金属层中的每一个分隔开；以及使用包括Al2O3的第一电介质层、包括HfO2的第二电介质层、包括Al2O3的第三电介质层和包括HfO2的第四电介质层来形成所述四层电介质堆叠体。与第二金属层交错的第一金属层的序列优选地包括两个或更多个第一金属层以及两个或更多个第二金属层。优选地，包含HfO2的第二电介质层直接在包含Al2O3的第一电介质层上方，包含Al2O3的第三电介质层直接在包含HfO2的第二电介质层上方，并且包含HfO2的第四电介质层直接在包含Al2O3的第三电介质层上方。四层电介质堆叠体的第一电介质层优选地钝化第一金属层中的每一个与由第二电介质层、第三电介质层和第四电介质层形成的上方的HfO2/Al2O3/HfO2堆叠体之间的界面。该方法优选地还包括：在包括HfO2的第四电介质层之上形成包括Al2O3的第五电介质层，其中第五电介质层的厚度等于第一电介质层的厚度，第五电介质层钝化第二金属层中的每一个与下面的由第四电介质层、第三电介质层、第二电介质层和第一电介质层形成的HfO2/Al2O3/HfO2/Al2O3堆叠体之间的界面。
Claims (20)
1.一种形成半导体结构的方法，所述方法包括：
形成第一金属层；
在所述第一金属层的表面上形成第一四层电介质堆叠体；
在所述第一四层电介质堆叠体的表面上形成第二金属层；
形成被布置在所述第二金属层的表面上的第二四层电介质堆叠体；以及
形成被布置在所述第二四层电介质堆叠体的表面上的第三金属层，其中，所述第一四层电介质堆叠体和所述第二四层电介质堆叠体中的每一个包括：
包括Al2O3的第一电介质层，
包括HfO2的第二电介质层，
包括Al2O3的第三电介质层，以及
包括HfO2的第四电介质层。
2.根据权利要求1所述的方法，其中，所述第一金属层、所述第一四层电介质堆叠体、以及所述第二金属层限定包括第一电偏置极性的第一电容器。
3.根据权利要求2所述的方法，其中，所述第二金属层、所述第二四层电介质堆叠体、以及所述第三金属层限定包括第二电偏置极性的第二电容器，所述第二电偏置极性与所述第一电偏置极性相反。
4.根据权利要求3所述的方法，其中，电介质击穿行为对于所述第一电偏置极性和所述第二电偏置极性两者是对称的。
5.根据权利要求1所述的方法，其中，所述包括HfO2的第二电介质层直接在所述包括Al2O3的第一电介质层上方，所述包括Al2O3的第三电介质层直接在所述包括HfO2的第二电介质层上方，并且所述包括HfO2的第四电介质层直接在所述包括Al2O3的第三电介质层上方。
6.根据权利要求1所述的方法，其中，所述第一四层电介质堆叠体的所述第一电介质层直接形成在所述第一金属层上方，以钝化所述第一金属层与由所述第一四层电介质堆叠体的所述第二电介质层、所述第三电介质层和所述第四电介质层形成的上方HfO2/Al2O3/HfO2堆叠体之间的第一界面。
7.根据权利要求1所述的方法，其中，所述第二四层电介质堆叠体的所述第一电介质层直接形成在所述第二金属层上方，以钝化所述第二金属层与由所述第二四层电介质堆叠体的所述第二电介质层、所述第三电介质层和所述第四电介质层形成的上方HfO2/Al2O3/HfO2堆叠体之间的第二界面。
8.根据权利要求1所述的方法，其中，所述第一电介质层的厚度小于0.4nm。
9.根据权利要求1所述的方法，进一步包括：
形成金属层序列，其中，所述金属层序列中的每对金属层被四层电介质堆叠体分隔开，所述四层电介质堆叠体包括所述第一电介质层、所述第二电介质层、所述第三电介质层以及所述第四电介质层。
10.根据权利要求1所述的方法，进一步包括：
在所述包括HfO2的第四电介质层上方形成包含Al2O3的第五电介质层，其中所述第五电介质层的厚度等于所述第一电介质层的厚度，所述第五电介质层钝化所述第二金属层与所述第三金属层中的每一者与下方的由所述第四电介质层、所述第三电介质层、所述第二电介质层和所述第一电介质层形成的HfO2/Al2O3/HfO2/Al2O3堆叠体之间的界面。
11.一种半导体结构，包括：
第一金属层；
第一四层电介质堆叠体，所述第一四层电介质堆叠体被布置在所述第一金属层的表面上；
第二金属层，所述第二金属层被布置在所述第一四层电介质堆叠体的表面上；
第二四层电介质堆叠体，所述第二四层电介质堆叠体被布置在所述第二金属层的表面上；以及
第三金属层，所述第三金属层被布置在所述第二四层电介质堆叠体的表面上，其中，所述第一四层电介质堆叠体和所述第二四层电介质堆叠体中的每一个包括：
包括Al2O3的第一电介质层，
包括HfO2的第二电介质层，
包括Al2O3的第三电介质层，以及
包括HfO2的第四电介质层。
12.根据权利要求11所述的半导体结构，其中，所述第一金属层、所述第一四层电介质堆叠体和所述第二金属层限定包括第一电偏置极性的第一电容器。
13.根据权利要求12所述的半导体结构，其中，所述第二金属层、所述第二四层电介质堆叠体和所述第三金属层限定包括第二电偏置极性的第二电容器，所述第二电偏置极性与所述第一电偏置极性相反。
14.根据权利要求13所述的半导体结构，其中，电介质击穿行为对于所述第一电偏置极性和所述第二电偏置极性两者是对称的。
15.根据权利要求11所述的半导体结构，其中，所述包括HfO2的第二电介质层直接在所述包括Al2O3的第一电介质层上方，所述包括Al2O3的第三电介质层直接在所述包括HfO2的第二电介质层上方，并且所述包括HfO2的第四电介质层直接在所述包括Al2O3的第三电介质层上方。
16.根据权利要求11所述的半导体结构，其中，所述第一四层电介质堆叠体的所述第一电介质层直接位于所述第一金属层上方，以钝化所述第一金属层与由所述第一四层电介质堆叠体的所述第二电介质层、所述第三电介质层和所述第四电介质层形成的上方HfO2/Al2O3/HfO2堆叠体之间的第一界面。
17.根据权利要求11所述的半导体结构，其中，所述第二四层电介质堆叠体的所述第一电介质层直接位于所述第一金属层上方，以钝化所述第二金属层与由所述第二四层电介质堆叠体的所述第二电介质层、所述第三电介质层和所述第四电介质层形成的上方HfO2/Al2O3/HfO2堆叠体之间的第二界面。
18.根据权利要求11所述的半导体结构，其中，所述第一电介质层的厚度小于0.4nm。
19.根据权利要求11所述的半导体结构，进一步包括：
金属层序列，其中，所述金属层序列中的每对金属层被四层电介质堆叠体分隔开，所述四层电介质堆叠体包括所述第一电介质层、所述第二电介质层、所述第三电介质层以及所述第四电介质层。
20.根据权利要求11所述的半导体结构，进一步包括：
直接在所述包括HfO2的第四电介质层上方的包括Al2O3的第五电介质层，其中所述第五电介质层的厚度等于所述第一电介质层的厚度，所述第五电介质层钝化所述第二金属层与所述第三金属层中的每一者与下方的由所述第四电介质层、所述第三电介质层、所述第二电介质层和所述第一电介质层形成的HfO2/Al2O3/HfO2/Al2O3堆叠体之间的界面。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US17/122,004 US11309383B1 (en) | 2020-12-15 | 2020-12-15 | Quad-layer high-k for metal-insulator-metal capacitors |
| US17/122,004 | 2020-12-15 | ||
| PCT/EP2021/081297 WO2022128267A1 (en) | 2020-12-15 | 2021-11-10 | Quad-layer high-k for metal-insulator-metal capacitors |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116458282A true CN116458282A (zh) | 2023-07-18 |
Family
ID=78695703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202180076885.1A Pending CN116458282A (zh) | 2020-12-15 | 2021-11-10 | 用于金属-绝缘体-金属电容器的四层高k |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US11309383B1 (zh) |
| CN (1) | CN116458282A (zh) |
| WO (1) | WO2022128267A1 (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11404379B2 (en) * | 2020-11-17 | 2022-08-02 | International Business Machines Corporation | Structure and method for bridge chip assembly with capillary underfill |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6660660B2 (en) * | 2000-10-10 | 2003-12-09 | Asm International, Nv. | Methods for making a dielectric stack in an integrated circuit |
| KR100584996B1 (ko) * | 2003-11-22 | 2006-05-29 | 주식회사 하이닉스반도체 | 산화하프늄과 산화알루미늄이 혼합된 유전막을 갖는캐패시터 및 그 제조 방법 |
| KR100722989B1 (ko) * | 2005-11-10 | 2007-05-30 | 주식회사 하이닉스반도체 | 캐패시터 및 그 제조 방법 |
| US8889507B2 (en) | 2007-06-20 | 2014-11-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | MIM capacitors with improved reliability |
| KR20100041179A (ko) * | 2008-10-13 | 2010-04-22 | 매그나칩 반도체 유한회사 | 유전체, 이를 구비한 캐패시터 및 그 제조방법, 반도체 소자 제조방법 |
| US7944732B2 (en) | 2008-11-21 | 2011-05-17 | Xilinx, Inc. | Integrated capacitor with alternating layered segments |
| US8962423B2 (en) | 2012-01-18 | 2015-02-24 | International Business Machines Corporation | Multilayer MIM capacitor |
| US10332957B2 (en) | 2016-06-30 | 2019-06-25 | International Business Machines Corporation | Stacked capacitor with symmetric leakage and break-down behaviors |
| US9876068B1 (en) | 2016-10-31 | 2018-01-23 | International Business Machines Corporation | High-K metal-insulator-metal capacitor and method of manufacturing the same |
| US10229873B2 (en) | 2017-02-07 | 2019-03-12 | International Business Machines Corporation | Three plate MIM capacitor via integrity verification |
| KR102645594B1 (ko) | 2019-03-29 | 2024-03-11 | 에스케이하이닉스 주식회사 | 반도체장치 및 그 제조 방법 |
-
2020
- 2020-12-15 US US17/122,004 patent/US11309383B1/en active Active
-
2021
- 2021-11-10 CN CN202180076885.1A patent/CN116458282A/zh active Pending
- 2021-11-10 WO PCT/EP2021/081297 patent/WO2022128267A1/en active Application Filing
Also Published As
| Publication number | Publication date |
|---|---|
| WO2022128267A1 (en) | 2022-06-23 |
| US11309383B1 (en) | 2022-04-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |