TWI793302B - 半導體記憶體裝置及提供所述半導體記憶體裝置的方法 - Google Patents

半導體記憶體裝置及提供所述半導體記憶體裝置的方法 Download PDF

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Abstract

本發明闡述一種半導體記憶體裝置及一種用於提供所述半導體記憶體裝置的方法。所述半導體記憶體裝置包括鐵電電容器。所述鐵電電容器包括第一電極、第二電極及位於所述第一電極與所述第二電極之間的多層式絕緣體結構。所述多層式絕緣體結構包括至少一個鐵電層及至少一個介電層。所述至少一個鐵電層與所述至少一個介電層共有至少一個介面且具有強極化耦合。

Description

半導體記憶體裝置及提供所述半導體記憶體裝置的方法
本發明大體而言是有關於半導體記憶體裝置，且更具體而言，是有關於具有強極化耦合的記憶體裝置。
[相關申請案的交叉參考]
本申請案主張於2018年4月16日提出申請且名稱為「具有強極化耦合的動態隨機存取記憶體胞元(DRAM CELL WITH STRONG POLARIZATION COUPLING)」的臨時專利申請案第62/658,543號以及於2018年9月26日提出申請且名稱為「具有強極化耦合的記憶體裝置(MEMORY DEVICE WITH STRONG POLARIZATION COUPLING)」的非臨時專利申請案第16/142,944號的權利，所述臨時專利申請案被轉讓給本申請案的受讓人且併入本文中供參考。
傳統的動態隨機存取記憶體(dynamic random-access memory，DRAM)胞元利用電容器來儲存資料。隨著DRAM記憶 體縮小至更小的尺寸，期望維持此類DRAM儲存胞元電容器的電容以防止洩漏增加。為此，可在DRAM記憶體胞元電容器中使用高介電常數(高k)材料。此種方法尚未能在尺寸較小的節點內維持DRAM胞元的電容。因此，DRAM的按比例縮放(scaling)已受到不利影響。
在兩個電極之間的電介質中具有鐵電層的電容器已為人所知。大多數此類傳統方法專注於鐵電層與電容器的電介質的其餘部分之間的電容匹配條件。然而，自此類方法中並不清楚是否可達成所期望電容或者電容器是否將不由於其他原因而遭受效能的劣化。
因此，期望一種可按比例縮放至更高區域密度的改良型半導體記憶體裝置，例如DRAM記憶體胞元。
根據一些實施例，一種半導體記憶體裝置包括：鐵電電容器，包括第一電極、第二電極及位於所述第一電極與所述第二電極之間的多層式絕緣體結構，所述多層式絕緣體結構包括至少一個鐵電層及至少一個介電層，所述至少一個鐵電層與所述至少一個介電層共有至少一個介面且具有強極化耦合。
100、100A、100B、100C、100D:記憶體胞元/半導體裝置/記憶體裝置
102:半導體基底
110、110A、110B、110C、150、150A、150B、150C、150D:鐵電電容器/結構
112、116、152、156:電極
114:介電結構/電介質
114A、114B、114C:介電結構
120:多層式絕緣體結構/結構/多層式閘極絕緣體結構
120A、120B、120C、154、154A、154C、154D:多層式絕緣體結構/多層式閘極絕緣體結構
130:半導體裝置/裝置
140:選擇電晶體
154B:多層式絕緣體結構
160、162:介電層/層
170、172:鐵電層/層
180、180A、180B、180C、180D、182、182C、182D、184:介面
200、210:方法
202、204、212、214、216、218、220、222:步驟
圖1是繪示半導體記憶體裝置的示例性實施例的圖，所 述半導體記憶體裝置包括利用具有強極化耦合的多層式絕緣體結構的電容器。
圖2是繪示具有多個記憶體胞元的半導體記憶體裝置的示例性實施例的圖，所述多個記憶體胞元使用包括具有強極化耦合的多層式絕緣體結構的鐵電電容器。
圖3是繪示半導體記憶體胞元的另一示例性實施例的示意圖，所述半導體記憶體胞元包括利用具有強極化耦合的多層式絕緣體結構的鐵電電容器。
圖4是繪示鐵電電容器的示例性實施例的圖，所述鐵電電容器包括具有強極化耦合的多層式絕緣體結構且可在半導體記憶體裝置中使用。
圖5是繪示鐵電電容器的另一示例性實施例的圖，所述鐵電電容器包括具有強極化耦合的多層式絕緣體結構且可在半導體記憶體裝置中使用。
圖6是繪示鐵電電容器的另一示例性實施例的圖，所述鐵電電容器包括具有強極化耦合的多層式絕緣體結構且可在半導體記憶體裝置中使用。
圖7是繪示鐵電電容器的另一示例性實施例的圖，所述鐵電電容器包括具有強極化耦合的多層式絕緣體結構且可在半導體記憶體裝置中使用。
圖8是繪示鐵電電容器的另一示例性實施例的圖，所述鐵電電容器包括具有強極化耦合的多層式絕緣體結構且可在半導 體記憶體裝置中使用。
圖9是繪示用於提供半導體記憶體胞元的方法的示例性實施例的流程圖，所述半導體記憶體胞元包括具有具強極化耦合的多層式絕緣體結構的電容器。
圖10是繪示用於提供鐵電電容器的方法的示例性實施例的流程圖，所述鐵電電容器具有具強極化耦合的多層式絕緣體結構。
示例性實施例是有關於具有電容器的半導體記憶體裝置，所述電容器包括具有強極化耦合的至少一個鐵電層及至少一個介電層。呈現以下說明是為了使此項技術中具有通常知識者能夠製作及使用本發明，且以下說明是以專利申請案及其要求為背景而提供。將易於明瞭對本文所述的示例性實施例以及一般原理及特徵的各種潤飾。示例性實施例主要是依據在特定實施方案中所提供的特定方法及系統來加以闡述。然而，在其他實施方案中，所述方法及系統將有效地運行。
例如「示例性實施例」、「一個實施例」及「另一實施例」等詞語可指代同一實施例或不同的實施例以及多個實施例。將參照具有某些組件的系統及/或裝置來闡述實施例。然而，所述系統及/或裝置可包括比所示者更多或更少的組件，且在不背離本發明的範圍的條件下，可對組件的配置及類型作出變化。亦將以具有 某些步驟的特定方法為背景來闡述示例性實施例。然而，對於具有不同及/或附加步驟以及呈現與示例性實施例並不相悖的不同次序的步驟的其他方法，所述方法及系統有效地運行。因此，本發明並非旨在僅限於所示的實施例，而是應被賦予與本文所述的原理及特徵相一致的最寬廣範圍。
除非本文中另有指示或明顯地與上下文相矛盾，否則在對本發明進行闡述的上下文中(尤其在以下申請專利範圍的上下文中)所使用的用語「一個(a)」及「一個(an)」以及「所述(the)」以及相似指代語應被解釋為涵蓋單數形式及複數形式。除非另有說明，否則用語「包含(comprising)」、「具有(having)」、「包括including)」、及「含有(containing)」應被解釋為開放式用語(即，意指「包括但不限於」)。
除非另有定義，否則本文中所使用的所有技術用語及科學用語均具有與本發明所屬的技術中具有通常知識者通常所理解的含義相同的含義。應注意，除非另有規定，否則對本文所提供的任何及所有實例或示例性用語的使用僅旨在更好地闡明本發明，而非對本發明的範圍進行限制。此外，除非另有定義，否則在通用的詞典中所定義的所有用語不應被過度解讀。
闡述了一種半導體記憶體裝置及一種用於提供所述半導體記憶體裝置的方法。所述半導體記憶體裝置包括鐵電電容器。所述鐵電電容器包括第一電極、第二電極及位於所述第一電極與所述第二電極之間的多層式絕緣體結構。所述多層式絕緣體 結構包括至少一個鐵電層及至少一個介電層。所述至少一個鐵電層與所述至少一個介電層共有至少一個介面且具有強極化耦合。
圖1及圖2是繪示了包括具有強極化耦合的多層式絕緣體結構的半導體記憶體胞元100以及包括將多個此種半導體記憶體胞元100A、100B及100C整合成陣列130的半導體裝置130的示例性實施例的圖。為簡單起見，圖中僅示出半導體裝置100及130的一部分，且圖1至圖2未按比例繪製。圖3是繪示此種記憶體胞元100D的另一示例性實施例的示意圖。
參照圖1，半導體記憶體裝置100形成於半導體基底102上，且包括至少一鐵電電容器110。如在圖3中可看出，在一些實施例中，選擇電晶體140亦可是記憶體胞元100D的一部分。圖1至圖2中未示出此種選擇電晶體140。半導體記憶體裝置100可為例如DRAM記憶體的單個記憶體胞元。半導體記憶體裝置100的鐵電電容器110包括由介電結構114分隔開的電極112及116。介電結構114包括具有強極化耦合的多層式絕緣體結構120。在一些實施例中，介電結構114僅由多層式絕緣體結構120形成。在其他實施例中，可包括附加層。
多層式絕緣體結構120包括至少一個鐵電層及至少一個介電層。舉例而言，多層式絕緣體結構120可為由單個介電層及單個鐵電層組成的雙層(bilayer)。在其他實施例中，多層式絕緣體結構120可包括三或更多個層。在此類實施例中，鐵電層與介電層交錯。鐵電層與介電層共有介面。在一些實施例中，介電層 距電極最近。在其他實施例中，鐵電層距電極最近。在又一些實施例中，介電層可距一個電極最近，而鐵電層距另一電極最近。鐵電層及介電層可磊晶生長在彼此上。
鐵電層與介電層具有強極化耦合。如本文中所使用，極化是指接近於介面且垂直於介面的電性極化分量。鐵電層與介電層之間的強極化耦合使得鐵電層的垂直於且接近於介面的電性極化分量與介電層的垂直於且接近於介面的電性極化強耦合。在一些實施例中，此是藉由在介電層上以磊晶方式形成鐵電層而達成。在一些實施例中，鐵電層與介電層之間的強極化耦合使得鐵電層的電性極化與介電層的電性極化彼此相差百分之二十以內。同樣，該些電性極化是垂直於且靠近於介面的分量。在一些此類實施例中，各層的極化彼此相差百分之十以內。在其他實施例中，各層的極化彼此相差百分之二以內。由於強極化耦合，結構120中的鐵電層中的一或多者可在小的極化下充當電介質。因此，鐵電體-電介質組合可相當於具有較單獨的介電層更高的k的高k電介質。
圖2繪示被整合至裝置130中的半導體記憶體裝置100A、100B及100C(統稱為半導體裝置100)。雖然圖中僅示出三個半導體裝置100，然而通常會將不同(例如，更大)數目的裝置併入至單個半導體裝置130中。半導體裝置100中的每一者可包括為清晰起見而未示出的其他組件，例如選擇電晶體。由於各自可為不同的，因而每一半導體裝置100A、100B及100C被不同 地標示出。每一半導體裝置類似於半導體裝置100，且包括與參照圖1所述的那些組件類似的組件。每一半導體裝置100A、100B及100C因此包括與鐵電電容器110類似的鐵電電容器110A、110B及110C。每一鐵電電容器110A、110B及110C分別包括由介電結構114A、114B及114C分隔開的電極112及116，介電結構114A、114B及114C類似於圖1所示介電結構114。介電結構114A、114B及114C分別包括多層式絕緣體結構120A、120B及120C或者分別由多層式絕緣體結構120A、120B及120C組成，多層式絕緣體結構120A、120B及120C類似於多層式閘極絕緣體結構120。多層式絕緣體結構120A、120B及120C因此包括共有介面且具有強耦合的極化的鐵電層及介電層。在一些實施例中，半導體記憶體胞元100A、100B及100C是相同的。因此，多層式絕緣體結構120A、120B及120C可由相同的材料形成，具有相同數目的層且為實質上相同的。然而，在其他實施例中，多層式閘極絕緣體結構120A、120B及120C可為不同的。
多層式絕緣體結構120、120A、120B及/或120C在介電層與鐵電層中的至少一些之間具有強極化耦合。此使得此類介電層及鐵電層作用為極高k電介質，進而避免在鐵電層中出現遲滯性(hysteresis)。多層式絕緣體結構120、120A、120B及/或120C的使用可分別使記憶體胞元100、100A、100B及/或100C中的鐵電電容器110、110A、110B及/或110C達成極高k以及很少的低洩漏。因此，可改良極低的等效氧化物厚度(equivalent oxide thickness，EOT)以及向更小節點的按比例縮放。
圖4是繪示鐵電電容器150的示例性實施例的圖，鐵電電容器150具有具強極化耦合的介電結構。鐵電電容器150包括由介電結構分隔開的電極152與電極156，所述介電結構由多層式絕緣體結構154組成。多層式絕緣體結構154包括共有介面180的介電層160及毗連的鐵電層170。在一些實施例中，介電層160可為鈣鈦礦氧化物(例如SrTiO3等)、Al2O3、SiO2及SiON中的一或多者，且可在步驟214中沉積。在一些實施例中，鐵電層可包含鐵電鈣鈦礦(例如Pb(Zr-Ti)O3(PZT)及/或BaTiO3)以及HfO2系鐵電材料(例如摻Si的HfO2或鐵電(Hf-Zr)O2)中的一或多者。電極152及156可包含例如釕酸鍶氧化物(strontium ruthenate oxide，SRO)(尤其對於SrTiO3及/或PZT)及/或TiN(尤其對於例如經摻雜HfO2或(Hf-Zr)O2等材料)等的材料。
層160與170具有強極化耦合。層160與170之間的強極化耦合使得鐵電層170的垂直於且接近於介面180的電性極化分量與介電層160的垂直於且接近於介面180的電性極化強耦合。據信此耦合源於介面180且因此在靠近於介面180處受到關注。在一些實施例中，靠近於(或接近於)介面180可意指距介面180不大於5奈米。在一些此類實施例中，靠近於介面180是距介面不大於2奈米。在一些實施例中，接近於介面180是距介面180不大於1奈米。
在一些實施例中，強極化耦合意指鐵電層170的電性極 化與介電層160的電性極化相差百分之二十以內。強極化的此準則可表達為：|PFE-PDE|<0.1|PFEMAX+PDEMAX|或者|PFE-PDE|<0.1|PFE+PDE|。PFE是鐵電層170的正交於介面180且靠近於介面180的極化分量。PDE是介電層160的正交於且靠近於介面180的極化。PFEMAX是在操作期間鐵電層170的垂直於且靠近於介面180的極化的最大分量的絕對值。PDEMAX是在操作期間介電層160的垂直於且靠近於介面180的極化的最大分量的絕對值。在一些實施例中，層160的極化與層170的極化相差百分之十以內。此可對應於|PFE-PDE|<0.05|PFEMAX+PDEMAX|或者|PFE-PDE|<0.05|PFE+PDE|。相似地，層160的極化與層170的極化可彼此相差百分之二以內。此條件可為|PFE-PDE|<0.01|PFEMAX+PDEMAX|或者|PFE-PDE|<0.01|PFE+PDE|。在其他實施例中，層160的極化與層170的極化可彼此相差百分之一以內。此條件可表達為|PFE-PDE|<0.005|PFEMAX+PDEMAX|或者|PFE-PDE|<0.005|PFE+PDE|。
作為另外一種選擇，可依據介面極化耦合常數λ、介電層160的厚度(tDE)、鐵電層170的厚度(tFE)及其他材料參數來表示鐵電層170與介電層160之間的強極化耦合。在一些實施例中，層160與170的組合的厚度為至少1奈米且不大於30奈米。在就鈣鈦礦系統而言，對於SiO2/鐵電Hf系氧化物，層160與170的組合厚度可為至少5奈米且不大於40奈米。在此種實施例中，SiO2介電層160可為至少1.5奈米(nm)且不大於3奈米。對於是Hf系氧化物的鐵電層170，厚度可為至少1.5奈米且不大於6 奈米。在鐵電層170中所使用的鐵電Hf系氧化物可為鐵電經摻雜HfO2(例如，摻雜有Si、Al、Y...)或鐵電(Hf-Zr)O2(亦被稱為HZO)，通常為Hf0.5Zr0.5O2。舉例而言，層160與170之間的強極化耦合可使得λ>-αFE*tFE。作為另外一種選擇，可藉由λ>|αFE|*tFE來表示強極化耦合條件，其中αFE是鐵電層的材料參數且是藉由近似為以如下蘭道表達式(Landau expression)表示的鐵電體能量 (
Figure 108112606-A0305-02-0013-1
)來定義：
Figure 108112606-A0305-02-0013-3
其中αFE<0，且βFE或γFE>0：對於具有二階鐵電相轉變(second order ferroelectric phase transition)的材料，β FE >0，而具有一階鐵電相轉變的材料可以β FE <0及γ FE >0來建模。
在一些實施例中，強極化耦合使得在與電介質的極化行為對應的操作條件下，多層式閘極絕緣體結構154的總體系統能量使組合的介電層160與鐵電層170具有最低自由能(free energy)。換言之，在此類情形中，多層式閘極絕緣體結構154的電性極化與所施加電場成比例且不具有遲滯行為。
此種強極化耦合與在大多數傳統的鐵電電容器中鐵電層的使用形成對比。在此類傳統的鐵電電容器中，在層與層之間通常存在很小的或不存在極化耦合。在非同調的及/或無序的介面處，不存在使介電層的極化與鐵電層的極化相匹配的誘因。每一層藉由呈現其最佳極化而獨立地使其自由能最小化。對比之下， 可如下來闡釋多層式絕緣體結構154的強極化條件。在磊晶系統中(例如在一個層是鐵電體的磊晶鈣鈦礦層之間)可存在極化耦合。在一些實施例中，層160及170可滿足該些準則。兩個層160與170之間的介面的介面自由能f i 可表達為：f i =(λ/2)(P10-P20)2
P10及P20分別是層160及170的介面極化(如上所述正交於介面180且靠近於所述介面所取的極化分量)。如上所述，參數λ是闡述極化耦合(相互作用)的強度的耦合常數。
在一個層或兩個層是鐵電體(且可為壓電體)的磊晶系統中，可存在強介面耦合。在該些系統中，對於介面處及/或介面附近的極化之間的差異存在大的介面能量損失(energy penalty)。當多層式絕緣體結構154包含薄層時，介面自由能項(interface free energy term)可支配層160及170的體積自由能項(volume free energy term)。因此，多層式絕緣體結構154可採用跨越不同的層的相對均勻的極化。換言之，即使一個層170是鐵電體而另一層160不是鐵電體，極化亦可如上所述而強耦合。
為進一步闡釋強耦合，闡述對鐵電層170與介電層160之間的直接接觸的簡化分析。鐵電電容器150可用於多層式閘極絕緣體結構154面積為A且介電層160及鐵電層170的厚度分別為d DE 及d FE 的金屬氧化物半導體(Metal Oxide Semiconductor，MOS)裝置中。總系統能量(
Figure 108112606-A0305-02-0014-4
)可被建模為：
Figure 108112606-A0305-02-0015-17
其中λ(>0)是闡述介面極化耦合強度的介面極化耦合常數，P DE 是介電層160的極化，α DE >0是介電層160的材料參數，P FE 是鐵電層170的極化，α FE 、β FE 及γ FE 是鐵電層170的材料參數。在此種情形中，α FE <0(對於使層170中所使用的材料呈鐵電相的溫度)。對於具有二階鐵電相轉變的材料，β FE >0，而具有一階鐵電相轉變的材料可以β FE <0及γ FE >0來建模。
在小的極化下：
Figure 108112606-A0305-02-0015-5
因此，介電層160與鐵電層170之間的強極化耦合條件可表達為：λ>-α FE d FE =|α FE |d FE
在一些實施例中，λ≫-α FE d FE =|α FE |d FE
在一些實施例中，>>指示至少為5倍大。在其他實施例中，>>指示大至少一個數量級。在一些實施例中，>>指示大至少兩個數量級。在一些此類實施例中，>>是大至少三個數量級。
在一些實施例中，亦滿足以下條件：
Figure 108112606-A0305-02-0015-6
在此類情形中，多層式閘極絕緣體結構154中的鐵電層170相當於電介質。換言之，鐵電層170具有與所施加電場成比例 且不具有遲滯行為的電性極化。
因此，可以數種方式來表達層160與170之間的強極化耦合。此種強極化耦合亦可使得多層式絕緣體結構154具有與所施加場成比例且儘管存在鐵電層170但不展現出遲滯性的電性極化。此外，此種多層式絕緣體結構154可具有極高k以及低洩漏。因此，半導體裝置(例如使用多層式絕緣體結構154的DRAM儲存電容器)中的EOT按比例縮放可得以改良。
圖5繪示鐵電電容器150A的另一示例性實施例，鐵電電容器150A包括夾置多層式閘極絕緣體結構154A的電極152及156。鐵電電容器150A類似於鐵電電容器150。因此，類似的組件具有相似的層。電極152及156可包含以上所述的材料。相似地，多層式絕緣體結構154A包括具有介面180A的層160及170。層160與170如上所述而強耦合。鐵電層170可被設置成距底部電極152更近，且因此可在介電層160之前形成。然而，以上參照層160與170之間的極化耦合以及介面180進行的論述亦適用於層160與170之間的極化耦合以及介面180A。因此，多層式絕緣體結構154A仍包括具有強耦合的極化的介電層160及鐵電層170。因此，可為鐵電電容器150A達成以上所述的益處。
以上內容可被推廣至較雙層體更複雜的堆疊，且包括與電極的任何相互作用。圖6是繪示具有強極化耦合的鐵電電容器150B的示例性實施例的圖。鐵電電容器150B包括位於電極152與電極156之間的多層式絕緣體結構154B。多層式絕緣體結構 154B類似於多層式絕緣體結構154/154A。因此，多層式絕緣體結構154B包括介電層160及毗連的鐵電層170，介電層160及鐵電層共有介面180B且類似於圖3至圖4中所示的層160及170。另外，多層式絕緣體結構154B包括亦與鐵電層170共有介面182的附加介電層162。因此，鐵電層170夾置於介電層160與162之間。介電層160及162可由相同的或不同的材料製成。
層160、170及162具有強極化耦合。層160、162及170之間的強極化耦合使得鐵電層170的垂直於且接近於層160與170之間的介面的電性極化分量與介電層160的垂直於且接近於層160與170之間的介面的電性極化強耦合。相似地，層162與170之間的極化耦合使得鐵電層170的垂直於且接近於層162與170之間的介面的電性極化分量與介電層162的垂直於且接近於層162與170之間的介面的電性極化強耦合。因此，層160、162及170的電性極化相差百分之二十以內。在一些實施例中，層160、162及170的極化相差百分之十以內。相似地，層160、162及170的極化可彼此相差百分之二以內。在一些實施例中，層160、162及170的極化可彼此相差百分之一以內。該些條件可如上來表達。然而，在一些實施例中，所有層160、162及170具有強耦合的極化。在其他實施例中，只有層160及170或只有層170及162具有強耦合的極化。
作為另外一種選擇，可依據介面中的每一者的介面極化耦合常數λ1及λ2、鐵電層170的厚度(tFE)及其他材料參數來表 達鐵電層170與介電層160及162之間的強極化耦合。舉例而言，層160、162及170之間的強極化耦合可被表達為λ1+λ2>-αFE*tFE。作為另外一種選擇，此可被視為：λ1+λ2>|αFE|*tFE。此亦可被表達為各層的厚度之和。強極化耦合亦可被表達為：αDEdDE>|αFE|dFEλ/(λ-|αFE|dFE)其中dFE是鐵電層的總厚度，dDE是介電層的總厚度，且λ是介面極化耦合常數。鐵電層的總厚度是每一鐵電層170的厚度的第一總和(在此種情形中，為單個層的厚度)。介電層的總厚度是介電層160及162中的每一者的厚度之總和(t160+t162)。在一些實施例中，強極化耦合使得鐵電層170的極化對應於電介質的極化。換言之，鐵電層170的電性極化與所施加電場成比例且不具有遲滯行為。此種多層式絕緣體結構154B可具有極高k以及低洩漏。因此，半導體記憶體裝置(例如使用多層式絕緣體結構154B的DRAM胞元)中的EOT按比例縮放可得以改良。
圖7繪示鐵電電容器150C的另一示例性實施例，鐵電電容器150C包括夾置多層式閘極絕緣體結構154C的電極152及156。鐵電電容器150C類似於鐵電電容器150、150A及150B。因此，類似的組件具有相似的層。電極152及156可包含以上所述的材料。相似地，多層式絕緣體結構154C包括具有介面180C的層160及170。層160及170如上所述而強耦合。鐵電層170可被設置成距底部電極152更近，且因此可在介電層160之前形成。以上參照層160與170之間的極化耦合以及介面180進行的論述 亦適用於層160與170之間的極化耦合以及介面180C。
多層式絕緣體結構154C亦包括與介電層160共有介面182C的鐵電層172。鐵電層172的極化與介電層160的極化亦可強耦合。以上參照多層式絕緣體結構154、154A及154B進行的論述適用於多層式絕緣體結構154C。因此，層160、170及172中的一些或全部具有強耦合的極化。在一些實施例中，所有層160、170及172具有強耦合的極化。在其他實施例中，只有層160及170或只有層160及172具有強耦合的極化。因此，多層式絕緣體結構154C仍包括具有強耦合的極化的介電層160以及鐵電層170及172。因此，可為鐵電電容器150C達成以上所述的益處。
此可進一步被推廣至另一數目交錯的介電層及鐵電層。舉例而言，圖8是繪示鐵電電容器150D的示例性實施例的圖，鐵電電容器150D包括夾置具有強極化耦合的多層式絕緣體結構154D的電極152及156。鐵電電容器150D類似於鐵電電容器150、150A、150B及/或150C。因此，類似的組件具有相似的層。電極152及156可包含以上所述的材料。相似地，多層式絕緣體結構154D包括具有介面180D及182D的層160、162及170。層160與170以及層162與170如上所述而強耦合。另外，多層式絕緣體結構154D包括亦與介電層162共有介面184的附加鐵電層172。
層160、162、170及172可具有強極化耦合。層160與170之間的強極化耦合使得鐵電層170的垂直於且接近於介面180D的電性極化分量與介電層160的垂直於且接近於介面180D 的電性極化強耦合。層162與170之間的極化耦合使得鐵電層170的垂直於且接近於介面182D的電性極化分量與介電層162的垂直於且接近於介面182D的電性極化強耦合。此外，層162與172之間的強極化耦合使得鐵電層172的垂直於且接近於層162與172之間的介面184的電性極化分量與介電層162的垂直於且接近於介面184的電性極化強耦合。在替代實施例中，並非所有鐵電層皆展現出與毗連介電層的強極化耦合。舉例而言，只有層172可與介電層162強耦合。
由於強極化耦合，層160、162、170及172的電性極化相差百分之二十以內。在一些實施例中，層160、162、170及172的極化相差百分之十以內。相似地，層160、162、170及172的極化可彼此相差百分之二以內。在一些實施例中，層160、162、170及172的極化可彼此相差百分之一以內。該些條件可如上來表達。作為另外一種選擇，鐵電層170及172與介電層160及162之間的強極化耦合可依據各層的厚度之總和來表達。強極化耦合亦可由下式表示：αDEdDE>|αFE|dFEλ/(λ-|αFE|dFE)其中dFE是鐵電層的總厚度，dDE是介電層的總厚度，且λ是介面極化耦合常數。鐵電層的總厚度是鐵電層170及172中的每一者的厚度的第一總和(在此種情形中，為t170+t172)。介電層的總厚度是介電層160及162中的每一者的厚度之總和(t160+t162)。在替代實施例中，並非所有層160、162、170及172之間的極化耦 合皆需是強的。而是，介電層160及162中的至少一者與鐵電層170及172中的至少一者之間的極化耦合如上所定義是強的。在多層式絕緣體結構具有另一數目個層的其他實施例中，以上表達式可被推廣至其他數目個層。在一些實施例中，極化耦合使得鐵電層170及172中的一者或兩者的極化對應於電介質的極化。換言之，鐵電層170及/或鐵電層172的電性極化與所施加電場成比例且不具有遲滯性。此種多層式絕緣體結構154D可具有極高k以及低洩漏。因此，半導體裝置(例如使用多層式閘極絕緣體結構154D的MOS裝置)中的EOT按比例縮放可得以改良。
圖9是繪示用於提供半導體記憶體裝置的方法200的示例性實施例的流程圖，所述半導體記憶體裝置包括具有具強極化耦合的多層式閘極絕緣體結構的鐵電電容器。方法200亦係以半導體記憶體裝置100為背景來加以闡述。然而，可結合另一半導體裝置來使用方法200。為簡單起見，圖中未示出所有步驟。此外，所述步驟可以另一次序來執行，可包括子步驟及/或可組合。方法200亦係以形成單個半導體記憶體胞元為背景來加以闡述。然而，更典型的是實質上同時形成多個裝置。
藉由步驟202，提供具有強極化耦合的鐵電電容器110。步驟202可包括沉積用於電極112、電介質114/多層式絕緣體結構120以及用於電極116的層。然後，可遮蔽所述層，並移除所述層的部分以界定鐵電電容器110的區域。藉由步驟204，亦可視需要製作記憶體胞元100的選擇電晶體140。在一些實施例中，步驟 204是在步驟202之前執行。步驟204亦可包括將鐵電電容器110電性耦合至選擇電晶體140。因此，可形成使用鐵電電容器110、110A、110B、110C、150、150A、150B、150C、150D及/或類似電容器的記憶體裝置100、100A、100B、100C、100D及/或類似記憶體裝置。因此，可達成此類裝置的益處。
圖10是繪示用於提供鐵電電容器的方法210的示例性實施例的流程圖，所述鐵電電容器具有具強極化耦合的多層式閘極絕緣體結構。方法210亦係以鐵電電容器150為背景來加以闡述。然而，可結合另一鐵電電容器(包括但不限於鐵電電容器110、110A、110B、110C、150A、150B、150C及/或150D)來使用方法210。為簡單起見，圖中未示出所有步驟。此外，所述步驟可以另一次序來執行，可包括子步驟及/或可組合。方法210亦係以形成單個鐵電電容器為背景來加以闡述。然而，更典型的是實質上同時形成多個裝置。
藉由步驟212，提供第一電極層。步驟212包括沉積欲用於第一電極的材料。舉例而言，可在步驟212中沉積SRO及/或TiN。
分別藉由步驟214及216來沉積介電層及鐵電層。在一些實施例中，步驟214是在步驟216之前執行。在此類實施例中，在所形成的鐵電電容器中，介電層160距底部電極152最近。在其他實施例中，步驟216是在步驟214之前執行。在此類實施例中，鐵電層170距底部電極152較近。步驟214及216亦被執行 成使得介電層160的極化與鐵電層170的極化強耦合。可在步驟214中沉積例如鈣鈦礦氧化物(例如SrTiO3等)、Al2O3、SiO2及SiON中的一或多者等的材料。可在步驟216中提供例如鐵電鈣鈦礦(例如Pb(Zr-Ti)O3及/或BaTiO3)以及HfO2系鐵電材料(例如摻Si的HfO2或鐵電(Hf-Zr)O2)中的一或多者等的材料。步驟214及216亦可被執行成使得鐵電層及介電層是以磊晶方式形成在彼此之上。
藉由步驟218，視需要重複步驟214及/或216。步驟218是在期望所形成的多層式絕緣體結構具有多於兩個層的情況下執行。另外，執行步驟218使得介電層與鐵電層交錯。因此，若步驟214是在步驟216之前執行，則步驟218首先重複步驟214，且反之亦然。因此，可形成多層式絕緣體結構154、154A、154B、154C及/或154D。執行步驟214、216及218使得介電層及鐵電層中的一些或全部的極化強耦合。
藉由步驟220，提供第二電極層。第二電極可包含SRO及/或TiN。所述多層式絕緣體結構位於第二電極與第一電極之間。藉由步驟222，界定鐵電電容器的區域。然後，可完成裝置的製作。
使用方法210，可形成所述鐵電電容器中的一或多者。因此，可形成結構110、110A、110B、110C、150、150A、150B、150C、150D及/或類似結構，且因此可達成所述結構的益處。
已根據所示的示例性實施例闡述了所述方法及系統，並 且此項技術中具有通常知識者將容易認識到，可對各實施例作出變化，且任何變化將處於所述方法及系統的精神及範圍內。因此，在不背離隨附申請專利範圍的精神及範圍的條件下，此項技術中具有通常知識者可作出諸多潤飾。
100‧‧‧記憶體胞元/半導體裝置/記憶體裝置
102‧‧‧半導體基底
110‧‧‧鐵電電容器/結構
112、116‧‧‧電極
114‧‧‧介電結構
120‧‧‧多層式絕緣體結構/結構/多層式閘極絕緣體結構

Claims (20)

  1. 一種半導體記憶體裝置，包括：鐵電電容器，包括第一電極、第二電極及位於所述第一電極與所述第二電極之間的多層式絕緣體結構，所述多層式絕緣體結構包括至少一個鐵電層及至少一個介電層，所述至少一個鐵電層與所述至少一個介電層共有至少一個介面且具有強極化耦合。
  2. 如申請專利範圍第1項所述的半導體記憶體裝置，其中所述至少一個鐵電層具有第一極化，所述至少一個介電層具有第二極化，所述強極化耦合使得所述第一極化與所述第二極化彼此相差百分之二十以內。
  3. 如申請專利範圍第2項所述的半導體記憶體裝置，其中所述第一極化與所述第二極化彼此相差百分之十以內。
  4. 如申請專利範圍第2項所述的半導體記憶體裝置，其中所述第一極化與所述第二極化彼此相差百分之二以內。
  5. 如申請專利範圍第1項所述的半導體記憶體裝置，其中所述至少一個鐵電層包括第一鐵電層，所述至少一個介電層包括第一介電層，所述第一鐵電層與所述第一介電層共有所述至少一個介面中的第一介面，所述多層式絕緣體結構具有介面極化耦合常數(λ)，所述介面極化耦合常數(λ)是以下情形中的至少一者：大於-1乘以αFE乘以tFE(即λ>-αFE*tFE)，以及大於αFE的絕對值乘以tFE(即λ>|αFE|*tFE)，其中αFE是所述第一鐵電層的材料參數，且tFE是所述第一鐵電層的厚度。
  6. 如申請專利範圍第1項所述的半導體記憶體裝置，其中所述至少一個鐵電層包括第一鐵電層，所述至少一個介電層包括第一介電層及第二介電層，所述第一鐵電層與所述第一介電層共有所述至少一個介面中的第一介面，所述第一鐵電層與所述第二介電層共有所述至少一個介面中的第二介面，所述多層式絕緣體結構對於所述第一介面具有第一介面極化耦合常數(λ1)且對於所述第二介面具有第二介面極化耦合常數(λ2)，以使得所述第一介面極化耦合常數與所述第二介面極化耦合常數之總和是以下情形中的至少一者：大於-1乘以αFE乘以tFE(即λ1+λ2>-αFE*tFE)，以及大於αFE的絕對值乘以tFE(即λ1+λ2>|αFE|*tFE)，其中αFE是所述第一鐵電層的材料參數，且tFE是所述第一鐵電層的厚度。
  7. 如申請專利範圍第1項所述的半導體記憶體裝置，其中所述多層式絕緣體結構具有所述至少一個鐵電層的總厚度(dFE)、所述至少一個介電層的總厚度(dDE)及介面極化耦合常數(λ)，其中αFE是所述至少一個鐵電層的材料參數及αDE是所述至少一個介電層的材料參數，以使得：αDEdDE>|αFE|dFEλ/(λ-|αFE|dFE)其中所述至少一個鐵電層的所述總厚度是所述至少一個鐵電層中的每一者的厚度的總和，所述至少一個介電層的所述總厚度是所述至少一個介電層中的每一者的厚度的總和。
  8. 如申請專利範圍第1項所述的半導體記憶體裝置，其中所述至少一個介電層包含鈣鈦礦氧化物、Al2O3、SiO2及SiON中 的至少一者，其中所述鈣鈦礦氧化物包含SrTiO3，且其中所述至少一個鐵電層包含鐵電鈣鈦礦和HfO2系鐵電材料的至少一者，其中所述鐵電鈣鈦礦包含Pb(Zr-Ti)O3及BaTiO3，且所述HfO2系鐵電材料包含摻Si的HfO2及鐵電(Hf-Zr)O2。
  9. 如申請專利範圍第1項所述的半導體記憶體裝置，其中所述至少一個鐵電層是磊晶於所述至少一個介電層。
  10. 如申請專利範圍第1項所述的半導體記憶體裝置，其中所述半導體記憶體裝置是動態隨機存取記憶體胞元。
  11. 如申請專利範圍第10項所述的半導體記憶體裝置，更包括：選擇電晶體，與所述鐵電電容器耦合。
  12. 如申請專利範圍第1項所述的半導體記憶體裝置，其中所述至少一個鐵電層中的至少一者具有無遲滯性的至少一個電性極化。
  13. 一種半導體記憶體裝置，包括：多個記憶體胞元，所述多個記憶體胞元中的每一者包括鐵電電容器，所述鐵電電容器具有第一電極、第二電極及位於所述第一電極與所述第二電極之間的至少一個多層式絕緣體結構，所述至少一個多層式絕緣體結構包括至少一個鐵電層及至少一個介電層，所述至少一個鐵電層與所述至少一個介電層共有至少一個介面且具有強極化耦合。
  14. 如申請專利範圍第13項所述的半導體記憶體裝置，其 中所述至少一個鐵電層具有第一極化，所述至少一個介電層具有第二極化，所述強極化耦合使得所述第一極化與所述第二極化彼此相差百分之二十以內。
  15. 如申請專利範圍第14項所述的半導體記憶體裝置，其中所述第一極化與所述第二極化彼此相差百分之十以內。
  16. 如申請專利範圍第13項所述的半導體記憶體裝置，其中所述半導體記憶體裝置是動態隨機存取記憶體(DRAM)，其中所述至少一個介電層包含鈣鈦礦氧化物、Al2O3、SiO2及SiON中的至少一者，其中所述鈣鈦礦氧化物包含SrTiO3，且其中所述至少一個鐵電層包含鐵電鈣鈦礦和HfO2系鐵電材料的至少一者，其中所述鐵電鈣鈦礦包含Pb(Zr-Ti)O3及BaTiO3，且所述HfO2系鐵電材料包含摻Si的HfO2及鐵電(Hf-Zr)O2。
  17. 如申請專利範圍第13項所述的半導體記憶體裝置，其中所述至少一個鐵電層是磊晶於所述至少一個介電層且具有無遲滯性的至少一個電性極化。
  18. 一種用於提供半導體記憶體裝置的方法，包括：提供第一電極層；在所述第一電極層上提供多層式絕緣體結構，包括：提供至少一個鐵電層；以及提供至少一個介電層，以使得所述至少一個鐵電層與所述至少一個介電層共有至少一個介面且具有強極化耦合；提供第二電極，所述多層式絕緣體結構駐存於所述第二電極 與所述第一電極之間。
  19. 如申請專利範圍第18項所述的方法，其中所述至少一個鐵電層具有第一極化，所述至少一個介電層具有第二極化，所述強極化耦合使得所述第一極化與所述第二極化彼此相差百分之二十以內。
  20. 如申請專利範圍第18項所述的方法，其中所述多層式絕緣體結構具有所述至少一個鐵電層的總厚度(dFE)、所述至少一個介電層的總厚度(dDE)及介面極化耦合常數(λ)，其中αFE是所述至少一個鐵電層的材料參數及αDE是所述至少一個介電層的材料參數，以使得：αDEdDE>|αFE|dFEλ/(λ-|αFE|dFE)其中所述至少一個鐵電層的所述總厚度是所述至少一個鐵電層中的每一者的厚度的總和，所述至少一個介電層的所述總厚度是所述至少一個介電層中的每一者的厚度的總和。
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