CN104779250A - 半导体器件及其制造方法 - Google Patents

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Abstract

化合物半导体器件实施例包括：第一下电极；第一绝缘膜，在所述第一下电极上方；第一上电极，在所述第一绝缘膜上方；第二下电极，与所述第一下电极分离；第二绝缘膜，在所述第二下电极上方；第三绝缘膜，在所述第二绝缘膜上方；以及第二上电极，在所述第三绝缘膜上方。所述第一绝缘膜的厚度与所述第三绝缘膜的厚度大致相同；所述第三绝缘膜在平面图中的轮廓位于所述第二绝缘膜在平面图中的轮廓的外部；并且所述第二上电极在平面图中的轮廓位于所述第二绝缘膜在平面图中的轮廓的内部。

Description

半导体器件及其制造方法
技术领域
本文所讨论的实施例涉及一种半导体器件及其制造方法。
背景技术
一种半导体器件，包括存储器单元区和逻辑电路区。存储器单元位于存储器单元区中，并且每个存储器单元包括存储器电容器和晶体管。平滑电容器和其他元件位于逻辑电路区中。
通常，在制造这种半导体器件时，由一个膜制成的电容器绝缘膜有时被用于存储器单元区中的存储器电容器以及逻辑电路区中的平滑电容器两者。近年来，需要存储器电容器减小电容器绝缘膜厚度使得能够低电压运行，此外，还需要平滑电容器带有具有足够厚度的电容器绝缘膜以抑制漏电流。因此，很难用一个膜制成的电容器绝缘膜同时满足存储器电容器和平滑电容器的需求。
同时，一种铁电存储器，其中使用铁电膜作为存储器电容器的电容器绝缘膜，以及一种晶体管栅极结构，其中使用氧化硅膜作为电容器绝缘膜，例如，用于平滑电容器。然而，氧化硅膜的介电常数显著低于铁电膜的介电常数，并且不可能实现足够的特性。
因此，提出了一种技术，其中使用一叠铁电膜作为平滑电容器的电容器绝缘膜。然而，即使有这样的技术，也很难用存储器电容器和平滑电容器实现足够的特性。
以上问题，有时不仅存在于铁电存储器中，而且存在于其他半导体器件中，诸如DRAM(动态随机存取存储器)。
专利文献1：日本特开专利公开号2010-10455
专利文献2：日本特开专利公开号2013-168494
专利文献3：日本特开专利公开号10-98169
专利文献4：日本特开专利公开号2002-217381。
发明内容
本发明的目的是提供一种半导体器件及其制造方法，能够易于制造有着良好特性且具有彼此不同形式的电容器。
根据实施例的一个方面，半导体器件包括：第一下电极；第一绝缘膜，在所述第一下电极上方；第一上电极，在所述第一绝缘膜上方；第二下电极，与所述第一下电极分离；第二绝缘膜，在所述第二下电极上方；第三绝缘膜，在所述第二绝缘膜上方；以及第二上电极，在所述第三绝缘膜上方。所述第一绝缘膜的厚度与所述第三绝缘膜的厚度大致相同；所述第三绝缘膜在平面图中的轮廓位于所述第二绝缘膜在平面图中的轮廓的外部；并且所述第二上电极在平面图中的轮廓位于所述第二绝缘膜在平面图中的轮廓的内部。
根据实施例的另一方面，在一种半导体器件的制造方法中：形成第一导电膜；在所述第一导电膜上方形成第二绝缘膜；在所述第一导电膜上方形成覆盖所述第二绝缘膜的介电膜；处理所述介电膜，以便在所述第一导电膜上方形成覆盖所述第二绝缘膜的第三绝缘膜，并在所述第一导电膜上方形成与所述第三绝缘膜分离的第一绝缘膜；在所述第一绝缘膜和所述第三绝缘膜上方形成第二导电膜；处理所述第二导电膜，以便在所述第一绝缘膜上方形成第一上电极，并在所述第三绝缘膜上方形成第二上电极；以及处理所述第一导电膜，以便在所述第一绝缘膜下方形成第一下电极，并在所述第二绝缘膜下方形成第二下电极。所述第三绝缘膜在平面图中的轮廓位于所述第二绝缘膜在平面图中的轮廓外部；并且所述第二上电极在平面图中的轮廓位于所述第二绝缘膜在平面图中的轮廓内部。
附图说明
图1A所示为：根据第一实施例的半导体器件的剖视图；
图1B所示为：根据第一实施例的半导体器件的平面图；
图2A所示为：根据第二实施例的半导体器件的框图；
图2B所示为：根据第二实施例的半导体器件的电路图；
图3所示为：根据第二实施例的半导体器件的结构的剖视图；
图4A至图4L所示为：以步骤顺序示出根据第二实施例的半导体器件的制造方法的剖视图；
图5A至图5H所示为：以步骤顺序示出根据第二实施例的半导体器件的制造方法的平面图；
图6所示为：第二实施例的变型例的剖视图；以及
图7所示为：第二实施例的另一变型例的剖视图。
具体实施方式
本申请的发明人认真研究了即使采用诸如使用一叠铁电膜作为平滑电容器的电容器绝缘膜等常规技术也无法达到足够的特性的原因。其结果是，证实在现有技术条件下，当在存储器单元电容器和平滑电容器上形成电容器绝缘膜时产生的蚀刻损伤很严重。此后，本发明人进一步进行了认真的研究，以便能够抑制上述蚀刻损伤，并基于其研究成果，本发明人得出了以下实施例。
以下，将具体参照附图描述实施例。
(第一实施例)
首先，对第一实施例进行说明。图1A和图1B是示出根据第一实施例的半导体器件的图。图1A是剖视图，图1B是平面图。
如图1A和图1B所示，在第一实施例中，第一电容器110和第二电容器120被形成在基座100上方。第一电容器110包括第一下电极111，第一下电极111上方的第一绝缘膜113、以及第一绝缘膜113上方的第一上电极114。第二电容器120包括第二下电极121、第二下电极121上方的第二绝缘膜122、第二绝缘膜122上方的第三绝缘膜123、以及第三绝缘膜123上方的第二上电极124。第一绝缘膜113的厚度基本上与第三绝缘膜123的厚度相同，第三绝缘膜123在平面图中的轮廓位于第二绝缘膜122在平面图中的轮廓的外部，并且第二上电极124在平面图中的轮廓位于第二绝缘膜122在平面图中的轮廓的内部。
在第一实施例的上述配置中，除了第三绝缘膜123，在第二电容器120的下电极121和上电极124之间还存在第二绝缘膜122，而第一绝缘膜113存在于第一电容器110的下电极111和上电极114之间。因此，可以将第二绝缘膜122设定为具有适合于减少漏电流的厚度，同时将第一绝缘膜113设定为具有适合于低电压运行的厚度。另外，由于第二上电极124在平面图中的轮廓位于第二绝缘膜122在平面图中的轮廓内部，所以即使第二绝缘膜122的外周边缘部中存在蚀刻损伤，第二电容器120的特性也很难降低。此外，由于第三绝缘膜123的厚度与第一绝缘膜113的厚度大致相同，并且第三绝缘膜123在平面图中的轮廓位于第二绝缘膜122在平面图中的轮廓外部，所以在制造器件时，第一绝缘膜113的蚀刻和第三绝缘膜123的蚀刻可以用相等的所需时间完成。具体而言，由过度蚀刻引起的特性降低可以被抑制。
(第二实施例)
接下来，将对第二实施例进行描述。第二实施例是对应于铁电存储器的示例。图2A和图2B是示出根据第二实施例的半导体器件的图。图2A是方框图，而图2B是电路图，示出存储器单元区的配置。图3是剖视图，示出根据第二实施例的半导体器件的结构。如图2a所示，根据第二实施例的半导体器件200设置有存储器单元区201和逻辑电路区202。
如图2B所示，存储器单元区201设置有沿一个方向延伸的位线271，并且还设置有与位线271相交的字线272和板线273。存储器单元被布置成阵列状态，以便匹配由位线271、字线272和板线273形成的网格。每个存储器单元设置有存储器电容器210和存储器晶体管233。
存储器晶体管233的栅极连接到字线272。存储器晶体管233的源极和漏极之一被连接至位线271，存储器晶体管233的源极和漏极中的另一个连接到存储器电容器210的一个电极。存储器电容器210的另一个电极连接到板线273。各个字线272和板线273由多个存储器单元共享，这些存储器单元被布置在与各个字线272和板线273延伸的方向相同的方向上。同样，各个位线271由多个存储器单元共享，这些存储器单元被布置在与各个位线271延伸的方向相同的方向上。然而，位线271、字线272和板线273并不限定于上述布置。
在如上构造的铁电存储器的存储器单元区201中，按照存储器电容器210中的电容器绝缘膜的极化状态存储数据。
逻辑电路区202设置有平滑电容器220及其他元件。平滑电容器220的电容比存储器电容器210的电容大。
如图3所示，在半导体器件200中半导体衬底231(如硅衬底)的表面上方形成元件隔离区232。存储器晶体管233形成在半导体衬底231的表面上，位于由存储器单元区201中元件隔离区232所界定的有源区中。例如，MOS(金属氧化物半导体)型场效应晶体管用于存储器晶体管233。为方便起见，图3仅说明一个存储器晶体管233。形成覆盖半导体衬底231的层间绝缘膜234。导电插塞235形成在层间绝缘膜234中。导电插塞235的至少一部分电连接到存储器晶体管233的源极或漏极。
下电极211形成在层间绝缘膜234上方，电容器绝缘膜213形成在下电极211上方，上电极214被形成在存储器单元区201中每个电容器的绝缘膜213上方。因此，存储器电容器210形成在层间绝缘膜234上方。为方便起见，图3说明仅两个存储器电容器210。下电极211是第一下电极的例子，电容器绝缘膜213是第一绝缘膜的例子，并且上电极214是第一上电极的例子。
下电极221被形成在层间绝缘膜234上方，下电容器绝缘膜222形成在下电极221上方，上电容器绝缘膜223形成在下电容器绝缘膜222上方，并且上电极224形成在逻辑电路区202中上电容器绝缘膜223上方。上电容器绝缘膜223的厚度与电容器绝缘膜213的厚度大致相同，上电容器绝缘膜223在平面图中的轮廓位于下电容器绝缘膜222在平面图中的轮廓外部，并且上电极224在平面图中的轮廓位于下电容器绝缘膜222在平面图中的轮廓的内部。因此，平滑电容器220形成在层间绝缘膜234上方。例如，平滑电容器的上电极224的面积比存储器电容器210的上电极214的面积大。例如，下电容器绝缘膜222比电容器绝缘膜213和上电容器绝缘膜223更厚。下电极221是第二下电极的例子，下电容器绝缘膜222是第二绝缘膜的例子，上电容器绝缘膜223是第三绝缘膜的例子，上电极224是第二上电极的例子。
覆盖存储器电容器210和平滑电容器220的层间绝缘膜251形成在层间绝缘膜234上方。导电插塞252形成在层间绝缘膜内251中。导电插塞252的一部分电连接到导电插塞235，导电插塞252的另一部分电连接到上电极214，导电插塞252的另一部分电连接到下电极211，导电插塞252的另一部分电连接到上电极224，以及导电插塞252的另一部分电连接到下电极221。
电连接到导电插塞252的导电膜253形成在层间绝缘膜上251上方。覆盖导电膜253的层间绝缘膜254形成在层间绝缘膜251上方。电连接到导电膜253的导电插塞255形成在层间绝缘膜254中。导电膜256、层间绝缘膜257、导电插塞258、导电膜259、层间绝缘膜260、导电插塞261、导电膜262、层间绝缘膜263以及导电插塞264，以类似方式形成在层间绝缘膜254上方。
电连接到导电插塞264的接合焊盘265形成在层间绝缘膜263上方。此外，具有暴露接合焊盘265的一部分的开口267的钝化膜266形成在层间绝缘膜263上方。
在上述配置的第二实施例中,除了上电容器绝缘膜223，平滑电容器220的下电极221和上电极224之间还存在下电容器绝缘膜222，同时存储器电容器210的下电极211和上电极214之间还存在电容器绝缘膜213。因此，可以将下电容器绝缘膜222设定为适合于减少漏电流的厚度，同时电容器绝缘膜213被设定为适合于低电压运行的厚度。此外，尽管将在后面描述的细节，由于上电极224在平面图中的轮廓位于下电容器绝缘膜222在平面图中的轮廓的内部，所以即使下电容器绝缘膜222的外周边缘部分存在蚀刻损伤，平滑电容器220的特性也很难被降低。此外，由于上电容器绝缘膜223的厚度与电容器绝缘膜213的厚度大致相同，并且上电容器绝缘膜223在平面图中的轮廓位于下电容器绝缘膜222在平面图中的轮廓外，所以在制造器件时，电容器绝缘膜213和上电容器绝缘膜223的蚀刻可以用相等的所需时间完成。具体而言，因过度蚀刻引起的特性降低可以被抑制。
半导体器件200设置有存储器单元区201及逻辑电路区202，并且逻辑电路区202包括平滑电容器220，使得无需为平滑电容器另外提供除存储器单元区201和逻辑电路区202之外的区域。另外，还可以同时取得抑制制造成本增加和抑制存储器电容器性能降低的效果，并且可以减小芯片尺寸。
为了使电容器绝缘膜213的蚀刻和上电容器绝缘膜223的蚀刻可以更可靠地用所需的等量时间完成，上电容器绝缘膜223的轮廓和下电容器绝缘膜222的轮廓之间的距离优选为上电容器绝缘膜223的厚度的两倍或更大。具体而言，如果上电容器绝缘膜223的厚度为100纳米，例如，优选使上电容器绝缘膜223的轮廓与下电容器绝缘膜222的轮廓分开200纳米或更多。
通常，平行板电容器的静电电容Q(F)与电极板的面积S(M2)成比例，并且与电极板之间的距离D(m)成反比。此外，当介电常数表示为ε0(＝8.854×10-12(F/M))，并且构成电容器绝缘膜的物质的相对介电常数由介电常数εr表示时，静电电容Q(F)可以由以下等式1来表示。
Q＝ε0×εr×(S/D)    (等式1)
当具有氧化硅膜被用作电容器绝缘膜的晶体管栅极结构的平滑电容器的静电电容Q1，与第二实施例的平滑电容器220的静电电容Q2进行比较时，获得以下结果。氧化硅膜的相对介电常数εr为3.5，PZT的相对介电常数εr为约1400。一般来说，根据设计规则，晶体管的栅极长度为0.18微米时，距离D为2.5纳米至5纳米，而在这种情况下，距离D被假定为最小值2.5纳米。例如，第二实施例的平滑电容器220的距离D对应于下电容器绝缘膜222的厚度和上电容器绝缘膜223的厚度之和，即175纳米。静电电容Q1和静电电容Q2是以如下方式确定的。
Q1＝8.854×10-12×3.5×(S/2.5×10-9)
＝1.24×10-2×S
Q2＝8.854×10-12×1400×(S/175×10-9)
＝7.08×10-2×S
如上所述，根据第二实施例，与带有晶体管栅极结构的平滑电容器比较，可以得到足够高的静电电容。因此，即便该半导体器件进一步小型化，其特性仍能充分展现出来。
平滑电容器220的下电容器绝缘膜222和上电容器绝缘膜223具有铁电的极化特性，但它们可以在极化特性不影响平滑电容器220的平滑特性的范围内使用。这是因为施加到平滑电容器220的电压通常比较高。
接下来，说明根据第二实施例的半导体器件的制造方法。图4A至图4L所示为以步骤的顺序示出根据第二实施例的半导体器件的制造方法的剖视图。图5A至图5H是以步骤的顺序示出根据第二实施例的半导体器件的制造方法的平面图。
首先，如图4A所示，在半导体衬底231表面上选择性地形成元件隔离区232。然后，存储器晶体管233形成在半导体衬底231的表面上，位于存储器单元区201中的有源区中。此后，例如，通过化学气相沉积(CVD)法形成覆盖半导体衬底231的层间绝缘膜234。例如，层间绝缘膜234的厚度为约500纳米。例如，以BPSG(硼磷硅酸盐玻璃)和PSG(磷硅酸盐玻璃)为层间绝缘膜234的材料的例子。另外，氧化硅膜可通过高密度等离子体CVD法(HDP-CVD)来形成，氧化硅膜可以用TEOS(正硅酸乙酯)和O3来形成。接下来，实施CF4、C2F6、或C4F8系气体蚀刻，以在层间绝缘膜234中形成接触孔，并将导电插塞235形成在接触孔中。导电插塞235可由通过CVD等方法在接触孔中填充金属膜(如钨膜)来形成。
然后，如图4B所示，电连接到导电插塞235的导电膜241(如Pt膜)形成在层间绝缘膜234上方。例如，导电膜241的厚度为约100纳米。例如，导电膜241可以通过溅射法来形成。之后，铁电膜242(如锆钛酸铅(PZT)膜)形成在导电膜241上方。例如，铁电膜242的厚度约为10纳米至75纳米。例如，铁电膜242可以通过溅射法或金属有机化学气相沉积(MOCVD)方法来形成。
随后，如图4C和图5A中所示，在铁电膜242上方形成掩膜247，掩膜247覆盖将要形成平滑电容器220的下电容器绝缘膜的区域并暴露其他区域。
然后，如图4D和图5B所示，蚀刻铁电膜242，以便形成下电容器绝缘膜222。之后，去除掩膜247。
此后，如图4E和图5C所示，在导电膜241上方形成覆盖下电容器绝缘膜222的铁电膜243(如锆钛酸铅(PZT)膜)。例如，铁电膜243的厚度约为50纳米至100纳米。例如，铁电膜243也可以通过溅射法或MOCVD法形成。随后，在预定温度范围内进行退火处理，以便使铁电膜243和下电容器绝缘膜222的晶体结构形成层状钙钛矿结构。作为退火处理的一个例子，在氧气环境中于常压下加热半导体基板231。
然后，如图4F和图5D所示，在所述铁电膜243上方形成导电膜244(如氧化铱膜)。
此后，如图4G和图5E所示，在导电膜244上方形成掩膜，掩膜覆盖将要形成存储器电容器210的上电极的区域和将要形成平滑电容器220的上电极的区域并暴露其他区域。
随后，如图4H和图5F所示，蚀刻导电膜244，以便形成上电极214和上电极224。之后，去除掩膜245。
然后，如图4I和图5G所示，在铁电膜243上方形成掩膜246，掩膜246覆盖将要形成存储器电容器210的电容器绝缘膜的区域和将要形成平滑电容器220的上电容器绝缘膜的区域并暴露其他区域。
此后，如图4J和图5H所示，蚀刻铁电膜243，以便形成电容器绝缘膜213与上电容器绝缘膜223。之后，去除掩膜246。随后，如图4K所示，使用掩膜蚀刻导电膜241，以便形成下电极211和下电极221。根据上述方式，可获得存储器电容器210和平滑电容器220。
然后，如图4L所示，在层间绝缘膜234上方形成覆盖存储器电容器210和平滑电容器220的层间绝缘膜251。此后，在层间绝缘膜251中形成导电插塞252。接着，在层间绝缘膜251上形成电连接到导电插塞252的导电膜253。接着，以类似的方式形成层间绝缘膜254、导电插塞255、导电膜256、层间绝缘膜257、导电插塞258、导电膜259、层间绝缘膜260、导电插塞261、导电膜262、层间绝缘膜263和导电插塞264。例如，层间绝缘膜251、254、257、260和263可以与层间绝缘膜234类似的方式形成。例如，导电插塞252、255、258、261和264可以与导电插塞235类似的方式形成。作为导电膜253、256、259和262的材料，可以以Al、Cu等为例。另外，电连接到导电插塞264的接合焊盘265被形成在层间绝缘膜263上方。然后，覆盖结合焊盘265的钝化膜266形成在层间绝缘膜263上方，并且暴露接合焊盘265的一部分的开口267被形成在层间绝缘膜263中。
用上述方式完成半导体器件。
根据上述制造方法，平滑电容器220可以形成为与存储器电容器210并联，以便可以在逻辑电路区202中形成平滑电容器220。因此，无需为采用晶体管栅极结构的平滑电容器提供专用的区域，从而可以减小芯片尺寸。
此外，很难在每个存储器电容器210和平滑电容器220的电容器绝缘膜的电荷累积的部分上发生蚀刻损伤，从而可以获得良好的特性。
如图6所示，电容器绝缘膜213可以包括膜213a和膜213b，并且上电容器绝缘膜223可以包括膜223a和膜223b。在这种情况下，膜223a的厚度与膜213a的厚度大致相同，膜223b的厚度与膜213b的厚度大致相同。例如，在制造这样的半导体器件中，当形成铁电膜243时(图4E)，形成将要成为膜213a和膜223a的铁电膜，并且在该铁电膜的上方形成将要成为膜213b和膜223b的另一铁电膜。这两种类型的铁电膜的构成可以不同，或成膜条件可以不同。此外，在形成将要成为膜213a和膜223a的铁电膜之后可以进行退火，之后，可以形成将要成为膜213b和膜223b的铁电膜。每个电容器绝缘膜213和上电容器绝缘膜223还可以包括三个或更多个膜。
此外，在蚀刻导电膜244以形成上电极214和上电极224之后，导电膜244的剩余部分301可以保留在铁电膜243的凸起的侧面，如图7所示。
用于铁电电容器的铁电不限定于PZT，并且可以使用加入La、Ca等的PZT。此外，可以使用钛酸铋等。例如，存储器电容器不限定于铁电电容器，并且它也可以是高介电存储器电容器或顺电存储器电容器。例如，高介电存储器电容器和顺电存储器电容器被用于DRAM(动态随机存取存储器)。此外，当类似于每个实施例中的平滑电容器的结构被应用到半导体元件(如晶体管)的保护电路区中所设置的保护电容器时，可以实现类似的效果。
根据上述半导体器件等，由于设置了适当的第一绝缘膜、第二绝缘膜和第三绝缘膜，所以能够容易地制造具有良好的特性和具有相互不同形式的多个电容器。

Claims (15)

1.一种半导体器件，包括：
第一下电极；
第一绝缘膜，在所述第一下电极上方；
第一上电极，在所述第一绝缘膜上方；
第二下电极，与所述第一下电极分离；
第二绝缘膜，在所述第二下电极上方；
第三绝缘膜，在所述第二绝缘膜上方；以及
第二上电极，在所述第三绝缘膜上方，
其中：
所述第一绝缘膜的厚度与所述第三绝缘膜的厚度大致相同；
所述第三绝缘膜在平面图中的轮廓位于所述第二绝缘膜在平面图中的轮廓的外部；并且
所述第二上电极在平面图中的轮廓位于所述第二绝缘膜在平面图中的轮廓的内部。
2.根据权利要求1所述的半导体器件，其中所述第一绝缘膜、第二绝缘膜和第三绝缘膜中的每个是铁电膜。
3.根据权利要求1或2所述的半导体器件，其中所述第一绝缘膜和第三绝缘膜中的每个包括多个膜。
4.根据权利要求1或2所述的半导体器件，其中所述第三绝缘膜在平面图中的轮廓与所述第二绝缘膜在平面图中的轮廓之间的距离是所述第三绝缘膜的厚度的两倍或更多。
5.根据权利要求1或2所述的半导体器件，其中：
所述第一下电极、所述第一绝缘膜和所述第一上电极位于存储器单元区中；并且
所述第二下电极、所述第二绝缘膜、所述第三绝缘膜以及所述第二上电极位于逻辑电路区中。
6.根据权利要求1或2所述的半导体器件，其中所述第一绝缘膜和第三绝缘膜通过蚀刻一个介电膜形成。
7.根据权利要求1或2所述的半导体器件，其中所述第二绝缘膜比所述第一绝缘膜和第三绝缘膜厚。
8.根据权利要求1或2所述的半导体器件，其中所述第二上电极的面积比所述第一上电极的面积大。
9.一种制造半导体器件的方法，包括：
形成第一导电膜；
在所述第一导电膜上方形成第二绝缘膜；
在所述第一导电膜上方形成覆盖所述第二绝缘膜的介电膜；
处理所述介电膜，以便在所述第一导电膜上方形成覆盖所述第二绝缘膜的第三绝缘膜，并在所述第一导电膜上方形成与所述第三绝缘膜分离的第一绝缘膜；
在所述第一绝缘膜和所述第三绝缘膜上方形成第二导电膜；
处理所述第二导电膜，以便在所述第一绝缘膜上方形成第一上电极，并在所述第三绝缘膜上方形成第二上电极；以及
处理所述第一导电膜，以便在所述第一绝缘膜下方形成第一下电极，并在所述第二绝缘膜下方形成第二下电极，
其中：
所述第三绝缘膜在平面图中的轮廓位于所述第二绝缘膜在平面图中的轮廓外部；并且
所述第二上电极在平面图中的轮廓位于所述第二绝缘膜在平面图中的轮廓内部。
10.根据权利要求9所述的方法，其中所述第一绝缘膜、第二绝缘膜和第三绝缘膜中的每个都是铁电膜。
11.根据权利要求9或10所述的方法，其中所述第一绝缘膜和第三绝缘膜中的每个包括多个膜。
12.根据权利要求9或10所述的方法，其中所述第三绝缘膜在平面图中的轮廓与所述第二绝缘膜在平面图中的轮廓之间的距离是所述第三绝缘膜的厚度的两倍或更多。
13.根据权利要求9或10所述的方法，其中：
所述第一下电极、所述第一绝缘膜和所述第一上电极位于存储器单元区中；并且
所述第二下电极、所述第二绝缘膜、所述第三绝缘膜以及所述第二上电极位于逻辑电路区中。
14.根据权利要求9或10所述的方法，其中所述第二绝缘膜比所述第一绝缘膜和第三绝缘膜厚。
15.根据权利要求9或10所述的方法，其中所述第二上电极的面积比所述第一上电极的面积大。
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