JP5862347B2 - 半導体装置及びその製造方法 - Google Patents
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本発明は、半導体装置及びその製造方法に関する。
近年、電源を切っても情報を保持でき、省電力で書き込み、読み出しのできる不揮発性メモリとして、強誘電体メモリ（ＦｅＲＡＭ；Ferroelectric Random Access Memory）が注目されている。
強誘電体メモリでは、例えばチタン酸ジルコン酸鉛（ＰＺＴ）などの強誘電体層を上部電極及び下部電極で挟んだ強誘電体キャパシタがメモリ素子として用いられている。
強誘電体メモリでは、例えばチタン酸ジルコン酸鉛（ＰＺＴ）などの強誘電体層を上部電極及び下部電極で挟んだ強誘電体キャパシタがメモリ素子として用いられている。
一方、他の部分、例えばロジック回路などの周辺回路の平滑容量に用いられるキャパシタでは、誘電体層にＳｉＯ２が用いられている。この平滑容量用のキャパシタに、ＳｉＯ２よりも誘電率が大きい強誘電体を用いることで、キャパシタの面積を小さくすることができ、高集積化によるチップの面積縮小とコストダウンを実現できる。
このため、強誘電体キャパシタを、メモリ素子として用いるだけでなく、他の部分、例えばロジック回路などの周辺回路の平滑容量にも用いるようになってきている。
このため、強誘電体キャパシタを、メモリ素子として用いるだけでなく、他の部分、例えばロジック回路などの周辺回路の平滑容量にも用いるようになってきている。
ところで、強誘電体キャパシタをメモリ素子として用いる場合と、他の部分、例えばロジック回路などの周辺回路の平滑容量に用いる場合とでは、要求される特性が異なる場合がある。
例えば、メモリ素子に用いる場合には、低電圧動作、大きなＱｓｗ、優れたリテンション特性及び良好なインプリント特性が要求される。このため、強誘電体層を薄くすることが試みられている。
例えば、メモリ素子に用いる場合には、低電圧動作、大きなＱｓｗ、優れたリテンション特性及び良好なインプリント特性が要求される。このため、強誘電体層を薄くすることが試みられている。
一方、他の部分、例えばロジック回路などの周辺回路の平滑容量に用いる場合には、誘電率が大きく、絶縁破壊に強いことが要求される。このため、強誘電体層を厚くすることが試みられている。
そして、ある膜厚でメモリ素子に要求される特性と平滑容量に要求される特性の両方を満足することができれば良いが、高集積化が進むにつれて、これらを同時に満たすことが難しくなってきている。例えば、メモリ素子としては良好な特性を持つ強誘電体キャパシタであっても、平滑容量としては、絶縁破壊耐性が弱く、使えないといったことが生じてきている。
そして、ある膜厚でメモリ素子に要求される特性と平滑容量に要求される特性の両方を満足することができれば良いが、高集積化が進むにつれて、これらを同時に満たすことが難しくなってきている。例えば、メモリ素子としては良好な特性を持つ強誘電体キャパシタであっても、平滑容量としては、絶縁破壊耐性が弱く、使えないといったことが生じてきている。
この場合、例えば、メモリ素子に用いられる、薄い強誘電体層を有する強誘電体キャパシタと、平滑容量に用いられる、厚い強誘電体層を有する強誘電体キャパシタとを、それぞれ別々の工程で製造することが考えられる。これを第１の製造方法という。
また、例えば、強誘電体キャパシタの製造工程の途中で、一部分をエッチングによって除去した後、その後の工程を進めることで、厚さの異なる強誘電体層を有する２種類の強誘電体キャパシタを製造することも考えられる。この製造方法は、追加される工程数が少なく、コスト面で有利である。これを第２の製造方法という。
また、例えば、強誘電体キャパシタの製造工程の途中で、一部分をエッチングによって除去した後、その後の工程を進めることで、厚さの異なる強誘電体層を有する２種類の強誘電体キャパシタを製造することも考えられる。この製造方法は、追加される工程数が少なく、コスト面で有利である。これを第２の製造方法という。
しかしながら、上述の第１の製造方法では、製造工程や作業工数が増加し、コストアップにつながることになる。また、量産技術としては適当ではない。
また、上述の第２の製造方法では、メモリ素子に用いられる強誘電体キャパシタの形成領域に、エッチングされた領域が含まれることになる。つまり、強誘電体キャパシタの特性を考慮すると、厚い強誘電体層を有するキャパシタを平滑容量に用い、薄い強誘電体層を有するキャパシタをメモリ素子に用いることになる。このため、メモリ素子に用いられる強誘電体キャパシタを形成する領域においてエッチングを行なうことになるため、メモリ素子に用いられる強誘電体キャパシタの形成領域に、エッチングされた領域が含まれることになる。
また、上述の第２の製造方法では、メモリ素子に用いられる強誘電体キャパシタの形成領域に、エッチングされた領域が含まれることになる。つまり、強誘電体キャパシタの特性を考慮すると、厚い強誘電体層を有するキャパシタを平滑容量に用い、薄い強誘電体層を有するキャパシタをメモリ素子に用いることになる。このため、メモリ素子に用いられる強誘電体キャパシタを形成する領域においてエッチングを行なうことになるため、メモリ素子に用いられる強誘電体キャパシタの形成領域に、エッチングされた領域が含まれることになる。
一方、メモリ素子に用いられる強誘電体キャパシタでは、強誘電体層の厚さによって決まるリーク電流量以外にも、例えば反転電荷量などの必要な電気特性を満たす必要がある。
しかしながら、メモリ素子に用いられる強誘電体キャパシタの形成領域にエッチングされた領域が含まれる場合、メモリ素子に用いられる強誘電体キャパシタのみを製造する場合の従来の製造条件を用いると、必要な特性を満たすことができない。このため、新たなプロセス開発が必要となり、開発工数が増加し、コストアップにつながることになる。
しかしながら、メモリ素子に用いられる強誘電体キャパシタの形成領域にエッチングされた領域が含まれる場合、メモリ素子に用いられる強誘電体キャパシタのみを製造する場合の従来の製造条件を用いると、必要な特性を満たすことができない。このため、新たなプロセス開発が必要となり、開発工数が増加し、コストアップにつながることになる。
そこで、製造工程をできるだけ変更することなく、コストを抑えながら、厚さの異なる強誘電体層を有する２種類のキャパシタを備える半導体装置を製造できるようにしたい。
本半導体装置の製造方法は、絶縁膜上に、第１のキャパシタの第１下部電極及び第２のキャパシタの第２下部電極となる第１導電膜を形成し、第１導電膜上に、第１のキャパシタの１層構造の第１強誘電体層及び第２のキャパシタの多層構造の第２強誘電体層の最下層となる第１強誘電体膜を形成し、第１強誘電体膜上に、第２導電膜を形成し、第２導電膜を選択的に除去して、第１のキャパシタの第１上部電極を形成し、第１上部電極を形成した後に、第２強誘電体層の最下層以外の層となる第２強誘電体膜を形成し、第２強誘電体膜を形成した後に、第２のキャパシタの第２上部電極を形成し、第１上部電極を形成した後、第２強誘電体膜を形成する前に、第１強誘電体膜を選択的に除去して、第１強誘電体層及び第２強誘電体層の最下層を形成し、第１強誘電体層及び第２強誘電体層の最下層を形成した後に、第１上部電極、第１強誘電体層、第２強誘電体層の最下層及び第１導電膜を覆うように、第２強誘電体膜を形成し、第２強誘電体膜を形成した後、第２上部電極を形成する前に、第２強誘電体膜を選択的に除去して、第１上部電極、第１強誘電体層及び第１導電膜を覆う保護層、並びに、第２強誘電体層の最下層以外の層を形成し、保護層及び第２強誘電体層の最下層以外の層を形成した後、第２上部電極を形成する前に、第１導電膜を選択的に除去して、第１下部電極及び第２下部電極を形成し、第１下部電極及び第２下部電極を形成した後に、第２上部電極を形成することを要件とする。
本半導体装置の製造方法は、絶縁膜上に、第１のキャパシタの第１下部電極及び第２のキャパシタの第２下部電極となる第１導電膜を形成し、第１導電膜上に、第１のキャパシタの１層構造の第１強誘電体層及び第２のキャパシタの多層構造の第２強誘電体層の最下層となる第１強誘電体膜を形成し、第１強誘電体膜上に、第２導電膜を形成し、第２導電膜を選択的に除去して、第１のキャパシタの第１上部電極を形成し、第１上部電極を形成した後に、第２強誘電体層の最下層以外の層となる第２強誘電体膜を形成し、第２強誘電体膜を形成した後に、第２のキャパシタの第２上部電極を形成し、第２強誘電体膜を形成した後、第２上部電極を形成する前に、第２強誘電体膜を選択的に除去して、第１上部電極及び第１強誘電体膜を覆う保護層、並びに、第２強誘電体層の最下層以外の層を形成し、保護層及び第２強誘電体層の最下層以外の層を形成した後、第２上部電極を形成する前に、第１強誘電体膜を選択的に除去して、第１強誘電体層及び第２強誘電体層の最下層を形成し、第１強誘電体層及び第２強誘電体層の最下層を形成した後、第２上部電極を形成する前に、第１導電膜を選択的に除去して、第１下部電極及び第２下部電極を形成し、第１下部電極及び第２下部電極を形成した後に、第２上部電極を形成することを要件とする。
本半導体装置の製造方法は、絶縁膜上に、第１のキャパシタの第１下部電極及び第２のキャパシタの第２下部電極となる第１導電膜を形成し、第１導電膜上に、第１のキャパシタの１層構造の第１強誘電体層及び第２のキャパシタの多層構造の第２強誘電体層の最下層となる第１強誘電体膜を形成し、第１強誘電体膜上に、第２導電膜を形成し、第２導電膜を選択的に除去して、第１のキャパシタの第１上部電極を形成し、第１上部電極を形成した後に、第２強誘電体層の最下層以外の層となる第２強誘電体膜を形成し、第２強誘電体膜を形成した後に、第２のキャパシタの第２上部電極を形成し、第１上部電極を形成した後、第２強誘電体膜を形成する前に、第１強誘電体膜を選択的に除去して、第１強誘電体層及び第２強誘電体層の最下層を形成し、第１強誘電体層及び第２強誘電体層の最下層を形成した後、第２強誘電体膜を形成する前に、第１導電膜を選択的に除去して、第１下部電極及び第２下部電極を形成し、第１下部電極及び第２下部電極を形成した後、第２上部電極を形成する前に、少なくとも第１上部電極、第１強誘電体層、第１下部電極、第２強誘電体層の最下層及び第２下部電極を覆うように第２強誘電体膜を形成することによって、第１上部電極、第１強誘電体層及び第１下部電極を覆う保護層、並びに、第２強誘電体層の最下層以外の層を形成し、保護層及び第２強誘電体層の最下層以外の層を形成した後に、第２上部電極を形成することを要件とする。
本半導体装置の製造方法は、絶縁膜上に、第１のキャパシタの第１下部電極及び第２のキャパシタの第２下部電極となる第１導電膜を形成し、第１導電膜上に、第１のキャパシタの１層構造の第１強誘電体層及び第２のキャパシタの多層構造の第２強誘電体層の最下層となる第１強誘電体膜を形成し、第１強誘電体膜上に、第２導電膜を形成し、第２導電膜を選択的に除去して、第１のキャパシタの第１上部電極を形成し、第１上部電極を形成した後に、第２強誘電体層の最下層以外の層となる第２強誘電体膜を形成し、第２強誘電体膜を形成した後に、第２のキャパシタの第２上部電極を形成し、第１上部電極を形成した後、第２強誘電体膜を形成する前に、第１強誘電体膜を選択的に除去して、第１強誘電体層及び第２強誘電体層の最下層を形成し、第１強誘電体層及び第２強誘電体層の最下層を形成した後に、第１上部電極、第１強誘電体層、第２強誘電体層の最下層及び第１導電膜を覆うように、第２強誘電体膜を形成し、第２強誘電体膜を形成した後、第２上部電極を形成する前に、第２強誘電体膜上に第３導電膜を形成し、第３導電膜を形成した後に、第３導電膜を選択的に除去して、第２上部電極を形成し、第２上部電極を形成した後に、第２強誘電体膜を選択的に除去して、第１上部電極、第１強誘電体層及び第１導電膜を覆う保護層、並びに、第２強誘電体層の最下層以外の層を形成し、保護層及び第２強誘電体層の最下層以外の層を形成した後に、第１導電膜を選択的に除去して、第１下部電極及び第２下部電極を形成することを要件とする。
本半導体装置の製造方法は、絶縁膜上に、第１のキャパシタの第１下部電極及び第２のキャパシタの第２下部電極となる第１導電膜を形成し、第１導電膜上に、第１のキャパシタの１層構造の第１強誘電体層及び第２のキャパシタの多層構造の第２強誘電体層の最下層となる第１強誘電体膜を形成し、第１強誘電体膜上に、第２導電膜を形成し、第２導電膜を選択的に除去して、第１のキャパシタの第１上部電極を形成し、第１上部電極を形成した後に、第２強誘電体層の最下層以外の層となる第２強誘電体膜を形成し、第２強誘電体膜を形成した後に、第２のキャパシタの第２上部電極を形成し、第２強誘電体膜を形成した後、第２上部電極を形成する前に、第２強誘電体膜上に第３導電膜を形成し、第３導電膜を形成した後に、第３導電膜を選択的に除去して、第２上部電極を形成し、第２上部電極を形成した後に、第２強誘電体膜を選択的に除去して、第１上部電極及び第１強誘電体膜を覆う保護層、並びに、第２強誘電体層の最下層以外の層を形成し、保護層及び第２強誘電体層の最下層以外の層を形成した後に、第１強誘電体膜を選択的に除去して、第１強誘電体層及び第２強誘電体層の最下層を形成し、第１強誘電体層及び第２強誘電体層の最下層を形成した後に、第１導電膜を選択的に除去して、第１下部電極及び第２下部電極を形成することを要件とする。
本半導体装置の製造方法は、絶縁膜上に、第１のキャパシタの第１下部電極及び第２のキャパシタの第２下部電極となる第１導電膜を形成し、第１導電膜上に、第１のキャパシタの１層構造の第１強誘電体層及び第２のキャパシタの多層構造の第２強誘電体層の最下層となる第１強誘電体膜を形成し、第１強誘電体膜上に、第２導電膜を形成し、第２導電膜を選択的に除去して、第１のキャパシタの第１上部電極を形成し、第１上部電極を形成した後に、第２強誘電体層の最下層以外の層となる第２強誘電体膜を形成し、第２強誘電体膜を形成した後に、第２のキャパシタの第２上部電極を形成し、第１上部電極を形成した後、第２強誘電体膜を形成する前に、第１強誘電体膜を選択的に除去して、第１強誘電体層及び第２強誘電体層の最下層を形成し、第１強誘電体層及び第２強誘電体層の最下層を形成した後、第２強誘電体膜を形成する前に、第１導電膜を選択的に除去して、第１下部電極及び第２下部電極を形成し、第１下部電極及び第２下部電極を形成した後、第２上部電極を形成する前に、少なくとも第１上部電極、第１強誘電体層、第１下部電極、第２強誘電体層の最下層及び第２下部電極を覆うように第２強誘電体膜を形成することによって、第１上部電極、第１強誘電体層及び第１下部電極を覆う保護層、並びに、第２強誘電体層の最下層以外の層を形成し、第２強誘電体膜を形成した後、第２上部電極を形成する前に、第２強誘電体膜上に第３導電膜を形成し、第３導電膜を形成した後に、第３導電膜を選択的に除去して、第２上部電極を形成することを要件とする。
本半導体装置の製造方法は、絶縁膜上に、第１のキャパシタの第１下部電極及び第２のキャパシタの第２下部電極となる第１導電膜を形成し、第１導電膜上に、第１のキャパシタの１層構造の第１強誘電体層及び第２のキャパシタの多層構造の第２強誘電体層の最下層となる第１強誘電体膜を形成し、第１強誘電体膜上に、第２導電膜を形成し、第２導電膜を選択的に除去して、第１のキャパシタの第１上部電極を形成し、第１上部電極を形成した後に、第２強誘電体層の最下層以外の層となる第２強誘電体膜を形成し、第２強誘電体膜を形成した後に、第２のキャパシタの第２上部電極を形成し、第１上部電極を形成した後、第２強誘電体膜を形成する前に、第１強誘電体膜を選択的に除去して、第１強誘電体層及び第２強誘電体層の最下層を形成し、第１強誘電体層及び第２強誘電体層の最下層を形成した後に、第１上部電極、第１強誘電体層、第２強誘電体層の最下層及び第１導電膜を覆うように、第２強誘電体膜を形成し、第２強誘電体膜を形成した後、第２上部電極を形成する前に、第２強誘電体膜上に第３導電膜を形成し、第３導電膜を形成した後に、第３導電膜を選択的に除去して、第２上部電極を形成し、第２上部電極を形成した後に、第２強誘電体膜を選択的に除去して、第２強誘電体層の最下層以外の層を形成し、第２強誘電体層の最下層以外の層を形成した後に、第１導電膜を選択的に除去して、第１下部電極及び第２下部電極を形成することを要件とする。
本半導体装置の製造方法は、絶縁膜上に、第１のキャパシタの第１下部電極及び第２のキャパシタの第２下部電極となる第１導電膜を形成し、第１導電膜上に、第１のキャパシタの１層構造の第１強誘電体層及び第２のキャパシタの多層構造の第２強誘電体層の最下層となる第１強誘電体膜を形成し、第１強誘電体膜上に、第２導電膜を形成し、第２導電膜を選択的に除去して、第１のキャパシタの第１上部電極を形成し、第１上部電極を形成した後に、第２強誘電体層の最下層以外の層となる第２強誘電体膜を形成し、第２強誘電体膜を形成した後に、第２のキャパシタの第２上部電極を形成し、第２強誘電体膜を形成した後、第２上部電極を形成する前に、第２強誘電体膜上に第３導電膜を形成し、第３導電膜を形成した後に、第３導電膜を選択的に除去して、第２上部電極を形成し、第２上部電極を形成した後に、第２強誘電体膜を選択的に除去して、第２強誘電体層の最下層以外の層を形成し、第２強誘電体層の最下層以外の層を形成した後に、第１強誘電体膜を選択的に除去して、第１強誘電体層及び第２強誘電体層の最下層を形成し、第１強誘電体層及び第２強誘電体層の最下層を形成した後に、第１導電膜を選択的に除去して、第１下部電極及び第２下部電極を形成することを要件とする。
本半導体装置の製造方法は、絶縁膜上に、第１のキャパシタの第１下部電極及び第２のキャパシタの第２下部電極となる第１導電膜を形成し、第１導電膜上に、第１のキャパシタの１層構造の第１強誘電体層及び第２のキャパシタの多層構造の第２強誘電体層の最下層となる第１強誘電体膜を形成し、第１強誘電体膜上に、第２導電膜を形成し、第２導電膜を選択的に除去して、第１のキャパシタの第１上部電極を形成し、第１上部電極を形成した後に、第２強誘電体層の最下層以外の層となる第２強誘電体膜を形成し、第２強誘電体膜を形成した後に、第２のキャパシタの第２上部電極を形成し、第１上部電極を形成した後、第２強誘電体膜を形成する前に、第１強誘電体膜を選択的に除去して、第１強誘電体層及び第２強誘電体層の最下層を形成し、第１強誘電体層及び第２強誘電体層の最下層を形成した後、第２強誘電体膜を形成する前に、第１導電膜を選択的に除去して、第１下部電極及び第２下部電極を形成し、第１下部電極及び第２下部電極を形成した後、第２上部電極を形成する前に、少なくとも第２強誘電体層の最下層を覆うように第２強誘電体膜を形成し、第２強誘電体膜を形成した後、第２上部電極を形成する前に、第２強誘電体膜上に第３導電膜を形成し、第３導電膜を形成した後に、第３導電膜を選択的に除去して、第２上部電極を形成し、第２上部電極を形成した後に、第２強誘電体膜を選択的に除去して、第２強誘電体層の最下層以外の層を形成することを要件とする。
本半導体装置の製造方法は、絶縁膜上に、第１のキャパシタの第１下部電極及び第２のキャパシタの第２下部電極となる第１導電膜を形成し、第１導電膜上に、第１のキャパシタの１層構造の第１強誘電体層及び第２のキャパシタの多層構造の第２強誘電体層の最下層となる第１強誘電体膜を形成し、第１強誘電体膜上に、第２導電膜を形成し、第２導電膜を選択的に除去して、第１のキャパシタの第１上部電極を形成し、第１上部電極を形成した後に、第２強誘電体層の最下層以外の層となる第２強誘電体膜を形成し、第２強誘電体膜を形成した後に、第２のキャパシタの第２上部電極を形成し、第１上部電極を形成した後、第２強誘電体膜を形成する前に、第１強誘電体膜を選択的に除去して、第１強誘電体層及び第２強誘電体層の最下層を形成し、第１強誘電体層及び第２強誘電体層の最下層を形成した後に、第１上部電極、第１強誘電体層、第２強誘電体層の最下層及び第１導電膜を覆うように、第２強誘電体膜を形成し、第２強誘電体膜を形成した後、第２上部電極を形成する前に、第２強誘電体膜を選択的に除去して、第２強誘電体層の最下層以外の層を形成し、第２強誘電体層の最下層以外の層を形成した後、第２上部電極を形成する前に、第１導電膜を選択的に除去して、第１下部電極及び第２下部電極を形成し、第１下部電極及び第２下部電極を形成した後に、第２上部電極を形成することを要件とする。
本半導体装置の製造方法は、絶縁膜上に、第１のキャパシタの第１下部電極及び第２のキャパシタの第２下部電極となる第１導電膜を形成し、第１導電膜上に、第１のキャパシタの１層構造の第１強誘電体層及び第２のキャパシタの多層構造の第２強誘電体層の最下層となる第１強誘電体膜を形成し、第１強誘電体膜上に、第２導電膜を形成し、第２導電膜を選択的に除去して、第１のキャパシタの第１上部電極を形成し、第１上部電極を形成した後に、第２強誘電体層の最下層以外の層となる第２強誘電体膜を形成し、第２強誘電体膜を形成した後に、第２のキャパシタの第２上部電極を形成し、第２強誘電体膜を形成した後、第２上部電極を形成する前に、第２強誘電体膜を選択的に除去して、第２強誘電体層の最下層以外の層を形成し、第２強誘電体層の最下層以外の層を形成した後、第２上部電極を形成する前に、第１強誘電体膜を選択的に除去して、第１強誘電体層及び第２強誘電体層の最下層を形成し、第１強誘電体層及び第２強誘電体層の最下層を形成した後、第２上部電極を形成する前に、第１導電膜を選択的に除去して、第１下部電極及び第２下部電極を形成し、第１下部電極及び第２下部電極を形成した後に、第２上部電極を形成することを要件とする。
本半導体装置の製造方法は、絶縁膜上に、第１のキャパシタの第１下部電極及び第２のキャパシタの第２下部電極となる第１導電膜を形成し、第１導電膜上に、第１のキャパシタの１層構造の第１強誘電体層及び第２のキャパシタの多層構造の第２強誘電体層の最下層となる第１強誘電体膜を形成し、第１強誘電体膜上に、第２導電膜を形成し、第２導電膜を選択的に除去して、第１のキャパシタの第１上部電極を形成し、第１上部電極を形成した後に、第２強誘電体層の最下層以外の層となる第２強誘電体膜を形成し、第２強誘電体膜を形成した後に、第２のキャパシタの第２上部電極を形成し、第１上部電極を形成した後、第２強誘電体膜を形成する前に、第１強誘電体膜を選択的に除去して、第１強誘電体層及び第２強誘電体層の最下層を形成し、第１強誘電体層及び第２強誘電体層の最下層を形成した後、第２強誘電体膜を形成する前に、第１導電膜を選択的に除去して、第１下部電極及び第２下部電極を形成し、第１下部電極及び第２下部電極を形成した後、第２上部電極を形成する前に、少なくとも第２強誘電体層の最下層を覆うように第２強誘電体膜を形成し、第２強誘電体膜を形成した後、第２上部電極を形成する前に、第２強誘電体膜を選択的に除去して、第２強誘電体層の最下層以外の層を形成し、第２強誘電体層の最下層以外の層を形成した後に、第２上部電極を形成することを要件とする。
本半導体装置の製造方法は、絶縁膜上に、第１のキャパシタの第１下部電極及び第２のキャパシタの第２下部電極となる第１導電膜を形成し、第１導電膜上に、第１のキャパシタの１層構造の第１強誘電体層及び第２のキャパシタの多層構造の第２強誘電体層の最下層となる第１強誘電体膜を形成し、第１強誘電体膜上に、第２導電膜を形成し、第２導電膜を選択的に除去して、第１のキャパシタの第１上部電極を形成し、第１上部電極を形成した後に、第２強誘電体層の最下層以外の層となる第２強誘電体膜を形成し、第２強誘電体膜を形成した後に、第２のキャパシタの第２上部電極を形成し、第２強誘電体膜を形成した後、第２上部電極を形成する前に、第２強誘電体膜を選択的に除去して、第１上部電極及び第１強誘電体膜を覆う保護層、並びに、第２強誘電体層の最下層以外の層を形成し、保護層及び第２強誘電体層の最下層以外の層を形成した後、第２上部電極を形成する前に、第１強誘電体膜を選択的に除去して、第１強誘電体層及び第２強誘電体層の最下層を形成し、第１強誘電体層及び第２強誘電体層の最下層を形成した後、第２上部電極を形成する前に、第１導電膜を選択的に除去して、第１下部電極及び第２下部電極を形成し、第１下部電極及び第２下部電極を形成した後に、第２上部電極を形成することを要件とする。
本半導体装置の製造方法は、絶縁膜上に、第１のキャパシタの第１下部電極及び第２のキャパシタの第２下部電極となる第１導電膜を形成し、第１導電膜上に、第１のキャパシタの１層構造の第１強誘電体層及び第２のキャパシタの多層構造の第２強誘電体層の最下層となる第１強誘電体膜を形成し、第１強誘電体膜上に、第２導電膜を形成し、第２導電膜を選択的に除去して、第１のキャパシタの第１上部電極を形成し、第１上部電極を形成した後に、第２強誘電体層の最下層以外の層となる第２強誘電体膜を形成し、第２強誘電体膜を形成した後に、第２のキャパシタの第２上部電極を形成し、第１上部電極を形成した後、第２強誘電体膜を形成する前に、第１強誘電体膜を選択的に除去して、第１強誘電体層及び第２強誘電体層の最下層を形成し、第１強誘電体層及び第２強誘電体層の最下層を形成した後、第２強誘電体膜を形成する前に、第１導電膜を選択的に除去して、第１下部電極及び第２下部電極を形成し、第１下部電極及び第２下部電極を形成した後、第２上部電極を形成する前に、少なくとも第１上部電極、第１強誘電体層、第１下部電極、第２強誘電体層の最下層及び第２下部電極を覆うように第２強誘電体膜を形成することによって、第１上部電極、第１強誘電体層及び第１下部電極を覆う保護層、並びに、第２強誘電体層の最下層以外の層を形成し、保護層及び第２強誘電体層の最下層以外の層を形成した後に、第２上部電極を形成することを要件とする。
本半導体装置の製造方法は、絶縁膜上に、第１のキャパシタの第１下部電極及び第２のキャパシタの第２下部電極となる第１導電膜を形成し、第１導電膜上に、第１のキャパシタの１層構造の第１強誘電体層及び第２のキャパシタの多層構造の第２強誘電体層の最下層となる第１強誘電体膜を形成し、第１強誘電体膜上に、第２導電膜を形成し、第２導電膜を選択的に除去して、第１のキャパシタの第１上部電極を形成し、第１上部電極を形成した後に、第２強誘電体層の最下層以外の層となる第２強誘電体膜を形成し、第２強誘電体膜を形成した後に、第２のキャパシタの第２上部電極を形成し、第１上部電極を形成した後、第２強誘電体膜を形成する前に、第１強誘電体膜を選択的に除去して、第１強誘電体層及び第２強誘電体層の最下層を形成し、第１強誘電体層及び第２強誘電体層の最下層を形成した後に、第１上部電極、第１強誘電体層、第２強誘電体層の最下層及び第１導電膜を覆うように、第２強誘電体膜を形成し、第２強誘電体膜を形成した後、第２上部電極を形成する前に、第２強誘電体膜上に第３導電膜を形成し、第３導電膜を形成した後に、第３導電膜を選択的に除去して、第２上部電極を形成し、第２上部電極を形成した後に、第２強誘電体膜を選択的に除去して、第１上部電極、第１強誘電体層及び第１導電膜を覆う保護層、並びに、第２強誘電体層の最下層以外の層を形成し、保護層及び第２強誘電体層の最下層以外の層を形成した後に、第１導電膜を選択的に除去して、第１下部電極及び第２下部電極を形成することを要件とする。
本半導体装置の製造方法は、絶縁膜上に、第１のキャパシタの第１下部電極及び第２のキャパシタの第２下部電極となる第１導電膜を形成し、第１導電膜上に、第１のキャパシタの１層構造の第１強誘電体層及び第２のキャパシタの多層構造の第２強誘電体層の最下層となる第１強誘電体膜を形成し、第１強誘電体膜上に、第２導電膜を形成し、第２導電膜を選択的に除去して、第１のキャパシタの第１上部電極を形成し、第１上部電極を形成した後に、第２強誘電体層の最下層以外の層となる第２強誘電体膜を形成し、第２強誘電体膜を形成した後に、第２のキャパシタの第２上部電極を形成し、第２強誘電体膜を形成した後、第２上部電極を形成する前に、第２強誘電体膜上に第３導電膜を形成し、第３導電膜を形成した後に、第３導電膜を選択的に除去して、第２上部電極を形成し、第２上部電極を形成した後に、第２強誘電体膜を選択的に除去して、第１上部電極及び第１強誘電体膜を覆う保護層、並びに、第２強誘電体層の最下層以外の層を形成し、保護層及び第２強誘電体層の最下層以外の層を形成した後に、第１強誘電体膜を選択的に除去して、第１強誘電体層及び第２強誘電体層の最下層を形成し、第１強誘電体層及び第２強誘電体層の最下層を形成した後に、第１導電膜を選択的に除去して、第１下部電極及び第２下部電極を形成することを要件とする。
本半導体装置の製造方法は、絶縁膜上に、第１のキャパシタの第１下部電極及び第２のキャパシタの第２下部電極となる第１導電膜を形成し、第１導電膜上に、第１のキャパシタの１層構造の第１強誘電体層及び第２のキャパシタの多層構造の第２強誘電体層の最下層となる第１強誘電体膜を形成し、第１強誘電体膜上に、第２導電膜を形成し、第２導電膜を選択的に除去して、第１のキャパシタの第１上部電極を形成し、第１上部電極を形成した後に、第２強誘電体層の最下層以外の層となる第２強誘電体膜を形成し、第２強誘電体膜を形成した後に、第２のキャパシタの第２上部電極を形成し、第１上部電極を形成した後、第２強誘電体膜を形成する前に、第１強誘電体膜を選択的に除去して、第１強誘電体層及び第２強誘電体層の最下層を形成し、第１強誘電体層及び第２強誘電体層の最下層を形成した後、第２強誘電体膜を形成する前に、第１導電膜を選択的に除去して、第１下部電極及び第２下部電極を形成し、第１下部電極及び第２下部電極を形成した後、第２上部電極を形成する前に、少なくとも第１上部電極、第１強誘電体層、第１下部電極、第２強誘電体層の最下層及び第２下部電極を覆うように第２強誘電体膜を形成することによって、第１上部電極、第１強誘電体層及び第１下部電極を覆う保護層、並びに、第２強誘電体層の最下層以外の層を形成し、第２強誘電体膜を形成した後、第２上部電極を形成する前に、第２強誘電体膜上に第３導電膜を形成し、第３導電膜を形成した後に、第３導電膜を選択的に除去して、第２上部電極を形成することを要件とする。
本半導体装置の製造方法は、絶縁膜上に、第１のキャパシタの第１下部電極及び第２のキャパシタの第２下部電極となる第１導電膜を形成し、第１導電膜上に、第１のキャパシタの１層構造の第１強誘電体層及び第２のキャパシタの多層構造の第２強誘電体層の最下層となる第１強誘電体膜を形成し、第１強誘電体膜上に、第２導電膜を形成し、第２導電膜を選択的に除去して、第１のキャパシタの第１上部電極を形成し、第１上部電極を形成した後に、第２強誘電体層の最下層以外の層となる第２強誘電体膜を形成し、第２強誘電体膜を形成した後に、第２のキャパシタの第２上部電極を形成し、第１上部電極を形成した後、第２強誘電体膜を形成する前に、第１強誘電体膜を選択的に除去して、第１強誘電体層及び第２強誘電体層の最下層を形成し、第１強誘電体層及び第２強誘電体層の最下層を形成した後に、第１上部電極、第１強誘電体層、第２強誘電体層の最下層及び第１導電膜を覆うように、第２強誘電体膜を形成し、第２強誘電体膜を形成した後、第２上部電極を形成する前に、第２強誘電体膜上に第３導電膜を形成し、第３導電膜を形成した後に、第３導電膜を選択的に除去して、第２上部電極を形成し、第２上部電極を形成した後に、第２強誘電体膜を選択的に除去して、第２強誘電体層の最下層以外の層を形成し、第２強誘電体層の最下層以外の層を形成した後に、第１導電膜を選択的に除去して、第１下部電極及び第２下部電極を形成することを要件とする。
本半導体装置の製造方法は、絶縁膜上に、第１のキャパシタの第１下部電極及び第２のキャパシタの第２下部電極となる第１導電膜を形成し、第１導電膜上に、第１のキャパシタの１層構造の第１強誘電体層及び第２のキャパシタの多層構造の第２強誘電体層の最下層となる第１強誘電体膜を形成し、第１強誘電体膜上に、第２導電膜を形成し、第２導電膜を選択的に除去して、第１のキャパシタの第１上部電極を形成し、第１上部電極を形成した後に、第２強誘電体層の最下層以外の層となる第２強誘電体膜を形成し、第２強誘電体膜を形成した後に、第２のキャパシタの第２上部電極を形成し、第２強誘電体膜を形成した後、第２上部電極を形成する前に、第２強誘電体膜上に第３導電膜を形成し、第３導電膜を形成した後に、第３導電膜を選択的に除去して、第２上部電極を形成し、第２上部電極を形成した後に、第２強誘電体膜を選択的に除去して、第２強誘電体層の最下層以外の層を形成し、第２強誘電体層の最下層以外の層を形成した後に、第１強誘電体膜を選択的に除去して、第１強誘電体層及び第２強誘電体層の最下層を形成し、第１強誘電体層及び第２強誘電体層の最下層を形成した後に、第１導電膜を選択的に除去して、第１下部電極及び第２下部電極を形成することを要件とする。
本半導体装置の製造方法は、絶縁膜上に、第１のキャパシタの第１下部電極及び第２のキャパシタの第２下部電極となる第１導電膜を形成し、第１導電膜上に、第１のキャパシタの１層構造の第１強誘電体層及び第２のキャパシタの多層構造の第２強誘電体層の最下層となる第１強誘電体膜を形成し、第１強誘電体膜上に、第２導電膜を形成し、第２導電膜を選択的に除去して、第１のキャパシタの第１上部電極を形成し、第１上部電極を形成した後に、第２強誘電体層の最下層以外の層となる第２強誘電体膜を形成し、第２強誘電体膜を形成した後に、第２のキャパシタの第２上部電極を形成し、第１上部電極を形成した後、第２強誘電体膜を形成する前に、第１強誘電体膜を選択的に除去して、第１強誘電体層及び第２強誘電体層の最下層を形成し、第１強誘電体層及び第２強誘電体層の最下層を形成した後、第２強誘電体膜を形成する前に、第１導電膜を選択的に除去して、第１下部電極及び第２下部電極を形成し、第１下部電極及び第２下部電極を形成した後、第２上部電極を形成する前に、少なくとも第２強誘電体層の最下層を覆うように第２強誘電体膜を形成し、第２強誘電体膜を形成した後、第２上部電極を形成する前に、第２強誘電体膜上に第３導電膜を形成し、第３導電膜を形成した後に、第３導電膜を選択的に除去して、第２上部電極を形成し、第２上部電極を形成した後に、第２強誘電体膜を選択的に除去して、第２強誘電体層の最下層以外の層を形成することを要件とする。
本半導体装置の製造方法は、絶縁膜上に、第１のキャパシタの第１下部電極及び第２のキャパシタの第２下部電極となる第１導電膜を形成し、第１導電膜上に、第１のキャパシタの１層構造の第１強誘電体層及び第２のキャパシタの多層構造の第２強誘電体層の最下層となる第１強誘電体膜を形成し、第１強誘電体膜上に、第２導電膜を形成し、第２導電膜を選択的に除去して、第１のキャパシタの第１上部電極を形成し、第１上部電極を形成した後に、第２強誘電体層の最下層以外の層となる第２強誘電体膜を形成し、第２強誘電体膜を形成した後に、第２のキャパシタの第２上部電極を形成し、第１上部電極を形成した後、第２強誘電体膜を形成する前に、第１強誘電体膜を選択的に除去して、第１強誘電体層及び第２強誘電体層の最下層を形成し、第１強誘電体層及び第２強誘電体層の最下層を形成した後に、第１上部電極、第１強誘電体層、第２強誘電体層の最下層及び第１導電膜を覆うように、第２強誘電体膜を形成し、第２強誘電体膜を形成した後、第２上部電極を形成する前に、第２強誘電体膜を選択的に除去して、第２強誘電体層の最下層以外の層を形成し、第２強誘電体層の最下層以外の層を形成した後、第２上部電極を形成する前に、第１導電膜を選択的に除去して、第１下部電極及び第２下部電極を形成し、第１下部電極及び第２下部電極を形成した後に、第２上部電極を形成することを要件とする。
本半導体装置の製造方法は、絶縁膜上に、第１のキャパシタの第１下部電極及び第２のキャパシタの第２下部電極となる第１導電膜を形成し、第１導電膜上に、第１のキャパシタの１層構造の第１強誘電体層及び第２のキャパシタの多層構造の第２強誘電体層の最下層となる第１強誘電体膜を形成し、第１強誘電体膜上に、第２導電膜を形成し、第２導電膜を選択的に除去して、第１のキャパシタの第１上部電極を形成し、第１上部電極を形成した後に、第２強誘電体層の最下層以外の層となる第２強誘電体膜を形成し、第２強誘電体膜を形成した後に、第２のキャパシタの第２上部電極を形成し、第２強誘電体膜を形成した後、第２上部電極を形成する前に、第２強誘電体膜を選択的に除去して、第２強誘電体層の最下層以外の層を形成し、第２強誘電体層の最下層以外の層を形成した後、第２上部電極を形成する前に、第１強誘電体膜を選択的に除去して、第１強誘電体層及び第２強誘電体層の最下層を形成し、第１強誘電体層及び第２強誘電体層の最下層を形成した後、第２上部電極を形成する前に、第１導電膜を選択的に除去して、第１下部電極及び第２下部電極を形成し、第１下部電極及び第２下部電極を形成した後に、第２上部電極を形成することを要件とする。
本半導体装置の製造方法は、絶縁膜上に、第１のキャパシタの第１下部電極及び第２のキャパシタの第２下部電極となる第１導電膜を形成し、第１導電膜上に、第１のキャパシタの１層構造の第１強誘電体層及び第２のキャパシタの多層構造の第２強誘電体層の最下層となる第１強誘電体膜を形成し、第１強誘電体膜上に、第２導電膜を形成し、第２導電膜を選択的に除去して、第１のキャパシタの第１上部電極を形成し、第１上部電極を形成した後に、第２強誘電体層の最下層以外の層となる第２強誘電体膜を形成し、第２強誘電体膜を形成した後に、第２のキャパシタの第２上部電極を形成し、第１上部電極を形成した後、第２強誘電体膜を形成する前に、第１強誘電体膜を選択的に除去して、第１強誘電体層及び第２強誘電体層の最下層を形成し、第１強誘電体層及び第２強誘電体層の最下層を形成した後、第２強誘電体膜を形成する前に、第１導電膜を選択的に除去して、第１下部電極及び第２下部電極を形成し、第１下部電極及び第２下部電極を形成した後、第２上部電極を形成する前に、少なくとも第２強誘電体層の最下層を覆うように第２強誘電体膜を形成し、第２強誘電体膜を形成した後、第２上部電極を形成する前に、第２強誘電体膜を選択的に除去して、第２強誘電体層の最下層以外の層を形成し、第２強誘電体層の最下層以外の層を形成した後に、第２上部電極を形成することを要件とする。
本半導体装置は、絶縁膜上に設けられ、第１下部電極と、１層構造の第１強誘電体層と、第１上部電極とを備える第１のキャパシタと、絶縁膜上の異なる領域に設けられ、第２下部電極と、多層構造の第２強誘電体層と、第２上部電極とを備える第２のキャパシタとを備え、第１下部電極と第２下部電極とは、同一の材料及び同一の厚さであり、第１強誘電体層と第２強誘電体層の最下層とは、同一の材料及び同一の厚さであり、第１上部電極、第１下部電極及び第２下部電極のそれぞれに接続されたコンタクトを備え、第２上部電極とコンタクトとは、同一の材料であることを要件とする。
したがって、本半導体装置及びその製造方法によれば、製造工程をできるだけ変更することなく、コストを抑えながら、厚さの異なる強誘電体層を有する２種類のキャパシタを備える半導体装置を製造できるという利点がある。
以下、図面により、本発明の実施の形態にかかる半導体装置及びその製造方法について説明する。
［第１実施形態］
まず、第１実施形態にかかる半導体装置及びその製造方法について、図１〜図７を参照しながら説明する。
［第１実施形態］
まず、第１実施形態にかかる半導体装置及びその製造方法について、図１〜図７を参照しながら説明する。
本実施形態にかかる半導体装置は、例えば強誘電体メモリ（ＦｅＲＡＭ）であり、図７に示すように、メモリセル中のメモリ素子として用いられるメモリ用強誘電体キャパシタ１と、他の部分、例えばロジック回路などの周辺回路の平滑容量として用いられる平滑用強誘電体キャパシタ２とを備える。つまり、後述するように、メモリ用強誘電体キャパシタ１と平滑用強誘電体キャパシタ２とは、強誘電体層の厚さが異なるため、本半導体装置は、厚さの異なる強誘電体層を有する２種類の強誘電体キャパシタを備える。
なお、メモリ用強誘電体キャパシタ１を、メモリ用キャパシタ、メモリ素子用キャパシタ、セルアレイキャパシタ、あるいは、第１のキャパシタともいう。また、平滑用強誘電体キャパシタ２を、平滑用キャパシタ、平滑容量用キャパシタ、平滑キャパシタ、あるいは、第２のキャパシタともいう。
本半導体装置は、半導体素子３上に形成された絶縁膜４上の一の領域にメモリ用キャパシタ１を備え、他の領域に平滑用キャパシタ２を備える。つまり、メモリ用キャパシタ１と平滑用キャパシタ２とは、同一の半導体素子３上に形成された同一の絶縁膜４上の異なる領域に設けられている。ここでは、半導体素子３は、トランジスタのプラグ電極３Ａを備える。このプラグ電極３Ａは例えばタングステンからなる。また、絶縁膜４は、例えばＳｉＯ膜とＳｉＯＮ膜との積層膜である。なお、半導体素子３を半導体基板ともいう。また、表面に絶縁膜４を備える半導体素子３をウェハともいう。
本半導体装置は、半導体素子３上に形成された絶縁膜４上の一の領域にメモリ用キャパシタ１を備え、他の領域に平滑用キャパシタ２を備える。つまり、メモリ用キャパシタ１と平滑用キャパシタ２とは、同一の半導体素子３上に形成された同一の絶縁膜４上の異なる領域に設けられている。ここでは、半導体素子３は、トランジスタのプラグ電極３Ａを備える。このプラグ電極３Ａは例えばタングステンからなる。また、絶縁膜４は、例えばＳｉＯ膜とＳｉＯＮ膜との積層膜である。なお、半導体素子３を半導体基板ともいう。また、表面に絶縁膜４を備える半導体素子３をウェハともいう。
ここで、メモリ用キャパシタ１は、下部電極５と、強誘電体層６と、上部電極７とを備える。つまり、メモリ用キャパシタ１は、強誘電体層６を下部電極５と上部電極７とで挟んだキャパシタ構造を有する。なお、下部電極５を、メモリ用下部電極又は第１下部電極ともいう。また、強誘電体層６を、メモリ用強誘電体層又は第１強誘電体層ともいう。また、上部電極７を、メモリ用上部電極又は第１上部電極ともいう。
また、平滑用キャパシタ２は、下部電極８と、強誘電体層９と、上部電極１０とを備える。つまり、平滑用キャパシタ２は、強誘電体層９を下部電極８と上部電極１０とで挟んだキャパシタ構造を有する。なお、下部電極８を、平滑用下部電極又は第２下部電極ともいう。また、強誘電体層９を、平滑用強誘電体層又は第２強誘電体層ともいう。また、上部電極１０を、平滑用上部電極又は第２上部電極ともいう。
本実施形態では、メモリ用下部電極５と平滑用下部電極８は、いずれも、例えば、厚さ約２０ｎｍのＡｌＯ層と厚さ約１５０ｎｍのＰｔ層を積層させたものである。このように、メモリ用下部電極５と平滑用下部電極８とは、同一の材料及び同一の厚さである。
また、本実施形態では、メモリ用強誘電体層６は、１層構造であり、例えば、厚さ約１４０ｎｍのチタン酸ジルコン酸鉛（ＰＺＴ）層である。また、平滑用強誘電体層９は、多層構造（ここでは２層構造）であり、例えば、厚さ約１４０ｎｍのＰＺＴ層９Ａと厚さ約５０ｎｍのＰＺＴ層９Ｂとを積層させたものである。このように、平滑用強誘電体層９の各層９Ａ，９Ｂは、同一の材料である。また、メモリ用強誘電体層６と平滑用強誘電体層９の最下層９Ａとは、同一の材料及び同一の厚さである。このため、メモリ用キャパシタ１と平滑用キャパシタ２とは、異なる厚さの強誘電体層６，９を有し、要求される特性が異なる。つまり、本半導体装置は、厚さの異なる強誘電体層６，９を有する２種類の強誘電体キャパシタ、即ち、要求される特性が異なる２種類の強誘電体キャパシタ１，２を備えることになる。
また、本実施形態では、メモリ用強誘電体層６は、１層構造であり、例えば、厚さ約１４０ｎｍのチタン酸ジルコン酸鉛（ＰＺＴ）層である。また、平滑用強誘電体層９は、多層構造（ここでは２層構造）であり、例えば、厚さ約１４０ｎｍのＰＺＴ層９Ａと厚さ約５０ｎｍのＰＺＴ層９Ｂとを積層させたものである。このように、平滑用強誘電体層９の各層９Ａ，９Ｂは、同一の材料である。また、メモリ用強誘電体層６と平滑用強誘電体層９の最下層９Ａとは、同一の材料及び同一の厚さである。このため、メモリ用キャパシタ１と平滑用キャパシタ２とは、異なる厚さの強誘電体層６，９を有し、要求される特性が異なる。つまり、本半導体装置は、厚さの異なる強誘電体層６，９を有する２種類の強誘電体キャパシタ、即ち、要求される特性が異なる２種類の強誘電体キャパシタ１，２を備えることになる。
なお、メモリ用強誘電体層６の材料としては、メモリ素子に用いられる強誘電体キャパシタとして必要な特性を有するものであれば良く、ＰＺＴのほかに、例えば、ＬａドープＰＺＴ（ＰＬＺＴ）等のＰＺＴ系材料や、ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ，Ｙ１）、ＳｒＢｉ２（ＴａＮｂ）２Ｏ９（ＳＢＴＮ，ＹＺ）等のＢｉ層状構造化合物等を用いることができる。
また、平滑用強誘電体層９の材料としては、平滑容量に用いられる強誘電体キャパシタとして必要な特性を有するものであれば良く、ＰＺＴのほかに、例えば、ＬａドープＰＺＴ（ＰＬＺＴ）等のＰＺＴ系材料や、ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ，Ｙ１）、ＳｒＢｉ２（ＴａＮｂ）２Ｏ９（ＳＢＴＮ，ＹＺ）等のＢｉ層状構造化合物等を用いることができる。なお、ここでは、平滑用強誘電体層９を、２層構造にしているが、３層以上積層させた多層構造であっても良い。また、ここでは、平滑用強誘電体層９の各層９Ａ，９Ｂを、同一材料としているが、誘電率が近い材料であれば、異なる材料としても良い。
なお、これらの強誘電体層６，９は、例えばゾルゲル法、スパッタ法、ＭＯＣＶＤ法等によって形成することができる。具体的には、これらの方法によってアモルファス相の強誘電体膜を成膜した後、熱処理を施して結晶化することによってペロブスカイト構造を有する強誘電体層を形成することができる。
また、本実施形態では、メモリ用上部電極７は、例えば、厚さ約２５０ｎｍのＩｒＯ２層である。
また、本実施形態では、メモリ用上部電極７は、例えば、厚さ約２５０ｎｍのＩｒＯ２層である。
なお、メモリ用上部電極７の材料としては、ＩｒＯ２のほかに、ＳｒＲｕＯ３（ＳＲＯ）などを用いることができる。つまり、メモリ用上部電極７の材料としては、ＩｒＯ２、ＳｒＲｕＯ３などの酸化物導電物質を用いることができる。このように、酸化物導電物質を上部電極の材料として用いることによって、疲労特性、劣化、信頼性を改善することができる。このほか、上部電極の材料として一般的に用いられるＰｔを用いても良い。但し、Ｐｔを用いた上部電極は、リーク電流が小さく、かつ、ヒステリシスカーブが大きいなどの利点があるが、疲労特性が劣り、半導体デバイス製造工程での劣化が大きく、信頼性が乏しいため、上述のＩｒＯ２、ＳｒＲｕＯ３などの酸化物導電物質を用いるのが好ましい。なお、Ｐｔを用いる場合の問題点、及び、ＩｒＯ２、ＳｒＲｕＯ３などの酸化物導電物質を用いる場合の優位性については、例えば特許第３５４５２７９号公報、特開２００１−１９６５４７号公報などに開示されている。
また、本実施形態では、少なくともメモリ用上部電極７を覆う保護層１１を備える。ここでは、メモリ用上部電極７、メモリ用強誘電体層６及びメモリ用下部電極５を覆う保護層１１を備える。この保護層１１は、厚さ約５０ｎｍのＰＺＴ層である。つまり、保護層１１と平滑用強誘電体層９の最下層以外の層９Ｂとは、同一の構造（ここでは同一の材料及び同一の厚さ）である。このように、平滑用上部電極１０と平滑用下部電極８との間に挟まれた２層構造の平滑用強誘電体層９の上層９Ｂを構成する厚さ約５０ｎｍのＰＺＴ層によって、少なくともメモリ用上部電極７が覆われており、これが保護層１１として機能するようになっている。この場合、厚さ約５０ｎｍのＰＺＴ層は、少なくともメモリ用キャパシタ１の上部電極７を覆ってこれを保護する保護層１１となると同時に、平滑用キャパシタ２の強誘電体層９の下層９Ａ（ＰＺＴ層）の上に積層されて強誘電体層全体の膜厚を厚くする追加の強誘電体層９Ｂとなる。
このように、平滑用キャパシタ２の強誘電体層９の膜厚を厚くするために、強誘電体層９を２層構造とし、その上層９Ｂを少なくともメモリ用キャパシタ１の上部電極７を覆う保護層１１として利用する。これにより、平滑用キャパシタ２の強誘電体層９の膜厚を厚くするために用いる２層構造の強誘電体層９の上層９Ｂを除去する工程が不要となり、工程数の増加を防ぎながら、平滑用キャパシタ２の強誘電体層９の膜厚を厚くすることが可能となる。
つまり、一般に、メモリ用キャパシタと平滑用キャパシタとで強誘電体層の膜厚を変えようとすると、メモリ用キャパシタ形成領域の強誘電体層の一部を除去するか、又は、平滑用キャパシタ形成領域の強誘電体膜の膜厚を厚くする必要がある。このため、工程数が増えて、製造コストが上昇することになる。これに対し、本実施形態では、平滑用キャパシタ２の強誘電体層９の膜厚を厚くするために用いる２層構造の強誘電体層９の上層９Ｂを、少なくともメモリ用キャパシタ１の上部電極７を覆う保護層１１として利用する。これにより、平滑用キャパシタ２の強誘電体層９の膜厚を厚くするために用いる２層構造の強誘電体層９の上層９Ｂを除去する工程が不要となり、工程数の増加を防ぎながら、平滑用キャパシタ２の強誘電体層９の膜厚を厚くすることが可能となる。また、メモリ用キャパシタ１と比較して平滑用キャパシタ２の強誘電体層９の膜厚を厚くすることができるため、リーク電流を低減することができる。
この結果、従来のように、厚さの異なる強誘電体層を有する２種類の強誘電体キャパシタを別々の工程で製造したり、薄い強誘電体層を有するメモリ用キャパシタを形成するためにエッチングしたりする必要がなくなる。このため、製造工程をできるだけ変更することなく、コストを抑えながら、厚さの異なる強誘電体層６，９を有する２種類の強誘電体キャパシタ１，２を製造することが可能となる。つまり、要求される特性の異なる２種類の強誘電体キャパシタ１，２を、それぞれ、必要な特性を有するものとして作り分けることが可能となる。特に、メモリ用キャパシタ１の製造工程はメモリ用キャパシタ１のみを製造する場合に対して変更せず、メモリ用キャパシタ形成領域にはエッチング領域は含まれないため、例えばリーク電流量や反転電荷量などのメモリ用キャパシタ１の特性が劣化しないようにすることができる。
また、本実施形態では、メモリ用上部電極７、メモリ用下部電極５、平滑用下部電極８、半導体素子３に備えられるトランジスタのプラグ電極３Ａのそれぞれに接続されたコンタクト１２〜１５を備える。つまり、メモリ用キャパシタ１及び平滑用キャパシタ２は、層間絶縁膜１６によって覆われている。そして、この層間絶縁膜１６に形成されたコンタクトホール１７〜２０及び開口部２１を埋め込んで形成された複数のコンタクト１２〜１５及び平滑用上部電極１０を備える。これらのコンタクト１２〜１５は、ＴｉＮ層（シード層）とＷ層を積層させたものである。同様に、平滑用上部電極１０も、ＴｉＮ層（シード層）とＷ層を積層させたものである。このように、平滑用上部電極１０とコンタクト１２〜１５とは、同一の材料である。また、これらの複数のコンタクト１２〜１５及び平滑用上部電極１０には、例えばＡｌからなる配線（金属配線）２２が接続されている。
次に、本実施形態にかかる半導体装置の製造方法について、図１〜図７を参照しながら説明する。
まず、図１に示すように、半導体素子３上に形成された絶縁膜４上に、全面に、後の工程で選択的に除去されてメモリ用キャパシタ１の下部電極５及び平滑用キャパシタ２の下部電極８となる第１導電膜２３を形成する。なお、第１導電膜２３を下部電極膜ともいう。ここでは、第１導電膜２３として、例えばスパッタ法によって、例えば厚さ約２０ｎｍのＡｌＯ膜と厚さ約１５０ｎｍのＰｔ膜を積層させた積層膜を形成する。
まず、図１に示すように、半導体素子３上に形成された絶縁膜４上に、全面に、後の工程で選択的に除去されてメモリ用キャパシタ１の下部電極５及び平滑用キャパシタ２の下部電極８となる第１導電膜２３を形成する。なお、第１導電膜２３を下部電極膜ともいう。ここでは、第１導電膜２３として、例えばスパッタ法によって、例えば厚さ約２０ｎｍのＡｌＯ膜と厚さ約１５０ｎｍのＰｔ膜を積層させた積層膜を形成する。
次に、第１導電膜２３上に、全面に、後の工程で選択的に除去されてメモリ用キャパシタ１の１層構造の強誘電体層６及び平滑用キャパシタ２の多層構造の強誘電体層９の最下層９Ａ（ここでは２層構造の下層）となる第１強誘電体膜２４を形成する。ここでは、第１強誘電体膜２４として、例えばスパッタ法によって、例えば厚さ約１４０ｎｍのＰＺＴ膜を形成する。
次に、第１強誘電体膜２４上に、全面に、メモリ用キャパシタ１の上部電極７となる第２導電膜２５を形成する。なお、第２導電膜２５を上部電極膜ともいう。ここでは、第２導電膜２５として、例えばスパッタ法によって、例えば厚さ約２５０ｎｍのＩｒＯ２膜を形成する。
次に、図２に示すように、第２導電膜２５を選択的に除去して、メモリ用キャパシタ１の上部電極７を形成する。
次に、図２に示すように、第２導電膜２５を選択的に除去して、メモリ用キャパシタ１の上部電極７を形成する。
ここでは、メモリ用キャパシタ１の上部電極形成領域を覆い、それ以外の領域（平滑用キャパシタ形成領域を含む）を覆わないように、例えばフォトレジストでエッチング用マスクをパターニングする。そして、例えばＩＣＰエッチャーでＡｒ／Ｃｌガスを用いてエッチングを行なう。このようにして、第２導電膜２５を選択的にエッチングし、メモリ用キャパシタ１の上部電極形成領域のみに第２導電膜２５を残して、メモリ用キャパシタ１の上部電極７を形成する。この場合、平滑用キャパシタ形成領域では、第２導電膜２５は残されずに除去される。つまり、平滑用キャパシタ２の上部電極は形成されない。
次に、図３に示すように、第１強誘電体膜２４を選択的に除去して、メモリ用キャパシタ１の１層構造の強誘電体層６及び平滑用キャパシタ２の多層構造の強誘電体層９の最下層９Ａ（ここでは２層構造の下層）を形成する。
ここでは、メモリ用キャパシタ１の強誘電体層形成領域及び平滑用キャパシタ２の強誘電体層形成領域のみを覆うように、例えばフォトレジストでエッチング用マスクをパターニングする。そして、例えばＩＣＰエッチャーでＡｒ／Ｃｌガスを用いてエッチングを行なう。このようにして、第１強誘電体膜２４を選択的にエッチングし、メモリ用キャパシタ１の強誘電体層形成領域及び平滑用キャパシタ２の強誘電体層形成領域のみに第１強誘電体膜２４を残して、メモリ用キャパシタ１の１層構造の強誘電体層６及び平滑用キャパシタ２の多層構造の強誘電体層９の最下層９Ａ（ここでは２層構造の下層）を形成する。
ここでは、メモリ用キャパシタ１の強誘電体層形成領域及び平滑用キャパシタ２の強誘電体層形成領域のみを覆うように、例えばフォトレジストでエッチング用マスクをパターニングする。そして、例えばＩＣＰエッチャーでＡｒ／Ｃｌガスを用いてエッチングを行なう。このようにして、第１強誘電体膜２４を選択的にエッチングし、メモリ用キャパシタ１の強誘電体層形成領域及び平滑用キャパシタ２の強誘電体層形成領域のみに第１強誘電体膜２４を残して、メモリ用キャパシタ１の１層構造の強誘電体層６及び平滑用キャパシタ２の多層構造の強誘電体層９の最下層９Ａ（ここでは２層構造の下層）を形成する。
次に、図４に示すように、全面に、後の工程で選択的に除去されてメモリ用キャパシタ１の上部電極７、強誘電体層６及び下部電極５となる第１導電膜２３を覆う保護層１１、並びに、平滑用キャパシタ２の多層構造の強誘電体層９の最下層９Ａ以外の層９Ｂ（ここでは２層構造の上層）となる第２強誘電体膜２６を形成する。ここでは、第２強誘電体膜２６として、例えばスパッタ法によって、例えば厚さ約５０ｎｍのＰＺＴ膜を形成する。
次に、図５に示すように、第２強誘電体膜２６を選択的に除去して、メモリ用キャパシタ１の上部電極７、強誘電体層６及び下部電極５となる第１導電膜２３を覆う保護層１１、並びに、平滑用キャパシタ２の多層構造の強誘電体層９の最下層９Ａ以外の層９Ｂ（ここでは２層構造の上層）を形成する。
ここでは、メモリ用キャパシタ１の保護層形成領域及び平滑用キャパシタ２の強誘電体層形成領域のみを覆うように、例えばフォトレジストでエッチング用マスクをパターニングする。そして、例えばＩＣＰエッチャーでＡｒ／Ｃｌガスを用いてエッチングを行なう。このようにして、第２強誘電体膜２６を選択的にエッチングし、メモリ用キャパシタ１の保護層形成領域及び平滑用キャパシタ２の強誘電体層形成領域のみに第２強誘電体膜２６を残して、メモリ用キャパシタ１の上部電極７、強誘電体層６及び下部電極５となる第１導電膜２３を覆う保護層１１、並びに、平滑用キャパシタ２の多層構造の強誘電体層９の最下層９Ａ以外の層９Ｂ（ここでは２層構造の上層）を同時に形成する。
ここでは、メモリ用キャパシタ１の保護層形成領域及び平滑用キャパシタ２の強誘電体層形成領域のみを覆うように、例えばフォトレジストでエッチング用マスクをパターニングする。そして、例えばＩＣＰエッチャーでＡｒ／Ｃｌガスを用いてエッチングを行なう。このようにして、第２強誘電体膜２６を選択的にエッチングし、メモリ用キャパシタ１の保護層形成領域及び平滑用キャパシタ２の強誘電体層形成領域のみに第２強誘電体膜２６を残して、メモリ用キャパシタ１の上部電極７、強誘電体層６及び下部電極５となる第１導電膜２３を覆う保護層１１、並びに、平滑用キャパシタ２の多層構造の強誘電体層９の最下層９Ａ以外の層９Ｂ（ここでは２層構造の上層）を同時に形成する。
つまり、平滑用キャパシタ形成領域に２層構造の強誘電体層９が形成され、平滑用キャパシタ２の強誘電体層９の膜厚が厚くされると同時に、メモリ用キャパシタ形成領域に表面を覆う保護層１１が形成される。
このように、平滑用キャパシタ２の強誘電体層９の膜厚を厚くするために用いる２層構造の強誘電体層９の上層９Ｂを、メモリ用キャパシタ１の表面を覆う保護層１１として利用する。このため、メモリ用キャパシタ形成領域において、平滑用キャパシタ２の強誘電体層９の膜厚を厚くするために用いる２層構造の強誘電体層９の上層９Ｂを除去する工程が不要となり、工程数の増加を防ぎながら、平滑用キャパシタ２の強誘電体層９の膜厚を厚くすることが可能となる。
このように、平滑用キャパシタ２の強誘電体層９の膜厚を厚くするために用いる２層構造の強誘電体層９の上層９Ｂを、メモリ用キャパシタ１の表面を覆う保護層１１として利用する。このため、メモリ用キャパシタ形成領域において、平滑用キャパシタ２の強誘電体層９の膜厚を厚くするために用いる２層構造の強誘電体層９の上層９Ｂを除去する工程が不要となり、工程数の増加を防ぎながら、平滑用キャパシタ２の強誘電体層９の膜厚を厚くすることが可能となる。
この結果、従来のように、厚さの異なる強誘電体層を有する２種類の強誘電体キャパシタを別々の工程で製造したり、薄い強誘電体層を有するメモリ用キャパシタを形成するためにエッチングしたりする必要がなくなる。このため、製造工程をできるだけ変更することなく、コストを抑えながら、厚さの異なる強誘電体層６，９を有する２種類の強誘電体キャパシタ１，２を製造することが可能となる。つまり、要求される特性の異なる２種類の強誘電体キャパシタ１，２を、それぞれ、必要な特性を有するものとして作り分けることが可能となる。
次に、第１導電膜２３を選択的に除去して、メモリ用キャパシタ１の下部電極５及び平滑用キャパシタ２の下部電極８を形成する。
ここでは、メモリ用キャパシタ１の下部電極形成領域及び平滑用キャパシタ２の下部電極形成領域のみを覆うように、例えばフォトレジストでエッチング用マスクをパターニングする。そして、例えばＩＣＰエッチャーでＡｒ／Ｃｌガスを用いてエッチングを行なう。このようにして、第１導電膜２３を選択的にエッチングし、メモリ用キャパシタ１の下部電極形成領域及び平滑用キャパシタ２の下部電極形成領域のみに第１導電膜２３を残して、メモリ用キャパシタ１の下部電極５及び平滑用キャパシタ２の下部電極８を形成する。
ここでは、メモリ用キャパシタ１の下部電極形成領域及び平滑用キャパシタ２の下部電極形成領域のみを覆うように、例えばフォトレジストでエッチング用マスクをパターニングする。そして、例えばＩＣＰエッチャーでＡｒ／Ｃｌガスを用いてエッチングを行なう。このようにして、第１導電膜２３を選択的にエッチングし、メモリ用キャパシタ１の下部電極形成領域及び平滑用キャパシタ２の下部電極形成領域のみに第１導電膜２３を残して、メモリ用キャパシタ１の下部電極５及び平滑用キャパシタ２の下部電極８を形成する。
次に、図６に示すように、表面全体を覆うように層間絶縁膜１６を形成する。ここでは、表面全体に、例えばＴＥＯＳを用いたプラズマＣＶＤ法によってＳｉＯ２膜（酸化ケイ素膜）を形成した後、例えばＣＭＰ法を用いて平坦化する。このようにして、例えば厚さ約７２０ｎｍのＳｉＯ２膜からなる層間絶縁膜１６を形成する。
次に、層間絶縁膜１６に、メモリ用キャパシタ１の上部電極７、下部電極５、平滑用キャパシタ２の下部電極８、及び、半導体素子３に含まれるトランジスタ（バルクトランジスタ）のプラグ電極３Ａのそれぞれに達するコンタクトホール１７〜２０を形成する。また、層間絶縁膜１６に、平滑用キャパシタ１の多層構造の強誘電体層９（ここでは２層構造の上層９Ｂ）に達する開口部２１を形成する。なお、コンタクトホール１７〜２０をビアホールともいう。
次に、層間絶縁膜１６に、メモリ用キャパシタ１の上部電極７、下部電極５、平滑用キャパシタ２の下部電極８、及び、半導体素子３に含まれるトランジスタ（バルクトランジスタ）のプラグ電極３Ａのそれぞれに達するコンタクトホール１７〜２０を形成する。また、層間絶縁膜１６に、平滑用キャパシタ１の多層構造の強誘電体層９（ここでは２層構造の上層９Ｂ）に達する開口部２１を形成する。なお、コンタクトホール１７〜２０をビアホールともいう。
次に、図７に示すように、コンタクトホール１７〜２０及び開口部２１を金属材料（導電性材料）で埋め込んで、コンタクト１２〜１５及び平滑用キャパシタ２の上部電極１０を形成する。ここでは、層間絶縁膜１６の表面上に、例えばＣＶＤ法によって、ＴｉＮからなる膜、Ｗからなる膜を順に積層させて、金属材料からなる膜（金属膜；導電膜）を形成する。その後、不要部分を例えばＣＭＰ法で除去する。これにより、コンタクトホール１７〜２０及び開口部２１が金属材料（導電性材料）で埋め込まれて、コンタクト１２〜１５及び平滑用キャパシタ２の上部電極１０が形成される。そして、これらのコンタクト１２〜１５及び平滑用キャパシタ２の上部電極１０に接続されるように、例えばＡｌからなる配線（金属配線）２２が形成される。このため、平滑用キャパシタ２の上部電極１０は、コンタクト１２〜１５と同一の材料からなる。なお、コンタクト１２〜１５をビアともいう。また、ここでは、金属材料を用いているが、金属材料以外の導電性材料を用いても良い。
このようにして、厚さの異なる強誘電体層６，９を有するメモリ用キャパシタ１と平滑用キャパシタ２とを、同一の半導体素子３上に形成された同一の絶縁膜４上に形成することができる。
その後、通常の半導体装置の製造工程を経て、本実施形態にかかる半導体装置が製造される。
その後、通常の半導体装置の製造工程を経て、本実施形態にかかる半導体装置が製造される。
したがって、本実施形態にかかる半導体装置及びその製造方法によれば、製造工程をできるだけ変更することなく、コストを抑えながら、厚さの異なる強誘電体層６，９を有する２種類のキャパシタ１，２を備える半導体装置を製造できるという利点がある。
なお、上述の実施形態（図２〜図７参照）では、第２導電膜２５を選択的に除去して、メモリ用キャパシタ１の上部電極７を形成し、次いで、第１強誘電体膜２４を選択的に除去して、メモリ用キャパシタ１の強誘電体層６及び平滑用キャパシタ２の強誘電体層９の最下層９Ａ（ここでは２層構造の下層）を形成した後に、全面に第２強誘電体膜２６を形成し、この第２強誘電体膜２６を選択的に除去して、保護層１１及び平滑用キャパシタ２の強誘電体層９の最下層９Ａ以外の層９Ｂ（ここでは２層構造の上層）を形成し、次に、第１導電膜２３を選択的に除去して、メモリ用キャパシタ１の下部電極５及び平滑用キャパシタ２の下部電極８を形成し、その後に、平滑用キャパシタ２の上部電極１０を形成するようにしているが、これに限られるものではなく、メモリ用キャパシタの上部電極を形成した後に、平滑用キャパシタの多層構造の強誘電体層の最下層以外の層となる第２強誘電体膜を形成し、この第２強誘電体膜を形成した後に、平滑用キャパシタの上部電極を形成するようにすれば良い。
なお、上述の実施形態（図２〜図７参照）では、第２導電膜２５を選択的に除去して、メモリ用キャパシタ１の上部電極７を形成し、次いで、第１強誘電体膜２４を選択的に除去して、メモリ用キャパシタ１の強誘電体層６及び平滑用キャパシタ２の強誘電体層９の最下層９Ａ（ここでは２層構造の下層）を形成した後に、全面に第２強誘電体膜２６を形成し、この第２強誘電体膜２６を選択的に除去して、保護層１１及び平滑用キャパシタ２の強誘電体層９の最下層９Ａ以外の層９Ｂ（ここでは２層構造の上層）を形成し、次に、第１導電膜２３を選択的に除去して、メモリ用キャパシタ１の下部電極５及び平滑用キャパシタ２の下部電極８を形成し、その後に、平滑用キャパシタ２の上部電極１０を形成するようにしているが、これに限られるものではなく、メモリ用キャパシタの上部電極を形成した後に、平滑用キャパシタの多層構造の強誘電体層の最下層以外の層となる第２強誘電体膜を形成し、この第２強誘電体膜を形成した後に、平滑用キャパシタの上部電極を形成するようにすれば良い。
つまり、上述の実施形態では、第１上部電極７を形成した後、第２強誘電体膜２６を形成する前に、第１強誘電体膜２４を選択的に除去して、第１強誘電体層６及び第２強誘電体層９の最下層９Ａを形成し、第１強誘電体層６及び第２強誘電体層９の最下層９Ａを形成した後に、第１上部電極７、第１強誘電体層６、第２強誘電体層９の最下層９Ａ及び第１導電膜２３を覆うように、第２強誘電体膜２６を形成し、第２強誘電体膜２６を形成した後、第２上部電極１０を形成する前に、第２強誘電体膜２６を選択的に除去して、第１上部電極７、第１強誘電体層６及び第１導電膜２３を覆う保護層１１、並びに、第２強誘電体層９の最下層９Ａ以外の層９Ｂを形成し、保護層１１及び第２強誘電体層９の最下層９Ａ以外の層９Ｂを形成した後、第２上部電極１０を形成する前に、第１導電膜２３を選択的に除去して、第１下部電極５及び第２下部電極８を形成し、第１下部電極５及び第２下部電極８を形成した後に、第２上部電極１０を形成するようにしているが、これに限られるものではなく、第１のキャパシタの第１上部電極を形成した後に、第２強誘電体層の最下層以外の層となる第２強誘電体膜を形成し、この第２強誘電体膜を形成した後に、第２のキャパシタの第２上部電極を形成するようにすれば良い。
例えば図８に示すように、第２導電膜２５を選択的に除去して、メモリ用キャパシタ１の上部電極７を形成した後に、全面に第２強誘電体膜２６を形成し、その後に、図９に示すように、第２強誘電体膜２６を選択的に除去して、メモリ用キャパシタ１の上部電極７及び強誘電体層６となる第１強誘電体膜２４を覆う保護層１１、並びに、平滑用キャパシタ２の多層構造の強誘電体層９の最下層９Ａ以外の層９Ｂ（ここでは２層構造の上層）を形成し、次いで、第１強誘電体膜２４を選択的に除去して、メモリ用キャパシタ１の１層構造の強誘電体層６及び平滑用キャパシタ２の多層構造の強誘電体層９の最下層９Ａ（ここでは２層構造の下層）を形成し、次に、第１導電膜２３を選択的に除去して、メモリ用キャパシタ１の下部電極５及び平滑用キャパシタ２の下部電極８を形成し、その後に、平滑用キャパシタ２の上部電極１０を形成するようにしても良い。なお、これを第１実施形態の第１変形例という。
つまり、第２強誘電体膜２６を形成した後、第２上部電極１０を形成する前に、第２強誘電体膜２６を選択的に除去して、第１上部電極７及び第１強誘電体膜２４を覆う保護層１１及び第２強誘電体層９の最下層９Ａ以外の層９Ｂを形成し、保護層１１及び第２強誘電体層９の最下層９Ａ以外の層９Ｂを形成した後、第２上部電極１０を形成する前に、第１強誘電体膜２４を選択的に除去して、第１強誘電体層６及び第２強誘電体層９の最下層９Ａを形成し、第１強誘電体層６及び第２強誘電体層９の最下層９Ａを形成した後、第２上部電極１０を形成する前に、第１導電膜２３を選択的に除去して、第１下部電極５及び第２下部電極８を形成し、第１下部電極５及び第２下部電極８を形成した後に、第２上部電極１０を形成するようにしても良い。
このような製造方法によって製造された半導体装置では、図９に示すように、保護層１１が、メモリ用キャパシタ１の上部電極７（第１上部電極）の上面及び側面、並びに、強誘電体層６の上面を覆い、平滑用キャパシタ２の強誘電体層９の最下層９Ａ以外の層９Ｂが、最下層９Ａの上面を覆うものとなる。これに対し、上述の実施形態の製造方法によって製造された半導体装置では、図７に示すように、保護層１１が、メモリ用キャパシタ１の上部電極７（第１上部電極）の上面及び側面、強誘電体層６の上面及び側面、並びに、下部電極５の上面を覆い、平滑用キャパシタ２の強誘電体層９の最下層９Ａ以外の層９Ｂが、最下層９Ａの上面及び側面を覆うものとなる。このように、保護層１１は、少なくとも第１上部電極７を覆うものであれば良い。
また、例えば図１０に示すように、第２導電膜２５を選択的に除去して、メモリ用キャパシタ１の上部電極７を形成し、次いで、第１強誘電体膜２４を選択的に除去して、メモリ用キャパシタ１の１層構造の強誘電体層６及び平滑用キャパシタ２の多層構造の強誘電体層９の最下層９Ａ（ここでは２層構造の下層）を形成し、次に、第１導電膜２３を選択的に除去して、メモリ用キャパシタ１の下部電極５及び平滑用キャパシタ２の下部電極８を形成した後に、全面に、メモリ用キャパシタ１の上部電極７、強誘電体層６及び下部電極５を覆う保護層１１、並びに、平滑用キャパシタ２の多層構造の強誘電体層９の最下層９Ａ以外の層９Ｂ（ここでは２層構造の上層）となる第２強誘電体膜２６を形成し、その後に、図１１に示すように、平滑用キャパシタ２の上部電極１０を形成するようにしても良い。なお、これを第１実施形態の第２変形例という。
つまり、第１上部電極７を形成した後、第２強誘電体膜２６を形成する前に、第１強誘電体膜２４を選択的に除去して、第１強誘電体層６及び第２強誘電体層９の最下層９Ａを形成し、第１強誘電体層６及び第２強誘電体層９の最下層９Ａを形成した後、第２強誘電体膜２６を形成する前に、第１導電膜２３を選択的に除去して、第１下部電極５及び第２下部電極８を形成し、第１下部電極５及び第２下部電極８を形成した後、第２上部電極１０を形成する前に、少なくとも第１上部電極７、第１強誘電体層６、第１下部電極５、第２強誘電体層９の最下層９Ａ及び第２下部電極８を覆うように第２強誘電体膜２６を形成することによって、第１上部電極７、第１強誘電体層６及び第１下部電極５を覆う保護層１１、並びに、第２強誘電体層９の最下層９Ａ以外の層９Ｂを形成し、保護層１１及び第２強誘電体層９の最下層９Ａ以外の層９Ｂを形成した後に、第２上部電極１０を形成するようにしても良い。
このような製造方法によって製造された半導体装置では、図１１に示すように、保護層１１が、メモリ用キャパシタ１の上部電極７（第１上部電極）の上面及び側面、強誘電体層６の上面及び側面、並びに、下部電極５の上面及び側面を覆い、平滑用キャパシタ２の強誘電体層９の最下層９Ａ以外の層９Ｂが、最下層９Ａの上面及び側面、並びに、下部電極８の上面及び側面を覆うものとなる。これに対し、上述の実施形態の製造方法によって製造された半導体装置では、図７に示すように、保護層１１が、メモリ用キャパシタ１の上部電極７（第１上部電極）の上面及び側面、強誘電体層６の上面及び側面、並びに、下部電極５の上面を覆い、平滑用キャパシタ２の強誘電体層９の最下層９Ａ以外の層９Ｂが、最下層９Ａの上面及び側面を覆うものとなる。このように、保護層１１は、少なくとも第１上部電極７を覆うものであれば良い。
これらの第１実施形態、その第１変形例及び第２変形例のように、追加の強誘電体膜である第２強誘電体膜２６を形成する工程は、第２導電膜２５を選択的に除去してメモリ用キャパシタ１の上部電極７を形成した後、第１強誘電体膜２４を選択的に除去してメモリ用キャパシタ１の１層構造の強誘電体層６及び平滑用キャパシタ２の多層構造の強誘電体層９の最下層９Ａ（ここでは２層構造の下層）を形成した後、及び、第１導電膜２３を選択的に除去してメモリ用キャパシタ１の下部電極５及び平滑用キャパシタ２の下部電極８を形成した後のいずれかで行なうようにすれば良い。
ところで、上述の第１実施形態、その第１変形例及び第２変形例では、平滑用キャパシタ２の上部電極１０を形成する前に、表面全体を覆うように層間絶縁膜１６を形成し、この層間絶縁膜１６に、メモリ用キャパシタ１の上部電極７、下部電極５、平滑用キャパシタ２の下部電極８、及び、半導体素子３に含まれるトランジスタ（バルクトランジスタ）のプラグ電極３Ａに達するコンタクトホール１７〜２０、及び、平滑用キャパシタ２の多層構造の強誘電体層９（ここでは２層構造の上層９Ｂ）に達する開口部２１を形成し、次いで、コンタクトホール１７〜２０及び開口部２１を金属材料（導電性材料）で埋め込んで、コンタクト１２〜１５及び平滑用キャパシタ２の上部電極１０を形成するようにしているが、これに限られるものではない。
つまり、第２上部電極１０を形成する前に、少なくとも第２強誘電体層９の最下層９Ａ以外の層９Ｂの表面を覆う層間絶縁膜１６を形成し、層間絶縁膜１６を形成した後、第２上部電極１０を形成する前に、層間絶縁膜１６に、第１上部電極７、第１下部電極５及び第２下部電極８に達するコンタクトホール１７〜１９、並びに、第２強誘電体層９の最下層９Ａ以外の層９Ｂに達する開口部２１を形成し、コンタクトホール１７〜１９及び開口部２１を形成した後に、コンタクトホール１７〜１９及び開口部２１を金属材料（導電性材料）で埋め込んで、コンタクト１２〜１４及び第２上部電極１０を形成するようにしているが、これに限られるものではない。
例えば、上述の第１実施形態に対する変形例として、図１２に示すように、第２強誘電体膜２６を形成した後、この第２強誘電体膜２６上に第３導電膜２７を形成し、次いで、図１３に示すように、第３導電膜２７を選択的に除去して、平滑用キャパシタ２の上部電極１０を形成し、次に、第２強誘電体膜２６を選択的に除去して、保護層１１及び平滑用キャパシタ２の多層構造の強誘電体層９の最下層９Ａ以外の層９Ｂ（ここでは２層構造の上層）を形成し、その後に、第１導電膜２３を選択的に除去して、メモリ用キャパシタ１の下部電極５及び平滑用キャパシタ２の下部電極８を形成するようにしても良い。なお、これを第１実施形態の第３変形例という。
つまり、第２強誘電体膜２６を形成した後、第２上部電極１０を形成する前に、第２強誘電体膜２６上に第３導電膜２７を形成し、次いで、第３導電膜２７を形成した後に、第３導電膜２７を選択的に除去して、第２上部電極１０を形成し、この第２上部電極１０を形成した後に、第２強誘電体膜２６を選択的に除去して、保護層１１及び第２強誘電体層９の最下層９Ａ以外の層９Ｂを形成し、保護層１１及び第２強誘電体層９の最下層９Ａ以外の層９Ｂを形成した後に、第１導電膜２３を選択的に除去して、第１下部電極５及び第２下部電極８を形成するようにしても良い。
この場合、メモリ用キャパシタ（第１のキャパシタ）１及び平滑用キャパシタ（第２のキャパシタ）２を形成した後に、表面を覆う層間絶縁膜１６を形成し、層間絶縁膜１６に、第１上部電極７、第１下部電極５、第２下部電極８、第２上部電極１０、及び、半導体素子３に含まれるトランジスタ（バルクトランジスタ）のプラグ電極３Ａのそれぞれに達するコンタクトホール１７〜２０、２８を形成し、コンタクトホール１７〜２０、２８を金属材料（導電性材料）で埋め込んで、コンタクト１２〜１５、２９を形成するようにすれば良い。
また、第３導電膜２７は、上述の第２導電膜２５と同様に形成し、同様に選択的に除去するようにすれば良い。つまり、平滑用キャパシタ２の上部電極１０は、メモリ用キャパシタ１の上部電極７と同様に、例えば、厚さ約２５０ｎｍのＩｒＯ２層とすれば良い。なお、これらの上部電極７，１０の材料としては、ＩｒＯ２のほかに、ＳｒＲｕＯ３（ＳＲＯ）などを用いることができる。つまり、上部電極７，１０の材料としては、ＩｒＯ２、ＳｒＲｕＯ３などの酸化物導電物質を用いることができる。この場合、平滑用キャパシタ２の上部電極１０とコンタクト１２〜１５、２９とは、異なる材料となり、同一の材料ではなくなる。そして、半導体装置は、メモリ用キャパシタ１の上部電極７及び下部電極５、並びに、平滑用キャパシタ２の上部電極１０及び下部電極８のそれぞれに接続されたコンタクト１２〜１５、２９を備えるものとなる。
また、例えば、上述の第１実施形態の第１変形例の変形例として、図１４に示すように、第２強誘電体膜２６を形成した後、この第２強誘電体膜２６上に第３導電膜２７を形成し、次いで、図１５に示すように、第３導電膜２７を選択的に除去して、平滑用キャパシタ２の上部電極１０を形成し、次に、第２強誘電体膜２６を選択的に除去して、保護層１１及び平滑用キャパシタ２の多層構造の強誘電体層９の最下層９Ａ以外の層９Ｂ（ここでは２層構造の上層）を形成し、その後に、第１強誘電体膜２４を選択的に除去して、メモリ用キャパシタの１層構造の強誘電体層６及び平滑用キャパシタ２の多層構造の強誘電体層９の最下層９Ａ（ここでは２層構造の下層）を形成し、第１導電膜２３を選択的に除去して、メモリ用キャパシタ１の下部電極５及び平滑用キャパシタ２の下部電極８を形成するようにしても良い。なお、これを第１実施形態の第４変形例という。
つまり、第２強誘電体膜２６を形成した後、第２上部電極１０を形成する前に、第２強誘電体膜２６上に第３導電膜２７を形成し、次いで、第３導電膜２７を形成した後に、第３導電膜２７を選択的に除去して、第２上部電極１０を形成し、この第２上部電極１０を形成した後に、第２強誘電体膜２６を選択的に除去して、保護層１１及び第２強誘電体層９の最下層９Ａ以外の層９Ｂを形成し、保護層１１及び第２強誘電体層９の最下層９Ａ以外の層９Ｂを形成した後に、第１強誘電体膜２４を選択的に除去して、第１強誘電体層６及び第２強誘電体層９の最下層９Ａを形成し、第１強誘電体層６及び第２強誘電体層９の最下層９Ａを形成した後に、第１導電膜２３を選択的に除去して、第１下部電極５及び第２下部電極８を形成するようにしても良い。
この場合、メモリ用キャパシタ（第１のキャパシタ）１及び平滑用キャパシタ（第２のキャパシタ）２を形成した後に、表面を覆う層間絶縁膜１６を形成し、層間絶縁膜１６に、第１上部電極７、第１下部電極５、第２下部電極８、第２上部電極１０、及び、半導体素子３に含まれるトランジスタ（バルクトランジスタ）のプラグ電極３Ａのそれぞれに達するコンタクトホール１７〜２０、２８を形成し、コンタクトホール１７〜２０、２８を金属材料（導電性材料）で埋め込んで、コンタクト１２〜１５、２９を形成するようにすれば良い。また、第３導電膜２７は、上述の第３変形例の場合と同様に、上述の第２導電膜２５と同様に形成し、同様に選択的に除去するようにすれば良い。
また、例えば、上述の第１実施形態の第２変形例の変形例として、図１６に示すように、第２強誘電体膜２６を形成した後に、第２強誘電体膜２６上に第３導電膜２７を形成し、第３導電膜２７を形成した後に、図１７に示すように、第３導電膜２７を選択的に除去して、平滑用キャパシタ２の上部電極１０を形成するようにしても良い。なお、これを第１実施形態の第５変形例という。
つまり、第１上部電極７を形成した後、第２強誘電体膜２６を形成する前に、第１強誘電体膜２４を選択的に除去して、第１強誘電体層６及び第２強誘電体層９の最下層９Ａを形成し、第１強誘電体層６及び第２強誘電体層９の最下層９Ａを形成した後、第２強誘電体膜２６を形成する前に、第１導電膜２３を選択的に除去して、第１下部電極５及び第２下部電極８を形成し、第１下部電極５及び第２下部電極８を形成した後、第２上部電極１０を形成する前に、少なくとも第１上部電極７、第１強誘電体層６、第１下部電極５、第２強誘電体層９の最下層９Ａ及び第２下部電極８を覆うように第２強誘電体膜２６を形成することによって、第１上部電極７、第１強誘電体層６及び第１下部電極５を覆う保護層１１、並びに、第２強誘電体層９の最下層９Ａ以外の層９Ｂを形成し、第２強誘電体膜２６を形成した後、第２上部電極１０を形成する前に、第２強誘電体膜２６上に第３導電膜２７を形成し、第３導電膜２７を形成した後に、第３導電膜２７を選択的に除去して、第２上部電極１０を形成するようにしても良い。
この場合、メモリ用キャパシタ（第１のキャパシタ）１及び平滑用キャパシタ（第２のキャパシタ）２を形成した後に、表面を覆う層間絶縁膜１６を形成し、層間絶縁膜１６に、第１上部電極７、第１下部電極５、第２下部電極８、第２上部電極１０、及び、半導体素子３に含まれるトランジスタのプラグ電極３Ａのそれぞれに達するコンタクトホール１７〜２０、２８を形成し、コンタクトホール１７〜２０、２８を金属材料（導電性材料）で埋め込んで、コンタクト１２〜１５、２９を形成するようにすれば良い。また、第３導電膜２７は、上述の第３変形例の場合と同様に、上述の第２導電膜２５と同様に形成し、同様に選択的に除去するようにすれば良い。
［第２実施形態］
次に、第２実施形態にかかる半導体装置及びその製造方法について、図１８〜図２２を参照しながら説明する。
［第２実施形態］
次に、第２実施形態にかかる半導体装置及びその製造方法について、図１８〜図２２を参照しながら説明する。
本実施形態にかかる半導体装置は、上述の第１実施形態（図７参照）のものに対し、図２２に示すように、メモリ用キャパシタ１に保護層１１が設けられていない点が異なる。また、平滑用キャパシタ２の上部電極１０が異なる。
本実施形態では、平滑用キャパシタ２の上部電極１０は、メモリ用キャパシタ１の上部電極７と同様に、例えば、厚さ約２５０ｎｍのＩｒＯ２層である。なお、これらの上部電極１０，７の材料としては、ＩｒＯ２のほかに、ＳｒＲｕＯ３（ＳＲＯ）などを用いることができる。つまり、上部電極１０，７の材料としては、ＩｒＯ２、ＳｒＲｕＯ３などの酸化物導電物質を用いることができる。
本実施形態では、平滑用キャパシタ２の上部電極１０は、メモリ用キャパシタ１の上部電極７と同様に、例えば、厚さ約２５０ｎｍのＩｒＯ２層である。なお、これらの上部電極１０，７の材料としては、ＩｒＯ２のほかに、ＳｒＲｕＯ３（ＳＲＯ）などを用いることができる。つまり、上部電極１０，７の材料としては、ＩｒＯ２、ＳｒＲｕＯ３などの酸化物導電物質を用いることができる。
また、本実施形態では、メモリ用上部電極７、メモリ用下部電極５、平滑用上部電極１０、平滑用下部電極８、及び、半導体素子３に含まれるトランジスタのプラグ電極３Ａのそれぞれに接続されたコンタクト１２〜１５、２９を備える。これらのコンタクト１２〜１５、２９は、上述の第１実施形態の場合と同様に、ＴｉＮ層（シード層）とＷ層を積層させたものである。このように、平滑用上部電極（第２上部電極）１０とコンタクト１２〜１５、２９とは、異なる材料であって、同一の材料ではない。
なお、その他の構成の詳細は、上述の第１実施形態の場合と同様であるため、ここではその説明を省略する。
次に、本実施形態にかかる半導体装置の製造方法について、図１８〜図２２を参照しながら説明する。
本半導体装置の製造方法は、上述の第１実施形態（図１〜図７参照）のものに対し、第２強誘電体膜２６を選択的に除去して、平滑用キャパシタ２の多層構造の強誘電体層９の最下層９Ａ以外の層９Ｂ（ここでは２層構造の上層）を形成する際に、メモリ用キャパシタ形成領域には第２強誘電体膜２６を残さないようにし、保護層１１が形成されないようにしている点が異なる。また、第２強誘電体膜２６を形成した後、この第２強誘電体膜２６を選択的に除去して、平滑用キャパシタ２の多層構造の強誘電体層９の最下層９Ａ以外の層９Ｂ（ここでは２層構造の上層）を形成する前に、第２強誘電体膜２６上に、第３導電膜２７を形成し、次いで、第３導電膜２７を選択的に除去して、平滑用キャパシタ２の上部電極１０を形成する点が異なる。
次に、本実施形態にかかる半導体装置の製造方法について、図１８〜図２２を参照しながら説明する。
本半導体装置の製造方法は、上述の第１実施形態（図１〜図７参照）のものに対し、第２強誘電体膜２６を選択的に除去して、平滑用キャパシタ２の多層構造の強誘電体層９の最下層９Ａ以外の層９Ｂ（ここでは２層構造の上層）を形成する際に、メモリ用キャパシタ形成領域には第２強誘電体膜２６を残さないようにし、保護層１１が形成されないようにしている点が異なる。また、第２強誘電体膜２６を形成した後、この第２強誘電体膜２６を選択的に除去して、平滑用キャパシタ２の多層構造の強誘電体層９の最下層９Ａ以外の層９Ｂ（ここでは２層構造の上層）を形成する前に、第２強誘電体膜２６上に、第３導電膜２７を形成し、次いで、第３導電膜２７を選択的に除去して、平滑用キャパシタ２の上部電極１０を形成する点が異なる。
つまり、まず、上述の第１実施形態の場合と同様に、半導体素子３上に形成された絶縁膜４上に第１導電膜２３を形成する。
次に、上述の第１実施形態の場合と同様に、第１導電膜２３上に第１強誘電体膜２４を形成する。
次に、上述の第１実施形態の場合と同様に、第１強誘電体膜２４上に第２導電膜２５を形成する。
次に、上述の第１実施形態の場合と同様に、第１導電膜２３上に第１強誘電体膜２４を形成する。
次に、上述の第１実施形態の場合と同様に、第１強誘電体膜２４上に第２導電膜２５を形成する。
次に、上述の第１実施形態の場合と同様に、第２導電膜２５を選択的に除去して、メモリ用キャパシタ１の上部電極７を形成する。
次に、上述の第１実施形態の場合と同様に、第１強誘電体膜２４を選択的に除去して、メモリ用キャパシタ１の１層構造の強誘電体層６及び平滑用キャパシタ２の多層構造の強誘電体層９の最下層９Ａ（ここでは２層構造の下層）を形成する。
次に、上述の第１実施形態の場合と同様に、第１強誘電体膜２４を選択的に除去して、メモリ用キャパシタ１の１層構造の強誘電体層６及び平滑用キャパシタ２の多層構造の強誘電体層９の最下層９Ａ（ここでは２層構造の下層）を形成する。
次に、上述の第１実施形態の場合と同様に、図１８に示すように、全面に、平滑用キャパシタ２の多層構造の強誘電体層９の最下層９Ａ以外の層９Ｂ（ここでは２層構造の上層）となる第２強誘電体膜２６を形成する。
次に、第２強誘電体膜２６上に、全面に、平滑用キャパシタ２の上部電極１０となる第３導電膜２７を形成する。なお、第３導電膜２７を上部電極膜ともいう。ここでは、第３導電膜２７として、例えばスパッタ法によって、例えば厚さ約２５０ｎｍのＩｒＯ２膜を形成する。
次に、第２強誘電体膜２６上に、全面に、平滑用キャパシタ２の上部電極１０となる第３導電膜２７を形成する。なお、第３導電膜２７を上部電極膜ともいう。ここでは、第３導電膜２７として、例えばスパッタ法によって、例えば厚さ約２５０ｎｍのＩｒＯ２膜を形成する。
次に、図１９に示すように、第３導電膜２７を選択的に除去して、平滑用キャパシタ２の上部電極１０を形成する。
ここでは、平滑用キャパシタ２の上部電極形成領域を覆い、それ以外の領域（メモリ用キャパシタ形成領域を含む）を覆わないように、例えばフォトレジストでエッチング用マスクをパターニングする。そして、例えばＩＣＰエッチャーでＡｒ／Ｃｌガスを用いてエッチングを行なう。このようにして、第３導電膜２７を選択的にエッチングし、平滑用キャパシタ２の上部電極形成領域のみに第３導電膜２７を残して、平滑用キャパシタ２の上部電極１０を形成する。この場合、メモリ用キャパシタ形成領域では、第３導電膜２７は残されずに除去される。
ここでは、平滑用キャパシタ２の上部電極形成領域を覆い、それ以外の領域（メモリ用キャパシタ形成領域を含む）を覆わないように、例えばフォトレジストでエッチング用マスクをパターニングする。そして、例えばＩＣＰエッチャーでＡｒ／Ｃｌガスを用いてエッチングを行なう。このようにして、第３導電膜２７を選択的にエッチングし、平滑用キャパシタ２の上部電極形成領域のみに第３導電膜２７を残して、平滑用キャパシタ２の上部電極１０を形成する。この場合、メモリ用キャパシタ形成領域では、第３導電膜２７は残されずに除去される。
次に、第２強誘電体膜２６を選択的に除去して、平滑用キャパシタ２の多層構造の強誘電体層９の最下層９Ａ以外の層９Ｂ（ここでは２層構造の上層）を形成する。
ここでは、平滑用キャパシタ２の強誘電体層形成領域のみを覆うように、例えばフォトレジストでエッチング用マスクをパターニングする。そして、例えばＩＣＰエッチャーでＡｒ／Ｃｌガスを用いてエッチングを行なう。このようにして、第２強誘電体膜２６を選択的にエッチングし、平滑用キャパシタ２の強誘電体層形成領域のみに第２強誘電体膜２６を残して、平滑用キャパシタ２の多層構造の強誘電体層９の最下層９Ａ以外の層９Ｂ（ここでは２層構造の上層）を形成する。つまり、平滑用キャパシタ形成領域に２層構造の強誘電体層９が形成され、平滑用キャパシタ２の強誘電体層９の膜厚が厚くされる。
ここでは、平滑用キャパシタ２の強誘電体層形成領域のみを覆うように、例えばフォトレジストでエッチング用マスクをパターニングする。そして、例えばＩＣＰエッチャーでＡｒ／Ｃｌガスを用いてエッチングを行なう。このようにして、第２強誘電体膜２６を選択的にエッチングし、平滑用キャパシタ２の強誘電体層形成領域のみに第２強誘電体膜２６を残して、平滑用キャパシタ２の多層構造の強誘電体層９の最下層９Ａ以外の層９Ｂ（ここでは２層構造の上層）を形成する。つまり、平滑用キャパシタ形成領域に２層構造の強誘電体層９が形成され、平滑用キャパシタ２の強誘電体層９の膜厚が厚くされる。
この結果、従来のように、厚さの異なる強誘電体層を有する２種類の強誘電体キャパシタを別々の工程で製造したり、薄い強誘電体層を有するメモリ用キャパシタを形成するためにエッチングしたりする必要がなくなる。このため、製造工程をできるだけ変更することなく、コストを抑えながら、厚さの異なる強誘電体層６，９を有する２種類の強誘電体キャパシタ１，２を製造することが可能となる。つまり、要求される特性の異なる２種類の強誘電体キャパシタ１，２を、それぞれ、必要な特性を有するものとして作り分けることが可能となる。
次に、上述の第１実施形態の場合と同様に、図２０に示すように、第１導電膜２３を選択的に除去して、メモリ用キャパシタ１の下部電極５及び平滑用キャパシタ２の下部電極８を形成する。
次に、上述の第１実施形態の場合と同様に、図２１に示すように、表面全体を覆うように層間絶縁膜１６を形成する。その後、層間絶縁膜１６を平坦化する。
次に、上述の第１実施形態の場合と同様に、図２１に示すように、表面全体を覆うように層間絶縁膜１６を形成する。その後、層間絶縁膜１６を平坦化する。
次に、層間絶縁膜１６に、メモリ用キャパシタ１の上部電極７及び下部電極５、平滑用キャパシタ２の上部電極１０及び下部電極８、並びに、半導体素子３に含まれるトランジスタのプラグ電極３のそれぞれに達するコンタクトホール１７〜２０、２８を形成する。なお、コンタクトホール１７〜２０、２８をビアホールともいう。
次に、図２２に示すように、コンタクトホール１７〜２０、２８を金属材料（導電性材料）で埋め込んで、コンタクト１２〜１５、２９を形成する。ここでは、層間絶縁膜１６の表面上に、例えばＣＶＤ法によって、ＴｉＮからなる膜、Ｗからなる膜を順に積層させて、金属材料からなる膜（金属膜；導電膜）を形成する。その後、不要部分を例えばＣＭＰ法で除去する。これにより、コンタクトホール１７〜２０、２８が金属材料（導電性材料）で埋め込まれて、コンタクト１２〜１５、２９が形成される。そして、これらのコンタクト１２〜１５、２９に接続されるように、例えばＡｌからなる配線（金属配線）２２が形成される。なお、コンタクト１２〜１５、２９をビアともいう。
次に、図２２に示すように、コンタクトホール１７〜２０、２８を金属材料（導電性材料）で埋め込んで、コンタクト１２〜１５、２９を形成する。ここでは、層間絶縁膜１６の表面上に、例えばＣＶＤ法によって、ＴｉＮからなる膜、Ｗからなる膜を順に積層させて、金属材料からなる膜（金属膜；導電膜）を形成する。その後、不要部分を例えばＣＭＰ法で除去する。これにより、コンタクトホール１７〜２０、２８が金属材料（導電性材料）で埋め込まれて、コンタクト１２〜１５、２９が形成される。そして、これらのコンタクト１２〜１５、２９に接続されるように、例えばＡｌからなる配線（金属配線）２２が形成される。なお、コンタクト１２〜１５、２９をビアともいう。
このようにして、厚さの異なる強誘電体層６，９を有するメモリ用キャパシタ１と平滑用キャパシタ２とを、同一の半導体素子３上に形成された同一の絶縁膜４上に形成することができる。
その後、通常の半導体装置の製造工程を経て、本実施形態にかかる半導体装置が製造される。
その後、通常の半導体装置の製造工程を経て、本実施形態にかかる半導体装置が製造される。
なお、その他の製造方法の詳細は、上述の第１実施形態の場合と同様であるため、ここではその説明を省略する。
したがって、本実施形態にかかる半導体装置及びその製造方法によれば、製造工程をできるだけ変更することなく、コストを抑えながら、厚さの異なる強誘電体層６，９を有する２種類のキャパシタ１，２を備える半導体装置を製造できるという利点がある。
したがって、本実施形態にかかる半導体装置及びその製造方法によれば、製造工程をできるだけ変更することなく、コストを抑えながら、厚さの異なる強誘電体層６，９を有する２種類のキャパシタ１，２を備える半導体装置を製造できるという利点がある。
なお、上述の実施形態では、第２導電膜２５を選択的に除去して、メモリ用キャパシタ１の上部電極７を形成し、次いで、第１強誘電体膜２４を選択的に除去して、メモリ用キャパシタ１の１層構造の強誘電体層２４及び平滑用キャパシタ２の多層構造の強誘電体層９の最下層９Ａ（ここでは２層構造の下層）を形成した後に、全面に第２強誘電体膜２６及び第３導電膜２７を順に形成し、次いで、第３導電膜２７を選択的に除去して、平滑用キャパシタ２の上部電極１０を形成し、次に、第２強誘電体膜２６を選択的に除去して、平滑用キャパシタ２の多層構造の強誘電体層９の最下層９Ａ以外の層９Ｂ（ここでは２層構造の上層）を形成し、その後に、第１導電膜２３を選択的に除去して、メモリ用キャパシタ１の下部電極５及び平滑用キャパシタ２の下部電極８を形成するようにしているが、これに限られるものではなく、メモリ用キャパシタの上部電極を形成した後に、平滑用キャパシタの多層構造の強誘電体層の最下層以外の層となる第２強誘電体膜を形成し、この第２強誘電体膜を形成した後に、平滑用キャパシタの上部電極を形成するようにすれば良い。
つまり、上述の実施形態では、第１上部電極７を形成した後、第２強誘電体膜２６を形成する前に、第１強誘電体膜２４を選択的に除去して、第１強誘電体層６及び第２強誘電体層９の最下層９Ａを形成し、第１強誘電体層６及び第２強誘電体層９の最下層９Ａを形成した後に、第１上部電極７、第１強誘電体層６、第２強誘電体層９の最下層９Ａ及び第１導電膜２３を覆うように、第２強誘電体膜２６を形成し、第２強誘電体膜２６を形成した後、第２上部電極１０を形成する前に、第２強誘電体膜２６上に第３導電膜２７を形成し、第３導電膜２７を形成した後に、第３導電膜２７を選択的に除去して、第２上部電極１０を形成し、第２上部電極１０を形成した後に、第２強誘電体膜２６を選択的に除去して、第２強誘電体層９の最下層９Ａ以外の層９Ｂを形成し、第２強誘電体層９の最下層９Ａ以外の層９Ｂを形成した後に、第１導電膜２３を選択的に除去して、第１下部電極５及び第２下部電極８を形成するようにしているが、これに限られるものではなく、メモリ用キャパシタ（第１のキャパシタ）１の第１上部電極を形成した後に、第２強誘電体層の最下層以外の層となる第２強誘電体膜を形成し、この第２強誘電体膜を形成した後に、平滑用キャパシタ（第２のキャパシタ）の第２上部電極を形成するようにすれば良い。
例えば図２３に示すように、第２導電膜２５を選択的に除去して、メモリ用キャパシタ１の上部電極７を形成した後に、全面に第２強誘電体膜２６及び第３導電膜２７を順に形成し、次いで、図２４に示すように、第３導電膜２７を選択的に除去して、平滑用キャパシタ２の上部電極１０を形成し、次に、第２強誘電体膜２６を選択的に除去して、平滑用キャパシタ２の多層構造の強誘電体層９の最下層９Ａ以外の層９Ｂ（ここでは２層構造の上層）を形成し、その後に、図２５に示すように、第１強誘電体膜２４を選択的に除去して、メモリ用キャパシタ１の１層構造の強誘電体層６及び平滑用キャパシタ２の多層構造の強誘電体層９の最下層９Ａ（ここでは２層構造の下層）を形成し、次に、第１導電膜２３を選択的に除去して、メモリ用キャパシタ１の下部電極５及び平滑用キャパシタ２の下部電極８を形成し、その後、同様に、層間絶縁膜１６、コンタクトホール１７〜２０、２８、コンタクト１２〜１５、２９を形成するようにしても良い。なお、これを第２実施形態の第１変形例という。
つまり、第２強誘電体膜２６を形成した後、第２上部電極１０を形成する前に、第２強誘電体膜２６上に第３導電膜２７を形成し、第３導電膜２７を形成した後に、第３導電膜２７を選択的に除去して、第２上部電極１０を形成し、第２上部電極１０を形成した後に、第２強誘電体膜２６を選択的に除去して、第２強誘電体層９の最下層９Ａ以外の層９Ｂを形成し、第２強誘電体層９の最下層９Ａ以外の層９Ｂを形成した後に、第１強誘電体膜２４を選択的に除去して、第１強誘電体層６及び第２強誘電体層９の最下層９Ａを形成し、第１強誘電体層６及び第２強誘電体層９の最下層９Ａを形成した後に、第１導電膜２３を選択的に除去して、第１下部電極５及び第２下部電極８を形成するようにしても良い。その後、同様に、表面を覆う層間絶縁膜１６を形成し、層間絶縁膜２６に、第１上部電極７、第１下部電極７、第２下部電極８及び第２上部電極１０のそれぞれに達するコンタクトホール１７〜２０を形成し、コンタクトホール１７〜２０を金属材料（導電性材料）で埋め込んで、コンタクト１２〜１５を形成するようにすれば良い。
また、例えば図２６に示すように、第２導電膜２５を選択的に除去して、メモリ用キャパシタ１の上部電極７を形成し、次いで、第１強誘電体膜２４を選択的に除去して、メモリ用キャパシタ１の１層構造の強誘電体層６及び平滑用キャパシタ２の多層構造の強誘電体層９の最下層９Ａ（ここでは２層構造の下層）を形成し、次に、第１導電膜２３を選択的に除去して、メモリ用キャパシタ１の下部電極５及び平滑用キャパシタ２の下部電極８を形成した後に、全面に第２強誘電体膜２６及び第３導電膜２７を順に形成し、次いで、図２７に示すように、第３導電膜２７を選択的に除去して、平滑用キャパシタ２の上部電極１０を形成し、次に、第２強誘電体膜２６を選択的に除去して、平滑用キャパシタ２の多層構造の強誘電体層９の最下層９Ａ以外の層９Ｂ（ここでは２層構造の上層）を形成し、その後、同様に、図２８に示すように、層間絶縁膜１６、コンタクトホール１７〜２０、２８、コンタクト１２〜１５、２９を形成するようにしても良い。なお、これを第２実施形態の第２変形例という。
つまり、第１上部電極７を形成した後、第２強誘電体膜２６を形成する前に、第１強誘電体膜２４を選択的に除去して、第１強誘電体層６及び第２強誘電体層９の最下層９Ａを形成し、第１強誘電体層６及び第２強誘電体層９の最下層９Ａを形成した後、第２強誘電体膜２６を形成する前に、第１導電膜２３を選択的に除去して、第１下部電極５及び第２下部電極８を形成し、第１下部電極５及び第２下部電極８を形成した後、第２上部電極１０を形成する前に、少なくとも第２強誘電体層９の最下層９Ａを覆うように第２強誘電体膜２６を形成し、第２強誘電体膜２６を形成した後、第２上部電極１０を形成する前に、第２強誘電体膜２６上に第３導電膜２７を形成し、第３導電膜２７を形成した後に、第３導電膜２７を選択的に除去して、第２上部電極１０を形成し、第２上部電極１０を形成した後に、第２強誘電体膜２６を選択的に除去して、第２強誘電体層９の最下層９Ａ以外の層９Ｂを形成するようにしても良い。その後、同様に、表面を覆う層間絶縁膜１６を形成し、層間絶縁膜１６に、第１上部電極７、第１下部電極５、第２下部電極８及び第２上部電極１０のそれぞれに達するコンタクトホール１７〜２０を形成し、コンタクトホール１７〜２０を金属材料（導電性材料）で埋め込んで、コンタクト１２〜１５を形成するようにすれば良い。
これらの第２実施形態、その第１変形例及び第２変形例のように、追加の強誘電体膜である第２強誘電体膜２６を形成する工程は、第２導電膜２５を選択的に除去してメモリ用キャパシタ１の上部電極７を形成した後、第１強誘電体膜２４を選択的に除去してメモリ用キャパシタ１の１層構造の強誘電体層６及び平滑用キャパシタ２の多層構造の強誘電体層９の最下層９Ａ（ここでは２層構造の下層）を形成した後、及び、第１導電膜２３を選択的に除去してメモリ用キャパシタ１の下部電極５及び平滑用キャパシタ２の下部電極８を形成した後のいずれかで行なうようにすれば良い。
ところで、上述の第２実施形態、その第１変形例及び第２変形例では、第２強誘電体膜２６を形成した後、この第２強誘電体膜２６上に第３導電膜２７を形成し、次いで、第３導電膜２７を選択的に除去して、平滑用キャパシタ２の上部電極１０を形成するようにしているが、これに限られるものではない。
つまり、第２強誘電体膜２６を形成した後、この第２強誘電体膜２６上に第３導電膜２７を形成し、第３導電膜２７を形成した後に、第３導電膜２７を選択的に除去して、第２上部電極１０を形成するようにしているが、これに限られるものではない。
つまり、第２強誘電体膜２６を形成した後、この第２強誘電体膜２６上に第３導電膜２７を形成し、第３導電膜２７を形成した後に、第３導電膜２７を選択的に除去して、第２上部電極１０を形成するようにしているが、これに限られるものではない。
例えば、上述の第２実施形態に対する変形例として、図２９に示すように、第２強誘電体膜２６を形成した後、その上に第３導電膜２７を形成せずに、図３０に示すように、第２強誘電体膜２６を選択的に除去して、平滑用キャパシタ２の多層構造の強誘電体層９の最下層９Ａ以外の層９Ｂ（ここでは２層構造の上層）を形成し、次いで、第１導電膜２３を選択的に除去して、メモリ用キャパシタ１の下部電極５及び平滑用キャパシタ２の下部電極８を形成し、その後に、平滑用キャパシタ２の上部電極１０を形成するようにしても良い。なお、これを第２実施形態の第３変形例という。
つまり、第２強誘電体膜２６を形成した後、第２上部電極１０を形成する前に、第２強誘電体膜２６を選択的に除去して、第２強誘電体層９の最下層９Ａ以外の層９Ｂを形成し、第２強誘電体層９の最下層９Ａ以外の層９Ｂを形成した後、第２上部電極１０を形成する前に、第１導電膜２３を選択的に除去して、第１下部電極５及び第２下部電極８を形成し、第１下部電極５及び第２下部電極８を形成した後に、第２上部電極１０を形成するようにしても良い。
この場合、平滑用キャパシタ２の上部電極１０を形成する前に、表面全体を覆うように層間絶縁膜１６を形成し、この層間絶縁膜１６に、メモリ用キャパシタ１の上部電極７、下部電極５、平滑用キャパシタ２の下部電極８、及び、半導体素子３に含まれるトランジスタのプラグ電極３Ａに達するコンタクトホール１７〜２０、及び、平滑用キャパシタ２の多層構造の強誘電体層９（ここでは２層構造の上層９Ｂ）に達する開口部２１を形成し、次いで、コンタクトホール１７〜２０及び開口部２１を金属材料（導電性材料）で埋め込んで、コンタクト１２〜１５及び平滑用キャパシタ２の上部電極１０を形成するようにすれば良い。
つまり、第２上部電極１０を形成する前に、少なくとも第２強誘電体層９の最下層９Ａ以外の層９Ｂの表面を覆う層間絶縁膜１６を形成し、層間絶縁膜１６を形成した後、第２上部電極１０を形成する前に、層間絶縁膜１６に、第１上部電極７、第１下部電極５及び第２下部電極８に達するコンタクトホール１７〜１９、並びに、第２強誘電体層９の最下層９Ａ以外の層９Ｂに達する開口部２１を形成し、コンタクトホール１７〜１９及び開口部２１を形成した後に、コンタクトホール１７〜１９及び開口部２１を金属材料（導電性材料）で埋め込んで、コンタクト１２〜１５及び第２上部電極１０を形成するようにすれば良い。
また、例えば、上述の第２実施形態の第１変形例に対する変形例として、図３１に示すように、第２強誘電体膜２６を形成した後、その上に第３導電膜２７を形成せずに、図３２に示すように、第２強誘電体膜２６を選択的に除去して、平滑用キャパシタ２の多層構造の強誘電体層９の最下層９Ａ以外の層９Ｂ（ここでは２層構造の上層）を形成し、次いで、第１強誘電体膜２４を選択的に除去して、メモリ用キャパシタ１の１層構造の強誘電体層６及び平滑用キャパシタ２の多層構造の強誘電体層９の最下層９Ａ（ここでは２層構造の下層）を形成し、次に、第１導電膜２３を選択的に除去して、メモリ用キャパシタ１の下部電極５及び平滑用キャパシタ２の下部電極８を形成し、その後に、平滑用キャパシタ２の上部電極１０を形成するようにしても良い。なお、これを第２実施形態の第４変形例という。
つまり、第２強誘電体膜２６を形成した後、第２上部電極１０を形成する前に、第２強誘電体膜２６を選択的に除去して、第２強誘電体層９の最下層９Ａ以外の層９Ｂを形成し、第２強誘電体層９の最下層９Ａ以外の層９Ｂを形成した後、第２上部電極１０を形成する前に、第１強誘電体膜２４を選択的に除去して、第１強誘電体層６及び第２強誘電体層９の最下層９Ａを形成し、第１強誘電体層６及び第２強誘電体層９の最下層９Ａを形成した後、第２上部電極１０を形成する前に、第１導電膜２３を選択的に除去して、第１下部電極５及び第２下部電極８を形成し、第１下部電極５及び第２下部電極８を形成した後に、第２上部電極１０を形成するようにしても良い。
この場合、平滑用キャパシタ２の上部電極１０を形成する前に、表面全体を覆うように層間絶縁膜１６を形成し、この層間絶縁膜１６に、メモリ用キャパシタ１の上部電極７、下部電極５、平滑用キャパシタ２の下部電極８、及び、半導体素子３に含まれるトランジスタのプラグ電極３Ａに達するコンタクトホール１７〜２０、及び、平滑用キャパシタ２の多層構造の強誘電体層９（ここでは２層構造の上層９Ｂ）に達する開口部２１を形成し、次いで、コンタクトホール１７〜２０及び開口部２１を金属材料（導電性材料）で埋め込んで、コンタクト１２〜１５及び平滑用キャパシタ２の上部電極１０を形成するようにすれば良い。
また、例えば、上述の第２実施形態の第２変形例に対する変形例として、図３３に示すように、第２強誘電体膜２６を形成した後、その上に第３導電膜２７を形成せずに、図３４に示すように、第２強誘電体膜２６を選択的に除去して、平滑用キャパシタ２の多層構造の強誘電体層９の最下層９Ａ以外の層９Ｂ（ここでは２層構造の上層）を形成し、その後に、平滑用キャパシタ２の上部電極１０を形成するようにしても良い。なお、これを第２実施形態の第５変形例という。
つまり、第１上部電極７を形成した後、第２強誘電体膜２６を形成する前に、第１強誘電体膜２４を選択的に除去して、第１強誘電体層６及び第２強誘電体層９の最下層９Ａを形成し、第１強誘電体層６及び第２強誘電体層９の最下層９Ａを形成した後、第２強誘電体膜２６を形成する前に、第１導電膜２３を選択的に除去して、第１下部電極５及び第２下部電極８を形成し、第１下部電極５及び第２下部電極８を形成した後、第２上部電極１０を形成する前に、少なくとも第２強誘電体層９の最下層９Ａを覆うように第２強誘電体膜２６を形成し、第２強誘電体膜２６を形成した後、第２上部電極１０を形成する前に、第２強誘電体膜２６を選択的に除去して、第２強誘電体層９の最下層９Ａ以外の層９Ｂを形成し、第２強誘電体層９の最下層９Ａ以外の層９Ｂを形成した後に、第２上部電極１０を形成するようにしても良い。
この場合、平滑用キャパシタ２の上部電極１０を形成する前に、表面全体を覆うように層間絶縁膜１６を形成し、この層間絶縁膜１６に、メモリ用キャパシタ１の上部電極７、下部電極５、平滑用キャパシタ２の下部電極８、及び、半導体素子３に含まれるトランジスタのプラグ電極３Ａに達するコンタクトホール１７〜２０、及び、平滑用キャパシタ２の多層構造の強誘電体層９（ここでは２層構造の上層９Ｂ）に達する開口部２１を形成し、次いで、コンタクトホール１７〜２０及び開口部２１を金属材料（導電性材料）で埋め込んで、コンタクト１２〜１５及び平滑用キャパシタ２の上部電極１０を形成するようにすれば良い。
［その他］
なお、本発明は、上述した各実施形態に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
［その他］
なお、本発明は、上述した各実施形態に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
以下、上述の各実施形態及び変形例に関し、更に、付記を開示する。
（付記１）
絶縁膜上に、第１のキャパシタの第１下部電極及び第２のキャパシタの第２下部電極となる第１導電膜を形成し、
前記第１導電膜上に、前記第１のキャパシタの１層構造の第１強誘電体層及び前記第２のキャパシタの多層構造の第２強誘電体層の最下層となる第１強誘電体膜を形成し、
前記第１強誘電体膜上に、第２導電膜を形成し、
前記第２導電膜を選択的に除去して、前記第１のキャパシタの第１上部電極を形成し、
前記第１上部電極を形成した後に、前記第２強誘電体層の最下層以外の層となる第２強誘電体膜を形成し、
前記第２強誘電体膜を形成した後に、前記第２のキャパシタの第２上部電極を形成することを特徴とする半導体装置の製造方法。
（付記１）
絶縁膜上に、第１のキャパシタの第１下部電極及び第２のキャパシタの第２下部電極となる第１導電膜を形成し、
前記第１導電膜上に、前記第１のキャパシタの１層構造の第１強誘電体層及び前記第２のキャパシタの多層構造の第２強誘電体層の最下層となる第１強誘電体膜を形成し、
前記第１強誘電体膜上に、第２導電膜を形成し、
前記第２導電膜を選択的に除去して、前記第１のキャパシタの第１上部電極を形成し、
前記第１上部電極を形成した後に、前記第２強誘電体層の最下層以外の層となる第２強誘電体膜を形成し、
前記第２強誘電体膜を形成した後に、前記第２のキャパシタの第２上部電極を形成することを特徴とする半導体装置の製造方法。
（付記２）
前記第１上部電極を形成した後、前記第２強誘電体膜を形成する前に、前記第１強誘電体膜を選択的に除去して、前記第１強誘電体層及び前記第２強誘電体層の最下層を形成し、
前記第１強誘電体層及び前記第２強誘電体層の最下層を形成した後に、前記第１上部電極、前記第１強誘電体層、前記第２強誘電体層の最下層及び前記第１導電膜を覆うように、前記第２強誘電体膜を形成し、
前記第２強誘電体膜を形成した後、前記第２上部電極を形成する前に、前記第２強誘電体膜を選択的に除去して、前記第１上部電極、前記第１強誘電体層及び前記第１導電膜を覆う保護層、並びに、前記第２強誘電体層の最下層以外の層を形成し、
前記保護層及び前記第２強誘電体層の最下層以外の層を形成した後、前記第２上部電極を形成する前に、前記第１導電膜を選択的に除去して、前記第１下部電極及び前記第２下部電極を形成し、
前記第１下部電極及び前記第２下部電極を形成した後に、前記第２上部電極を形成することを特徴とする、付記１に記載の半導体装置の製造方法。
前記第１上部電極を形成した後、前記第２強誘電体膜を形成する前に、前記第１強誘電体膜を選択的に除去して、前記第１強誘電体層及び前記第２強誘電体層の最下層を形成し、
前記第１強誘電体層及び前記第２強誘電体層の最下層を形成した後に、前記第１上部電極、前記第１強誘電体層、前記第２強誘電体層の最下層及び前記第１導電膜を覆うように、前記第２強誘電体膜を形成し、
前記第２強誘電体膜を形成した後、前記第２上部電極を形成する前に、前記第２強誘電体膜を選択的に除去して、前記第１上部電極、前記第１強誘電体層及び前記第１導電膜を覆う保護層、並びに、前記第２強誘電体層の最下層以外の層を形成し、
前記保護層及び前記第２強誘電体層の最下層以外の層を形成した後、前記第２上部電極を形成する前に、前記第１導電膜を選択的に除去して、前記第１下部電極及び前記第２下部電極を形成し、
前記第１下部電極及び前記第２下部電極を形成した後に、前記第２上部電極を形成することを特徴とする、付記１に記載の半導体装置の製造方法。
（付記３）
前記第２強誘電体膜を形成した後、前記第２上部電極を形成する前に、前記第２強誘電体膜を選択的に除去して、前記第１上部電極及び前記第１強誘電体膜を覆う保護層、並びに、前記第２強誘電体層の最下層以外の層を形成し、
前記保護層及び前記第２強誘電体層の最下層以外の層を形成した後、前記第２上部電極を形成する前に、前記第１強誘電体膜を選択的に除去して、前記第１強誘電体層及び前記第２強誘電体層の最下層を形成し、
前記第１強誘電体層及び前記第２強誘電体層の最下層を形成した後、前記第２上部電極を形成する前に、前記第１導電膜を選択的に除去して、前記第１下部電極及び前記第２下部電極を形成し、
前記第１下部電極及び前記第２下部電極を形成した後に、前記第２上部電極を形成することを特徴とする、付記１に記載の半導体装置の製造方法。
前記第２強誘電体膜を形成した後、前記第２上部電極を形成する前に、前記第２強誘電体膜を選択的に除去して、前記第１上部電極及び前記第１強誘電体膜を覆う保護層、並びに、前記第２強誘電体層の最下層以外の層を形成し、
前記保護層及び前記第２強誘電体層の最下層以外の層を形成した後、前記第２上部電極を形成する前に、前記第１強誘電体膜を選択的に除去して、前記第１強誘電体層及び前記第２強誘電体層の最下層を形成し、
前記第１強誘電体層及び前記第２強誘電体層の最下層を形成した後、前記第２上部電極を形成する前に、前記第１導電膜を選択的に除去して、前記第１下部電極及び前記第２下部電極を形成し、
前記第１下部電極及び前記第２下部電極を形成した後に、前記第２上部電極を形成することを特徴とする、付記１に記載の半導体装置の製造方法。
（付記４）
前記第１上部電極を形成した後、前記第２強誘電体膜を形成する前に、前記第１強誘電体膜を選択的に除去して、前記第１強誘電体層及び前記第２強誘電体層の最下層を形成し、
前記第１強誘電体層及び前記第２強誘電体層の最下層を形成した後、前記第２強誘電体膜を形成する前に、前記第１導電膜を選択的に除去して、前記第１下部電極及び前記第２下部電極を形成し、
前記第１下部電極及び前記第２下部電極を形成した後、前記第２上部電極を形成する前に、少なくとも前記第１上部電極、前記第１強誘電体層、前記第１下部電極、前記第２強誘電体層の最下層及び前記第２下部電極を覆うように前記第２強誘電体膜を形成することによって、前記第１上部電極、前記第１強誘電体層及び前記第１下部電極を覆う保護層、並びに、前記第２強誘電体層の最下層以外の層を形成し、
前記保護層及び前記第２強誘電体層の最下層以外の層を形成した後に、前記第２上部電極を形成することを特徴とする、付記１に記載の半導体装置の製造方法。
前記第１上部電極を形成した後、前記第２強誘電体膜を形成する前に、前記第１強誘電体膜を選択的に除去して、前記第１強誘電体層及び前記第２強誘電体層の最下層を形成し、
前記第１強誘電体層及び前記第２強誘電体層の最下層を形成した後、前記第２強誘電体膜を形成する前に、前記第１導電膜を選択的に除去して、前記第１下部電極及び前記第２下部電極を形成し、
前記第１下部電極及び前記第２下部電極を形成した後、前記第２上部電極を形成する前に、少なくとも前記第１上部電極、前記第１強誘電体層、前記第１下部電極、前記第２強誘電体層の最下層及び前記第２下部電極を覆うように前記第２強誘電体膜を形成することによって、前記第１上部電極、前記第１強誘電体層及び前記第１下部電極を覆う保護層、並びに、前記第２強誘電体層の最下層以外の層を形成し、
前記保護層及び前記第２強誘電体層の最下層以外の層を形成した後に、前記第２上部電極を形成することを特徴とする、付記１に記載の半導体装置の製造方法。
（付記５）
前記第１上部電極を形成した後、前記第２強誘電体膜を形成する前に、前記第１強誘電体膜を選択的に除去して、前記第１強誘電体層及び前記第２強誘電体層の最下層を形成し、
前記第１強誘電体層及び前記第２強誘電体層の最下層を形成した後に、前記第１上部電極、前記第１強誘電体層、前記第２強誘電体層の最下層及び前記第１導電膜を覆うように、前記第２強誘電体膜を形成し、
前記第２強誘電体膜を形成した後、前記第２上部電極を形成する前に、前記第２強誘電体膜上に第３導電膜を形成し、
前記第３導電膜を形成した後に、前記第３導電膜を選択的に除去して、前記第２上部電極を形成し、
前記第２上部電極を形成した後に、前記第２強誘電体膜を選択的に除去して、前記第１上部電極、前記第１強誘電体層及び前記第１導電膜を覆う保護層、並びに、前記第２強誘電体層の最下層以外の層を形成し、
前記保護層及び前記第２強誘電体層の最下層以外の層を形成した後に、前記第１導電膜を選択的に除去して、前記第１下部電極及び前記第２下部電極を形成することを特徴とする、付記１に記載の半導体装置の製造方法。
前記第１上部電極を形成した後、前記第２強誘電体膜を形成する前に、前記第１強誘電体膜を選択的に除去して、前記第１強誘電体層及び前記第２強誘電体層の最下層を形成し、
前記第１強誘電体層及び前記第２強誘電体層の最下層を形成した後に、前記第１上部電極、前記第１強誘電体層、前記第２強誘電体層の最下層及び前記第１導電膜を覆うように、前記第２強誘電体膜を形成し、
前記第２強誘電体膜を形成した後、前記第２上部電極を形成する前に、前記第２強誘電体膜上に第３導電膜を形成し、
前記第３導電膜を形成した後に、前記第３導電膜を選択的に除去して、前記第２上部電極を形成し、
前記第２上部電極を形成した後に、前記第２強誘電体膜を選択的に除去して、前記第１上部電極、前記第１強誘電体層及び前記第１導電膜を覆う保護層、並びに、前記第２強誘電体層の最下層以外の層を形成し、
前記保護層及び前記第２強誘電体層の最下層以外の層を形成した後に、前記第１導電膜を選択的に除去して、前記第１下部電極及び前記第２下部電極を形成することを特徴とする、付記１に記載の半導体装置の製造方法。
（付記６）
前記第２強誘電体膜を形成した後、前記第２上部電極を形成する前に、前記第２強誘電体膜上に第３導電膜を形成し、
前記第３導電膜を形成した後に、前記第３導電膜を選択的に除去して、前記第２上部電極を形成し、
前記第２上部電極を形成した後に、前記第２強誘電体膜を選択的に除去して、前記第１上部電極及び前記第１強誘電体膜を覆う保護層、並びに、前記第２強誘電体層の最下層以外の層を形成し、
前記保護層及び前記第２強誘電体層の最下層以外の層を形成した後に、前記第１強誘電体膜を選択的に除去して、前記第１強誘電体層及び前記第２強誘電体層の最下層を形成し、
前記第１強誘電体層及び前記第２強誘電体層の最下層を形成した後に、前記第１導電膜を選択的に除去して、前記第１下部電極及び前記第２下部電極を形成することを特徴とする、付記１に記載の半導体装置の製造方法。
前記第２強誘電体膜を形成した後、前記第２上部電極を形成する前に、前記第２強誘電体膜上に第３導電膜を形成し、
前記第３導電膜を形成した後に、前記第３導電膜を選択的に除去して、前記第２上部電極を形成し、
前記第２上部電極を形成した後に、前記第２強誘電体膜を選択的に除去して、前記第１上部電極及び前記第１強誘電体膜を覆う保護層、並びに、前記第２強誘電体層の最下層以外の層を形成し、
前記保護層及び前記第２強誘電体層の最下層以外の層を形成した後に、前記第１強誘電体膜を選択的に除去して、前記第１強誘電体層及び前記第２強誘電体層の最下層を形成し、
前記第１強誘電体層及び前記第２強誘電体層の最下層を形成した後に、前記第１導電膜を選択的に除去して、前記第１下部電極及び前記第２下部電極を形成することを特徴とする、付記１に記載の半導体装置の製造方法。
（付記７）
前記第１上部電極を形成した後、前記第２強誘電体膜を形成する前に、前記第１強誘電体膜を選択的に除去して、前記第１強誘電体層及び前記第２強誘電体層の最下層を形成し、
前記第１強誘電体層及び前記第２強誘電体層の最下層を形成した後、前記第２強誘電体膜を形成する前に、前記第１導電膜を選択的に除去して、前記第１下部電極及び前記第２下部電極を形成し、
前記第１下部電極及び前記第２下部電極を形成した後、前記第２上部電極を形成する前に、少なくとも前記第１上部電極、前記第１強誘電体層、前記第１下部電極、前記第２強誘電体層の最下層及び前記第２下部電極を覆うように前記第２強誘電体膜を形成することによって、前記第１上部電極、前記第１強誘電体層及び前記第１下部電極を覆う保護層、並びに、前記第２強誘電体層の最下層以外の層を形成し、
前記第２強誘電体膜を形成した後、前記第２上部電極を形成する前に、前記第２強誘電体膜上に第３導電膜を形成し、
前記第３導電膜を形成した後に、前記第３導電膜を選択的に除去して、前記第２上部電極を形成することを特徴とする、付記１に記載の半導体装置の製造方法。
前記第１上部電極を形成した後、前記第２強誘電体膜を形成する前に、前記第１強誘電体膜を選択的に除去して、前記第１強誘電体層及び前記第２強誘電体層の最下層を形成し、
前記第１強誘電体層及び前記第２強誘電体層の最下層を形成した後、前記第２強誘電体膜を形成する前に、前記第１導電膜を選択的に除去して、前記第１下部電極及び前記第２下部電極を形成し、
前記第１下部電極及び前記第２下部電極を形成した後、前記第２上部電極を形成する前に、少なくとも前記第１上部電極、前記第１強誘電体層、前記第１下部電極、前記第２強誘電体層の最下層及び前記第２下部電極を覆うように前記第２強誘電体膜を形成することによって、前記第１上部電極、前記第１強誘電体層及び前記第１下部電極を覆う保護層、並びに、前記第２強誘電体層の最下層以外の層を形成し、
前記第２強誘電体膜を形成した後、前記第２上部電極を形成する前に、前記第２強誘電体膜上に第３導電膜を形成し、
前記第３導電膜を形成した後に、前記第３導電膜を選択的に除去して、前記第２上部電極を形成することを特徴とする、付記１に記載の半導体装置の製造方法。
（付記８）
前記第１上部電極を形成した後、前記第２強誘電体膜を形成する前に、前記第１強誘電体膜を選択的に除去して、前記第１強誘電体層及び前記第２強誘電体層の最下層を形成し、
前記第１強誘電体層及び前記第２強誘電体層の最下層を形成した後に、前記第１上部電極、前記第１強誘電体層、前記第２強誘電体層の最下層及び前記第１導電膜を覆うように、前記第２強誘電体膜を形成し、
前記第２強誘電体膜を形成した後、前記第２上部電極を形成する前に、前記第２強誘電体膜上に第３導電膜を形成し、
前記第３導電膜を形成した後に、前記第３導電膜を選択的に除去して、前記第２上部電極を形成し、
前記第２上部電極を形成した後に、前記第２強誘電体膜を選択的に除去して、前記第２強誘電体層の最下層以外の層を形成し、
前記第２強誘電体層の最下層以外の層を形成した後に、前記第１導電膜を選択的に除去して、前記第１下部電極及び前記第２下部電極を形成することを特徴とする、付記１に記載の半導体装置の製造方法。
前記第１上部電極を形成した後、前記第２強誘電体膜を形成する前に、前記第１強誘電体膜を選択的に除去して、前記第１強誘電体層及び前記第２強誘電体層の最下層を形成し、
前記第１強誘電体層及び前記第２強誘電体層の最下層を形成した後に、前記第１上部電極、前記第１強誘電体層、前記第２強誘電体層の最下層及び前記第１導電膜を覆うように、前記第２強誘電体膜を形成し、
前記第２強誘電体膜を形成した後、前記第２上部電極を形成する前に、前記第２強誘電体膜上に第３導電膜を形成し、
前記第３導電膜を形成した後に、前記第３導電膜を選択的に除去して、前記第２上部電極を形成し、
前記第２上部電極を形成した後に、前記第２強誘電体膜を選択的に除去して、前記第２強誘電体層の最下層以外の層を形成し、
前記第２強誘電体層の最下層以外の層を形成した後に、前記第１導電膜を選択的に除去して、前記第１下部電極及び前記第２下部電極を形成することを特徴とする、付記１に記載の半導体装置の製造方法。
（付記９）
前記第２強誘電体膜を形成した後、前記第２上部電極を形成する前に、前記第２強誘電体膜上に第３導電膜を形成し、
前記第３導電膜を形成した後に、前記第３導電膜を選択的に除去して、前記第２上部電極を形成し、
前記第２上部電極を形成した後に、前記第２強誘電体膜を選択的に除去して、前記第２強誘電体層の最下層以外の層を形成し、
前記第２強誘電体層の最下層以外の層を形成した後に、前記第１強誘電体膜を選択的に除去して、前記第１強誘電体層及び前記第２強誘電体層の最下層を形成し、
前記第１強誘電体層及び前記第２強誘電体層の最下層を形成した後に、前記第１導電膜を選択的に除去して、前記第１下部電極及び前記第２下部電極を形成することを特徴とする、付記１に記載の半導体装置の製造方法。
前記第２強誘電体膜を形成した後、前記第２上部電極を形成する前に、前記第２強誘電体膜上に第３導電膜を形成し、
前記第３導電膜を形成した後に、前記第３導電膜を選択的に除去して、前記第２上部電極を形成し、
前記第２上部電極を形成した後に、前記第２強誘電体膜を選択的に除去して、前記第２強誘電体層の最下層以外の層を形成し、
前記第２強誘電体層の最下層以外の層を形成した後に、前記第１強誘電体膜を選択的に除去して、前記第１強誘電体層及び前記第２強誘電体層の最下層を形成し、
前記第１強誘電体層及び前記第２強誘電体層の最下層を形成した後に、前記第１導電膜を選択的に除去して、前記第１下部電極及び前記第２下部電極を形成することを特徴とする、付記１に記載の半導体装置の製造方法。
（付記１０）
前記第１上部電極を形成した後、前記第２強誘電体膜を形成する前に、前記第１強誘電体膜を選択的に除去して、前記第１強誘電体層及び前記第２強誘電体層の最下層を形成し、
前記第１強誘電体層及び前記第２強誘電体層の最下層を形成した後、前記第２強誘電体膜を形成する前に、前記第１導電膜を選択的に除去して、前記第１下部電極及び前記第２下部電極を形成し、
前記第１下部電極及び前記第２下部電極を形成した後、前記第２上部電極を形成する前に、少なくとも前記第２強誘電体層の最下層を覆うように前記第２強誘電体膜を形成し、
前記第２強誘電体膜を形成した後、前記第２上部電極を形成する前に、前記第２強誘電体膜上に第３導電膜を形成し、
前記第３導電膜を形成した後に、前記第３導電膜を選択的に除去して、前記第２上部電極を形成し、
前記第２上部電極を形成した後に、前記第２強誘電体膜を選択的に除去して、前記第２強誘電体層の最下層以外の層を形成することを特徴とする、付記１に記載の半導体装置の製造方法。
前記第１上部電極を形成した後、前記第２強誘電体膜を形成する前に、前記第１強誘電体膜を選択的に除去して、前記第１強誘電体層及び前記第２強誘電体層の最下層を形成し、
前記第１強誘電体層及び前記第２強誘電体層の最下層を形成した後、前記第２強誘電体膜を形成する前に、前記第１導電膜を選択的に除去して、前記第１下部電極及び前記第２下部電極を形成し、
前記第１下部電極及び前記第２下部電極を形成した後、前記第２上部電極を形成する前に、少なくとも前記第２強誘電体層の最下層を覆うように前記第２強誘電体膜を形成し、
前記第２強誘電体膜を形成した後、前記第２上部電極を形成する前に、前記第２強誘電体膜上に第３導電膜を形成し、
前記第３導電膜を形成した後に、前記第３導電膜を選択的に除去して、前記第２上部電極を形成し、
前記第２上部電極を形成した後に、前記第２強誘電体膜を選択的に除去して、前記第２強誘電体層の最下層以外の層を形成することを特徴とする、付記１に記載の半導体装置の製造方法。
（付記１１）
前記第１上部電極を形成した後、前記第２強誘電体膜を形成する前に、前記第１強誘電体膜を選択的に除去して、前記第１強誘電体層及び前記第２強誘電体層の最下層を形成し、
前記第１強誘電体層及び前記第２強誘電体層の最下層を形成した後に、前記第１上部電極、前記第１強誘電体層、前記第２強誘電体層の最下層及び前記第１導電膜を覆うように、前記第２強誘電体膜を形成し、
前記第２強誘電体膜を形成した後、前記第２上部電極を形成する前に、前記第２強誘電体膜を選択的に除去して、前記第２強誘電体層の最下層以外の層を形成し、
前記第２強誘電体層の最下層以外の層を形成した後、前記第２上部電極を形成する前に、前記第１導電膜を選択的に除去して、前記第１下部電極及び前記第２下部電極を形成し、
前記第１下部電極及び前記第２下部電極を形成した後に、前記第２上部電極を形成することを特徴とする、付記１に記載の半導体装置の製造方法。
前記第１上部電極を形成した後、前記第２強誘電体膜を形成する前に、前記第１強誘電体膜を選択的に除去して、前記第１強誘電体層及び前記第２強誘電体層の最下層を形成し、
前記第１強誘電体層及び前記第２強誘電体層の最下層を形成した後に、前記第１上部電極、前記第１強誘電体層、前記第２強誘電体層の最下層及び前記第１導電膜を覆うように、前記第２強誘電体膜を形成し、
前記第２強誘電体膜を形成した後、前記第２上部電極を形成する前に、前記第２強誘電体膜を選択的に除去して、前記第２強誘電体層の最下層以外の層を形成し、
前記第２強誘電体層の最下層以外の層を形成した後、前記第２上部電極を形成する前に、前記第１導電膜を選択的に除去して、前記第１下部電極及び前記第２下部電極を形成し、
前記第１下部電極及び前記第２下部電極を形成した後に、前記第２上部電極を形成することを特徴とする、付記１に記載の半導体装置の製造方法。
（付記１２）
前記第２強誘電体膜を形成した後、前記第２上部電極を形成する前に、前記第２強誘電体膜を選択的に除去して、前記第２強誘電体層の最下層以外の層を形成し、
前記第２強誘電体層の最下層以外の層を形成した後、前記第２上部電極を形成する前に、前記第１強誘電体膜を選択的に除去して、前記第１強誘電体層及び前記第２強誘電体層の最下層を形成し、
前記第１強誘電体層及び前記第２強誘電体層の最下層を形成した後、前記第２上部電極を形成する前に、前記第１導電膜を選択的に除去して、前記第１下部電極及び前記第２下部電極を形成し、
前記第１下部電極及び前記第２下部電極を形成した後に、前記第２上部電極を形成することを特徴とする、付記１に記載の半導体装置の製造方法。
前記第２強誘電体膜を形成した後、前記第２上部電極を形成する前に、前記第２強誘電体膜を選択的に除去して、前記第２強誘電体層の最下層以外の層を形成し、
前記第２強誘電体層の最下層以外の層を形成した後、前記第２上部電極を形成する前に、前記第１強誘電体膜を選択的に除去して、前記第１強誘電体層及び前記第２強誘電体層の最下層を形成し、
前記第１強誘電体層及び前記第２強誘電体層の最下層を形成した後、前記第２上部電極を形成する前に、前記第１導電膜を選択的に除去して、前記第１下部電極及び前記第２下部電極を形成し、
前記第１下部電極及び前記第２下部電極を形成した後に、前記第２上部電極を形成することを特徴とする、付記１に記載の半導体装置の製造方法。
（付記１３）
前記第１上部電極を形成した後、前記第２強誘電体膜を形成する前に、前記第１強誘電体膜を選択的に除去して、前記第１強誘電体層及び前記第２強誘電体層の最下層を形成し、
前記第１強誘電体層及び前記第２強誘電体層の最下層を形成した後、前記第２強誘電体膜を形成する前に、前記第１導電膜を選択的に除去して、前記第１下部電極及び前記第２下部電極を形成し、
前記第１下部電極及び前記第２下部電極を形成した後、前記第２上部電極を形成する前に、少なくとも前記第２強誘電体層の最下層を覆うように前記第２強誘電体膜を形成し、
前記第２強誘電体膜を形成した後、前記第２上部電極を形成する前に、前記第２強誘電体膜を選択的に除去して、前記第２強誘電体層の最下層以外の層を形成し、
前記第２強誘電体層の最下層以外の層を形成した後に、前記第２上部電極を形成することを特徴とする、付記１に記載の半導体装置の製造方法。
前記第１上部電極を形成した後、前記第２強誘電体膜を形成する前に、前記第１強誘電体膜を選択的に除去して、前記第１強誘電体層及び前記第２強誘電体層の最下層を形成し、
前記第１強誘電体層及び前記第２強誘電体層の最下層を形成した後、前記第２強誘電体膜を形成する前に、前記第１導電膜を選択的に除去して、前記第１下部電極及び前記第２下部電極を形成し、
前記第１下部電極及び前記第２下部電極を形成した後、前記第２上部電極を形成する前に、少なくとも前記第２強誘電体層の最下層を覆うように前記第２強誘電体膜を形成し、
前記第２強誘電体膜を形成した後、前記第２上部電極を形成する前に、前記第２強誘電体膜を選択的に除去して、前記第２強誘電体層の最下層以外の層を形成し、
前記第２強誘電体層の最下層以外の層を形成した後に、前記第２上部電極を形成することを特徴とする、付記１に記載の半導体装置の製造方法。
（付記１４）
前記第２上部電極を形成する前に、少なくとも前記第２強誘電体層の最下層以外の層の表面を覆う層間絶縁膜を形成し、
前記層間絶縁膜を形成した後、前記第２上部電極を形成する前に、前記層間絶縁膜に、前記第１上部電極、前記第１下部電極及び前記第２下部電極のそれぞれに達するコンタクトホール、並びに、前記第２強誘電体層の最下層以外の層に達する開口部を形成し、
前記コンタクトホール及び前記開口部を形成した後に、前記コンタクトホール及び開口部を導電性材料で埋め込んで、コンタクト及び前記第２上部電極を形成することを特徴とする、付記１〜４、１１〜１３のいずれか１項に記載の半導体装置の製造方法。
前記第２上部電極を形成する前に、少なくとも前記第２強誘電体層の最下層以外の層の表面を覆う層間絶縁膜を形成し、
前記層間絶縁膜を形成した後、前記第２上部電極を形成する前に、前記層間絶縁膜に、前記第１上部電極、前記第１下部電極及び前記第２下部電極のそれぞれに達するコンタクトホール、並びに、前記第２強誘電体層の最下層以外の層に達する開口部を形成し、
前記コンタクトホール及び前記開口部を形成した後に、前記コンタクトホール及び開口部を導電性材料で埋め込んで、コンタクト及び前記第２上部電極を形成することを特徴とする、付記１〜４、１１〜１３のいずれか１項に記載の半導体装置の製造方法。
（付記１５）
表面を覆う層間絶縁膜を形成し、
前記層間絶縁膜に、前記第１上部電極、前記第１下部電極、前記第２下部電極及び前記第２上部電極のそれぞれに達するコンタクトホールを形成し、
前記コンタクトホールを導電性材料で埋め込んで、コンタクトを形成することを特徴とする、付記１、５〜１０のいずれか１項に記載の半導体装置の製造方法。
表面を覆う層間絶縁膜を形成し、
前記層間絶縁膜に、前記第１上部電極、前記第１下部電極、前記第２下部電極及び前記第２上部電極のそれぞれに達するコンタクトホールを形成し、
前記コンタクトホールを導電性材料で埋め込んで、コンタクトを形成することを特徴とする、付記１、５〜１０のいずれか１項に記載の半導体装置の製造方法。
（付記１６）
絶縁膜上に設けられ、第１下部電極と、１層構造の第１強誘電体層と、第１上部電極とを備える第１のキャパシタと、
前記絶縁膜上の異なる領域に設けられ、第２下部電極と、多層構造の第２強誘電体層と、第２上部電極とを備える第２のキャパシタとを備え、
前記第１下部電極と前記第２下部電極とは、同一の材料及び同一の厚さであり、
前記第１強誘電体層と前記第２強誘電体層の最下層とは、同一の材料及び同一の厚さであることを特徴とする半導体装置。
絶縁膜上に設けられ、第１下部電極と、１層構造の第１強誘電体層と、第１上部電極とを備える第１のキャパシタと、
前記絶縁膜上の異なる領域に設けられ、第２下部電極と、多層構造の第２強誘電体層と、第２上部電極とを備える第２のキャパシタとを備え、
前記第１下部電極と前記第２下部電極とは、同一の材料及び同一の厚さであり、
前記第１強誘電体層と前記第２強誘電体層の最下層とは、同一の材料及び同一の厚さであることを特徴とする半導体装置。
（付記１７）
少なくとも前記第１上部電極を覆う保護層を備え、
前記保護層と前記第２強誘電体層の最下層以外の層とは、同一の構造であることを特徴とする、付記１６に記載の半導体装置。
（付記１８）
前記第１上部電極、前記第１下部電極及び前記第２下部電極のそれぞれに接続されたコンタクトを備え、
前記第２上部電極と前記コンタクトとは、同一の材料であることを特徴とする、付記１６又は１７に記載の半導体装置。
少なくとも前記第１上部電極を覆う保護層を備え、
前記保護層と前記第２強誘電体層の最下層以外の層とは、同一の構造であることを特徴とする、付記１６に記載の半導体装置。
（付記１８）
前記第１上部電極、前記第１下部電極及び前記第２下部電極のそれぞれに接続されたコンタクトを備え、
前記第２上部電極と前記コンタクトとは、同一の材料であることを特徴とする、付記１６又は１７に記載の半導体装置。
（付記１９）
前記第２強誘電体層の各層は、同一の材料であることを特徴とする、付記１６〜１８いずれか１項に記載の半導体装置。
（付記２０）
前記第１のキャパシタは、メモリ用キャパシタであり、
前記第２のキャパシタは、平滑用キャパシタであることを特徴とする、付記１６〜１９のいずれか１項に記載の半導体装置。
前記第２強誘電体層の各層は、同一の材料であることを特徴とする、付記１６〜１８いずれか１項に記載の半導体装置。
（付記２０）
前記第１のキャパシタは、メモリ用キャパシタであり、
前記第２のキャパシタは、平滑用キャパシタであることを特徴とする、付記１６〜１９のいずれか１項に記載の半導体装置。
１ メモリ用キャパシタ（第１のキャパシタ）
２ 平滑用キャパシタ（第２のキャパシタ）
３ 半導体素子
３Ａ プラグ電極
４ 絶縁膜
５ 下部電極（第１下部電極）
６ 強誘電体層（第１強誘電体層）
７ 上部電極（第１上部電極）
８ 下部電極（第２下部電極）
９ 強誘電体層（第２強誘電体層）
９Ａ ２層構造の下層（最下層）
９Ｂ ２層構造の上層（最下層以外の層）
１０ 上部電極（第２上部電極）
１１ 保護層
１２〜１５、２９ コンタクト
１６ 層間絶縁膜
１７〜２０、２８ コンタクトホール
２１ 開口部
２２ 配線
２３ 第１導電膜
２４ 第１強誘電体膜
２５ 第２導電膜
２６ 第２強誘電体膜
２７ 第３導電膜
２ 平滑用キャパシタ（第２のキャパシタ）
３ 半導体素子
３Ａ プラグ電極
４ 絶縁膜
５ 下部電極（第１下部電極）
６ 強誘電体層（第１強誘電体層）
７ 上部電極（第１上部電極）
８ 下部電極（第２下部電極）
９ 強誘電体層（第２強誘電体層）
９Ａ ２層構造の下層（最下層）
９Ｂ ２層構造の上層（最下層以外の層）
１０ 上部電極（第２上部電極）
１１ 保護層
１２〜１５、２９ コンタクト
１６ 層間絶縁膜
１７〜２０、２８ コンタクトホール
２１ 開口部
２２ 配線
２３ 第１導電膜
２４ 第１強誘電体膜
２５ 第２導電膜
２６ 第２強誘電体膜
２７ 第３導電膜
Claims (16)
- 絶縁膜上に、第１のキャパシタの第１下部電極及び第２のキャパシタの第２下部電極となる第１導電膜を形成し、
前記第１導電膜上に、前記第１のキャパシタの１層構造の第１強誘電体層及び前記第２のキャパシタの多層構造の第２強誘電体層の最下層となる第１強誘電体膜を形成し、
前記第１強誘電体膜上に、第２導電膜を形成し、
前記第２導電膜を選択的に除去して、前記第１のキャパシタの第１上部電極を形成し、
前記第１上部電極を形成した後に、前記第２強誘電体層の最下層以外の層となる第２強誘電体膜を形成し、
前記第２強誘電体膜を形成した後に、前記第２のキャパシタの第２上部電極を形成し、
前記第１上部電極を形成した後、前記第２強誘電体膜を形成する前に、前記第１強誘電体膜を選択的に除去して、前記第１強誘電体層及び前記第２強誘電体層の最下層を形成し、
前記第１強誘電体層及び前記第２強誘電体層の最下層を形成した後に、前記第１上部電極、前記第１強誘電体層、前記第２強誘電体層の最下層及び前記第１導電膜を覆うように、前記第２強誘電体膜を形成し、
前記第２強誘電体膜を形成した後、前記第２上部電極を形成する前に、前記第２強誘電体膜を選択的に除去して、前記第１上部電極、前記第１強誘電体層及び前記第１導電膜を覆う保護層、並びに、前記第２強誘電体層の最下層以外の層を形成し、
前記保護層及び前記第２強誘電体層の最下層以外の層を形成した後、前記第２上部電極を形成する前に、前記第１導電膜を選択的に除去して、前記第１下部電極及び前記第２下部電極を形成し、
前記第１下部電極及び前記第２下部電極を形成した後に、前記第２上部電極を形成することを特徴とする半導体装置の製造方法。 - 絶縁膜上に、第１のキャパシタの第１下部電極及び第２のキャパシタの第２下部電極となる第１導電膜を形成し、
前記第１導電膜上に、前記第１のキャパシタの１層構造の第１強誘電体層及び前記第２のキャパシタの多層構造の第２強誘電体層の最下層となる第１強誘電体膜を形成し、
前記第１強誘電体膜上に、第２導電膜を形成し、
前記第２導電膜を選択的に除去して、前記第１のキャパシタの第１上部電極を形成し、
前記第１上部電極を形成した後に、前記第２強誘電体層の最下層以外の層となる第２強誘電体膜を形成し、
前記第２強誘電体膜を形成した後に、前記第２のキャパシタの第２上部電極を形成し、
前記第２強誘電体膜を形成した後、前記第２上部電極を形成する前に、前記第２強誘電体膜を選択的に除去して、前記第１上部電極及び前記第１強誘電体膜を覆う保護層、並びに、前記第２強誘電体層の最下層以外の層を形成し、
前記保護層及び前記第２強誘電体層の最下層以外の層を形成した後、前記第２上部電極を形成する前に、前記第１強誘電体膜を選択的に除去して、前記第１強誘電体層及び前記第２強誘電体層の最下層を形成し、
前記第１強誘電体層及び前記第２強誘電体層の最下層を形成した後、前記第２上部電極を形成する前に、前記第１導電膜を選択的に除去して、前記第１下部電極及び前記第２下部電極を形成し、
前記第１下部電極及び前記第２下部電極を形成した後に、前記第２上部電極を形成することを特徴とする半導体装置の製造方法。 - 絶縁膜上に、第１のキャパシタの第１下部電極及び第２のキャパシタの第２下部電極となる第１導電膜を形成し、
前記第１導電膜上に、前記第１のキャパシタの１層構造の第１強誘電体層及び前記第２のキャパシタの多層構造の第２強誘電体層の最下層となる第１強誘電体膜を形成し、
前記第１強誘電体膜上に、第２導電膜を形成し、
前記第２導電膜を選択的に除去して、前記第１のキャパシタの第１上部電極を形成し、
前記第１上部電極を形成した後に、前記第２強誘電体層の最下層以外の層となる第２強誘電体膜を形成し、
前記第２強誘電体膜を形成した後に、前記第２のキャパシタの第２上部電極を形成し、
前記第１上部電極を形成した後、前記第２強誘電体膜を形成する前に、前記第１強誘電体膜を選択的に除去して、前記第１強誘電体層及び前記第２強誘電体層の最下層を形成し、
前記第１強誘電体層及び前記第２強誘電体層の最下層を形成した後、前記第２強誘電体膜を形成する前に、前記第１導電膜を選択的に除去して、前記第１下部電極及び前記第２下部電極を形成し、
前記第１下部電極及び前記第２下部電極を形成した後、前記第２上部電極を形成する前に、少なくとも前記第１上部電極、前記第１強誘電体層、前記第１下部電極、前記第２強誘電体層の最下層及び前記第２下部電極を覆うように前記第２強誘電体膜を形成することによって、前記第１上部電極、前記第１強誘電体層及び前記第１下部電極を覆う保護層、並びに、前記第２強誘電体層の最下層以外の層を形成し、
前記保護層及び前記第２強誘電体層の最下層以外の層を形成した後に、前記第２上部電極を形成することを特徴とする半導体装置の製造方法。 - 絶縁膜上に、第１のキャパシタの第１下部電極及び第２のキャパシタの第２下部電極となる第１導電膜を形成し、
前記第１導電膜上に、前記第１のキャパシタの１層構造の第１強誘電体層及び前記第２のキャパシタの多層構造の第２強誘電体層の最下層となる第１強誘電体膜を形成し、
前記第１強誘電体膜上に、第２導電膜を形成し、
前記第２導電膜を選択的に除去して、前記第１のキャパシタの第１上部電極を形成し、
前記第１上部電極を形成した後に、前記第２強誘電体層の最下層以外の層となる第２強誘電体膜を形成し、
前記第２強誘電体膜を形成した後に、前記第２のキャパシタの第２上部電極を形成し、
前記第１上部電極を形成した後、前記第２強誘電体膜を形成する前に、前記第１強誘電体膜を選択的に除去して、前記第１強誘電体層及び前記第２強誘電体層の最下層を形成し、
前記第１強誘電体層及び前記第２強誘電体層の最下層を形成した後に、前記第１上部電極、前記第１強誘電体層、前記第２強誘電体層の最下層及び前記第１導電膜を覆うように、前記第２強誘電体膜を形成し、
前記第２強誘電体膜を形成した後、前記第２上部電極を形成する前に、前記第２強誘電体膜上に第３導電膜を形成し、
前記第３導電膜を形成した後に、前記第３導電膜を選択的に除去して、前記第２上部電極を形成し、
前記第２上部電極を形成した後に、前記第２強誘電体膜を選択的に除去して、前記第１上部電極、前記第１強誘電体層及び前記第１導電膜を覆う保護層、並びに、前記第２強誘電体層の最下層以外の層を形成し、
前記保護層及び前記第２強誘電体層の最下層以外の層を形成した後に、前記第１導電膜を選択的に除去して、前記第１下部電極及び前記第２下部電極を形成することを特徴とする半導体装置の製造方法。 - 絶縁膜上に、第１のキャパシタの第１下部電極及び第２のキャパシタの第２下部電極となる第１導電膜を形成し、
前記第１導電膜上に、前記第１のキャパシタの１層構造の第１強誘電体層及び前記第２のキャパシタの多層構造の第２強誘電体層の最下層となる第１強誘電体膜を形成し、
前記第１強誘電体膜上に、第２導電膜を形成し、
前記第２導電膜を選択的に除去して、前記第１のキャパシタの第１上部電極を形成し、
前記第１上部電極を形成した後に、前記第２強誘電体層の最下層以外の層となる第２強誘電体膜を形成し、
前記第２強誘電体膜を形成した後に、前記第２のキャパシタの第２上部電極を形成し、
前記第２強誘電体膜を形成した後、前記第２上部電極を形成する前に、前記第２強誘電体膜上に第３導電膜を形成し、
前記第３導電膜を形成した後に、前記第３導電膜を選択的に除去して、前記第２上部電極を形成し、
前記第２上部電極を形成した後に、前記第２強誘電体膜を選択的に除去して、前記第１上部電極及び前記第１強誘電体膜を覆う保護層、並びに、前記第２強誘電体層の最下層以外の層を形成し、
前記保護層及び前記第２強誘電体層の最下層以外の層を形成した後に、前記第１強誘電体膜を選択的に除去して、前記第１強誘電体層及び前記第２強誘電体層の最下層を形成し、
前記第１強誘電体層及び前記第２強誘電体層の最下層を形成した後に、前記第１導電膜を選択的に除去して、前記第１下部電極及び前記第２下部電極を形成することを特徴とする半導体装置の製造方法。 - 絶縁膜上に、第１のキャパシタの第１下部電極及び第２のキャパシタの第２下部電極となる第１導電膜を形成し、
前記第１導電膜上に、前記第１のキャパシタの１層構造の第１強誘電体層及び前記第２のキャパシタの多層構造の第２強誘電体層の最下層となる第１強誘電体膜を形成し、
前記第１強誘電体膜上に、第２導電膜を形成し、
前記第２導電膜を選択的に除去して、前記第１のキャパシタの第１上部電極を形成し、
前記第１上部電極を形成した後に、前記第２強誘電体層の最下層以外の層となる第２強誘電体膜を形成し、
前記第２強誘電体膜を形成した後に、前記第２のキャパシタの第２上部電極を形成し、
前記第１上部電極を形成した後、前記第２強誘電体膜を形成する前に、前記第１強誘電体膜を選択的に除去して、前記第１強誘電体層及び前記第２強誘電体層の最下層を形成し、
前記第１強誘電体層及び前記第２強誘電体層の最下層を形成した後、前記第２強誘電体膜を形成する前に、前記第１導電膜を選択的に除去して、前記第１下部電極及び前記第２下部電極を形成し、
前記第１下部電極及び前記第２下部電極を形成した後、前記第２上部電極を形成する前に、少なくとも前記第１上部電極、前記第１強誘電体層、前記第１下部電極、前記第２強誘電体層の最下層及び前記第２下部電極を覆うように前記第２強誘電体膜を形成することによって、前記第１上部電極、前記第１強誘電体層及び前記第１下部電極を覆う保護層、並びに、前記第２強誘電体層の最下層以外の層を形成し、
前記第２強誘電体膜を形成した後、前記第２上部電極を形成する前に、前記第２強誘電体膜上に第３導電膜を形成し、
前記第３導電膜を形成した後に、前記第３導電膜を選択的に除去して、前記第２上部電極を形成することを特徴とする半導体装置の製造方法。 - 絶縁膜上に、第１のキャパシタの第１下部電極及び第２のキャパシタの第２下部電極となる第１導電膜を形成し、
前記第１導電膜上に、前記第１のキャパシタの１層構造の第１強誘電体層及び前記第２のキャパシタの多層構造の第２強誘電体層の最下層となる第１強誘電体膜を形成し、
前記第１強誘電体膜上に、第２導電膜を形成し、
前記第２導電膜を選択的に除去して、前記第１のキャパシタの第１上部電極を形成し、
前記第１上部電極を形成した後に、前記第２強誘電体層の最下層以外の層となる第２強誘電体膜を形成し、
前記第２強誘電体膜を形成した後に、前記第２のキャパシタの第２上部電極を形成し、
前記第１上部電極を形成した後、前記第２強誘電体膜を形成する前に、前記第１強誘電体膜を選択的に除去して、前記第１強誘電体層及び前記第２強誘電体層の最下層を形成し、
前記第１強誘電体層及び前記第２強誘電体層の最下層を形成した後に、前記第１上部電極、前記第１強誘電体層、前記第２強誘電体層の最下層及び前記第１導電膜を覆うように、前記第２強誘電体膜を形成し、
前記第２強誘電体膜を形成した後、前記第２上部電極を形成する前に、前記第２強誘電体膜上に第３導電膜を形成し、
前記第３導電膜を形成した後に、前記第３導電膜を選択的に除去して、前記第２上部電極を形成し、
前記第２上部電極を形成した後に、前記第２強誘電体膜を選択的に除去して、前記第２強誘電体層の最下層以外の層を形成し、
前記第２強誘電体層の最下層以外の層を形成した後に、前記第１導電膜を選択的に除去して、前記第１下部電極及び前記第２下部電極を形成することを特徴とする半導体装置の製造方法。 - 絶縁膜上に、第１のキャパシタの第１下部電極及び第２のキャパシタの第２下部電極となる第１導電膜を形成し、
前記第１導電膜上に、前記第１のキャパシタの１層構造の第１強誘電体層及び前記第２のキャパシタの多層構造の第２強誘電体層の最下層となる第１強誘電体膜を形成し、
前記第１強誘電体膜上に、第２導電膜を形成し、
前記第２導電膜を選択的に除去して、前記第１のキャパシタの第１上部電極を形成し、
前記第１上部電極を形成した後に、前記第２強誘電体層の最下層以外の層となる第２強誘電体膜を形成し、
前記第２強誘電体膜を形成した後に、前記第２のキャパシタの第２上部電極を形成し、
前記第２強誘電体膜を形成した後、前記第２上部電極を形成する前に、前記第２強誘電体膜上に第３導電膜を形成し、
前記第３導電膜を形成した後に、前記第３導電膜を選択的に除去して、前記第２上部電極を形成し、
前記第２上部電極を形成した後に、前記第２強誘電体膜を選択的に除去して、前記第２強誘電体層の最下層以外の層を形成し、
前記第２強誘電体層の最下層以外の層を形成した後に、前記第１強誘電体膜を選択的に除去して、前記第１強誘電体層及び前記第２強誘電体層の最下層を形成し、
前記第１強誘電体層及び前記第２強誘電体層の最下層を形成した後に、前記第１導電膜を選択的に除去して、前記第１下部電極及び前記第２下部電極を形成することを特徴とする半導体装置の製造方法。 - 絶縁膜上に、第１のキャパシタの第１下部電極及び第２のキャパシタの第２下部電極となる第１導電膜を形成し、
前記第１導電膜上に、前記第１のキャパシタの１層構造の第１強誘電体層及び前記第２のキャパシタの多層構造の第２強誘電体層の最下層となる第１強誘電体膜を形成し、
前記第１強誘電体膜上に、第２導電膜を形成し、
前記第２導電膜を選択的に除去して、前記第１のキャパシタの第１上部電極を形成し、
前記第１上部電極を形成した後に、前記第２強誘電体層の最下層以外の層となる第２強誘電体膜を形成し、
前記第２強誘電体膜を形成した後に、前記第２のキャパシタの第２上部電極を形成し、
前記第１上部電極を形成した後、前記第２強誘電体膜を形成する前に、前記第１強誘電体膜を選択的に除去して、前記第１強誘電体層及び前記第２強誘電体層の最下層を形成し、
前記第１強誘電体層及び前記第２強誘電体層の最下層を形成した後、前記第２強誘電体膜を形成する前に、前記第１導電膜を選択的に除去して、前記第１下部電極及び前記第２下部電極を形成し、
前記第１下部電極及び前記第２下部電極を形成した後、前記第２上部電極を形成する前に、少なくとも前記第２強誘電体層の最下層を覆うように前記第２強誘電体膜を形成し、
前記第２強誘電体膜を形成した後、前記第２上部電極を形成する前に、前記第２強誘電体膜上に第３導電膜を形成し、
前記第３導電膜を形成した後に、前記第３導電膜を選択的に除去して、前記第２上部電極を形成し、
前記第２上部電極を形成した後に、前記第２強誘電体膜を選択的に除去して、前記第２強誘電体層の最下層以外の層を形成することを特徴とする半導体装置の製造方法。 - 絶縁膜上に、第１のキャパシタの第１下部電極及び第２のキャパシタの第２下部電極となる第１導電膜を形成し、
前記第１導電膜上に、前記第１のキャパシタの１層構造の第１強誘電体層及び前記第２のキャパシタの多層構造の第２強誘電体層の最下層となる第１強誘電体膜を形成し、
前記第１強誘電体膜上に、第２導電膜を形成し、
前記第２導電膜を選択的に除去して、前記第１のキャパシタの第１上部電極を形成し、
前記第１上部電極を形成した後に、前記第２強誘電体層の最下層以外の層となる第２強誘電体膜を形成し、
前記第２強誘電体膜を形成した後に、前記第２のキャパシタの第２上部電極を形成し、
前記第１上部電極を形成した後、前記第２強誘電体膜を形成する前に、前記第１強誘電体膜を選択的に除去して、前記第１強誘電体層及び前記第２強誘電体層の最下層を形成し、
前記第１強誘電体層及び前記第２強誘電体層の最下層を形成した後に、前記第１上部電極、前記第１強誘電体層、前記第２強誘電体層の最下層及び前記第１導電膜を覆うように、前記第２強誘電体膜を形成し、
前記第２強誘電体膜を形成した後、前記第２上部電極を形成する前に、前記第２強誘電体膜を選択的に除去して、前記第２強誘電体層の最下層以外の層を形成し、
前記第２強誘電体層の最下層以外の層を形成した後、前記第２上部電極を形成する前に、前記第１導電膜を選択的に除去して、前記第１下部電極及び前記第２下部電極を形成し、
前記第１下部電極及び前記第２下部電極を形成した後に、前記第２上部電極を形成することを特徴とする半導体装置の製造方法。 - 絶縁膜上に、第１のキャパシタの第１下部電極及び第２のキャパシタの第２下部電極となる第１導電膜を形成し、
前記第１導電膜上に、前記第１のキャパシタの１層構造の第１強誘電体層及び前記第２のキャパシタの多層構造の第２強誘電体層の最下層となる第１強誘電体膜を形成し、
前記第１強誘電体膜上に、第２導電膜を形成し、
前記第２導電膜を選択的に除去して、前記第１のキャパシタの第１上部電極を形成し、
前記第１上部電極を形成した後に、前記第２強誘電体層の最下層以外の層となる第２強誘電体膜を形成し、
前記第２強誘電体膜を形成した後に、前記第２のキャパシタの第２上部電極を形成し、
前記第２強誘電体膜を形成した後、前記第２上部電極を形成する前に、前記第２強誘電体膜を選択的に除去して、前記第２強誘電体層の最下層以外の層を形成し、
前記第２強誘電体層の最下層以外の層を形成した後、前記第２上部電極を形成する前に、前記第１強誘電体膜を選択的に除去して、前記第１強誘電体層及び前記第２強誘電体層の最下層を形成し、
前記第１強誘電体層及び前記第２強誘電体層の最下層を形成した後、前記第２上部電極を形成する前に、前記第１導電膜を選択的に除去して、前記第１下部電極及び前記第２下部電極を形成し、
前記第１下部電極及び前記第２下部電極を形成した後に、前記第２上部電極を形成することを特徴とする半導体装置の製造方法。 - 絶縁膜上に、第１のキャパシタの第１下部電極及び第２のキャパシタの第２下部電極となる第１導電膜を形成し、
前記第１導電膜上に、前記第１のキャパシタの１層構造の第１強誘電体層及び前記第２のキャパシタの多層構造の第２強誘電体層の最下層となる第１強誘電体膜を形成し、
前記第１強誘電体膜上に、第２導電膜を形成し、
前記第２導電膜を選択的に除去して、前記第１のキャパシタの第１上部電極を形成し、
前記第１上部電極を形成した後に、前記第２強誘電体層の最下層以外の層となる第２強誘電体膜を形成し、
前記第２強誘電体膜を形成した後に、前記第２のキャパシタの第２上部電極を形成し、
前記第１上部電極を形成した後、前記第２強誘電体膜を形成する前に、前記第１強誘電体膜を選択的に除去して、前記第１強誘電体層及び前記第２強誘電体層の最下層を形成し、
前記第１強誘電体層及び前記第２強誘電体層の最下層を形成した後、前記第２強誘電体膜を形成する前に、前記第１導電膜を選択的に除去して、前記第１下部電極及び前記第２下部電極を形成し、
前記第１下部電極及び前記第２下部電極を形成した後、前記第２上部電極を形成する前に、少なくとも前記第２強誘電体層の最下層を覆うように前記第２強誘電体膜を形成し、
前記第２強誘電体膜を形成した後、前記第２上部電極を形成する前に、前記第２強誘電体膜を選択的に除去して、前記第２強誘電体層の最下層以外の層を形成し、
前記第２強誘電体層の最下層以外の層を形成した後に、前記第２上部電極を形成することを特徴とする半導体装置の製造方法。 - 前記第２上部電極を形成する前に、少なくとも前記第２強誘電体層の最下層以外の層の表面を覆う層間絶縁膜を形成し、
前記層間絶縁膜を形成した後、前記第２上部電極を形成する前に、前記層間絶縁膜に、前記第１上部電極、前記第１下部電極及び前記第２下部電極のそれぞれに達するコンタクトホール、並びに、前記第２強誘電体層の最下層以外の層に達する開口部を形成し、
前記コンタクトホール及び前記開口部を形成した後に、前記コンタクトホール及び開口部を導電性材料で埋め込んで、コンタクト及び前記第２上部電極を形成することを特徴とする、請求項１〜３、１０〜１２のいずれか１項に記載の半導体装置の製造方法。 - 表面を覆う層間絶縁膜を形成し、
前記層間絶縁膜に、前記第１上部電極、前記第１下部電極、前記第２下部電極及び前記第２上部電極のそれぞれに達するコンタクトホールを形成し、
前記コンタクトホールを導電性材料で埋め込んで、コンタクトを形成することを特徴とする、請求項４〜９のいずれか１項に記載の半導体装置の製造方法。 - 絶縁膜上に設けられ、第１下部電極と、１層構造の第１強誘電体層と、第１上部電極とを備える第１のキャパシタと、
前記絶縁膜上の異なる領域に設けられ、第２下部電極と、多層構造の第２強誘電体層と、第２上部電極とを備える第２のキャパシタとを備え、
前記第１下部電極と前記第２下部電極とは、同一の材料及び同一の厚さであり、
前記第１強誘電体層と前記第２強誘電体層の最下層とは、同一の材料及び同一の厚さであり、
前記第１上部電極、前記第１下部電極及び前記第２下部電極のそれぞれに接続されたコンタクトを備え、
前記第２上部電極と前記コンタクトとは、同一の材料であることを特徴とする半導体装置。 - 少なくとも前記第１上部電極を覆う保護層を備え、
前記保護層と前記第２強誘電体層の最下層以外の層とは、同一の構造であることを特徴とする、請求項１５に記載の半導体装置。
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