KR100618098B1 - 반도체장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체장치 및 그 제조방법에 관한 것으로서 실리콘기판(1)의 일주면측에 산화티탄을 주구성재료로 하는 게이트절연막(6, 7)이 형성되어 있다. 또한 이들 게이트절연막(6, 7)에 접촉하여 게이트전극막(8, 9)이 형성되어 있다. 이들 게이트절연막(8, 9)의 주 구성재료를 산화루테늄(Ruthenium Oxide) 또는 산화이리듐(Iridium Oxide)로 한다. 게이트절연막(6, 7)인 산화 티탄에 게이트전극막(8, 9)에서 도전성원소가 확산하여 삽입되지 않도록 하기 위해서는 산화티탄에 접촉하는 게이트전극막(8, 9)의 주재료로서 산화루테늄 또는 산화이리듐을 이용하는 것이 유효하다. 이것에 의해 유전특성을 유지하면서 물리적막두께를 두껍게 하고 리크전류의 발생이 방지된 반도체장치를 제공하는 것이 가능한 기술이 제시된다.

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF THE SAME}
도 1 은 본 발명의 제 1 실시형태인 반도체장치의 주요부의 개략단면도이다.
도 2 는 본 발명의 제 1 실시형태에 있어서 두께 3nm의 게이트전극의 원소가 두께 3nm의 루틸구조의 산화티탄막으로 확산할 때의 300℃에서 확산계수를 나타낸 그래프이다.
도 3 은 본 발명의 제 1 실시형태에 있어서 두께 3nm의 게이트전극의 원소가 두께 3nm의 루틸구조의 산화티탄막으로 확산할 때의 600℃에서 확산계수를 나타낸 그래프이다.
도 4 는 본 발명의 제 1 실시형태에 있어서 두께 3nm의 게이트전극의 원소가 두께 3nm의 아나타제(anatase)구조의 산화티탄막으로 확산할 때의 300℃에서 확산계수를 나타낸 그래프이다.
도 5 는 본 발명의 제 1 실시형태에 있어서 두께 3nm의 게이트전극의 원소가 두께 3nm의 아나타제(anatase)구조의 산화티탄막으로 확산할 때의 600℃에서 확산계수를 나타낸 그래프이다.
도 6 은 본 발명의 제 1 실시형태에 있어서 두께 0.9nm의 게이트전극의 원소가 두께 0.9nm의 루틸구조의 산화티탄막으로 확산할 때의 300℃에서 확산계수를 나타낸 그래프이다.
도 7 은 본 발명의 제 1 실시형태에 있어서 두께 0.9nm의 게이트전극의 원소가 두께 0.9nm의 아나타제구조의 산화티탄막으로 확산할 때의 300℃에서 확산계수를 나타낸 그래프이다.
도 8 은 본 발명의 제 1 실시형태에 있어서 두께 0.8nm의 게이트전극의 원소가 두께 0.9nm의 루틸구조의 산화티탄막으로 확산할 때의 300℃에서 확산계수를 나타낸 도이다.
도 9 는 본 발명의 제 1 실시형태에 있어서 두께 0.9nm의 게이트전극의 원소가 두께 0.8nm의 루틸구조의 산화티탄막으로 확산할 때의 300℃에서 확산계수를 나타낸 그래이다.
도 10 은 본 발명의 제 2 실시형태인 반도체장치의 주요부의 개략단면도이다.
도 11 은 본 발명의 제 3 실시형태인 반도체장치의 주요부의 개략단면도이다.
도 12 는 본 발명의 제 4 실시형태인 반도체장치의 주요부의 개략단면도이다.
<주요부분을 나타내는 도면부호의 설명>
1 : 실리콘 기판 2, 3, 4, 5 : 확산층
6, 6a, 6b : 게이트절연막 7, 7a, 7b : 게이트절연막
8, 8a, 8b : 게이트절연막 9, 9a, 9b : 게이트절연막
10 : 소자분리막 11, 12, 13 : 절연막
18, 21 : 절연막 24, 25 : 절연막
14a, 14b : 근접도전체막 16a, 16b : 근접도전체막
19, 22a, 22b : 근접도전체막 15, 17, 20, 23 : 주도전체막
101 : 실리콘기판 102 : 트랜지스터
103 : 정보축적용 용량소자 104 : 소자분리막
105 : 게이트전극막 105 : 게이트절연막
107, 108 : 확산층 109 : 절연막
110 : 플러그 111 : 비트선
112 : 절연막 113 : 플러그
114 : 도전성배리어막 115 : 용량하부전극
116 : 산화막 117 : 용량상부전극
1118 : 절연막
본 발명은 반도체장치 및 그 제조방법에 관한 것이다.
최근 반도체장치의 미세화에 따라서, 트랜지스터에 있어서의 게이트길이가 0.15㎛ 게이트절연막의 막두께는 SiO2를 이용한 경우로, 2nm이하까지 얇게 하는 것이 요구되고 있다. 게이트절연막의 두께가 이정도까지 얇아지면 터널전류가 무시 할 수 없을 만큼 크게된다. 이로 인하여 SiO2보다 유전률이 높은 절연체재료를 이용하는 것에 의해 유전특성을 유지하면서 물리적막두께를 두껍게 하는 것이 고려되고 있다.
고유전률재료의 후보로서는 예를 들면, "THE 1999 INTERNA TIONAL CONFERENCE ON SOLID STATE DEVICES AND MATERIALS"의 강연예고집(講演豫稿集) (164페이지 ~ 165페이지)에 기술되어 있는 바와 같이 산화티탄이 검토되고 있다.
그러나, 상기 종래의 기술에 있어서 실제로 산화티탄을 게이트절연막으로서 이용 하여 반도체디바이스를 형성하면 산화티탄 안을 리크전류가 흐르는 경우가 있고 이것은 반도체장치의 신뢰성을 저하해버리게 된다. 이로 인하여, 유전특성을 유지하면서 물리적 막두께를 두껍게하고 리크전류의 발생이 방지된 반도체장치의 실현화가 요구되고 있다.
본 발명의 목적은 유전특성을 유지하면서 물리적막 두께를 두껍게 하고, 리크전류의 발생이 방지된 반도체장치 및 그 제조방법을 실현하는 것이다.
본원의 발명자들은 반도체장치에 있어서의 리크전류의 원인을 해명하기 위하여 연구를 실행하고 제조프로세스에서 열처리를 받을 때 예를 들면, 다결정 실리콘으로 이루어지는 게이트전극의 실리콘원소가 산화티탄막에 확산하여 인입해버리게 되는 큰 원인의 하나인 것을 견출하였다.
또한, 이 확산층은 열처리의 온도가 높을 수록 일어나기 쉬우므로 로직LSI장치에서도 보여지는 현상이지만, 열처리온도가 보다 높은 고유전률 또는 강유전률을 구비하는 용량절연막을 이용한 메모리제품에 있어서 보다 현저하게 보여진다.
또한, 본원 발명자등은 게이트절연막인 산화티탄에 게이트전극에서 도전성원소가 확산하여 인입되지 않도록 하는 수단을 구하기 위하여 세밀한 연구를 실행한 결과 산화티탄에 접촉하는 게이트전극재료로서 산화루테늄 또는 산화이리듐을 이용하는 것이 유효한 것을 견출하였다. 또한, 여기에서는 실리콘원소 및 금속원소를 도전성원소를 호칭한다.
본 발명은 이하에서 제시하는 실시예의 상세한 설명을 읽고 이해함으로써 당업자에게 더 명확하게 될 것이다.
상기 목적을 달성하기 위하여 본 발명의 실시예로서 이하의 구성을 나열한다.
(1) 반도체장치에 있어서 반도체기판과 상기 반도체기판의 일주면측에 형성되고 산화티탄을 주구성재료로 하는 게이트절연막과 상기 게이트절연막에 접촉하여 형성되고 주구성재료가 산화루테늄 또는 산화이리듐인 게이트전극막을 구비한다.
(2) 바람직하게는 (1)에 있어서 상기 게이트절연막 및 상기 도전성산화막은 0.9nm이하의 막두께를 구비한다.
(3) 또한 바람직하게는 상기 (1) 또는 (2)에 있어서 상기 산화티탄은 루틸구조의 결정이다.
(4)는 반도체장치에 있어서 반도체기판과 상기반도체기판의 일주면측에 형성되고 산화티탄을 주구성재료로 하는 게이트절연막과 상기 게이트절연막에 접촉하여 형성되고 산화루테늄 또는 산화이리듐을 주구성재료로 하는 도전성산화막과 금속을 주구성재료로 하는 도전성막의 적층막인 게이트전극막을 구비한다.
(5) 또한 바람직하게는 상기 (4)에 있어서 상기 게이트절연막 및 상기 도전성산화막은 0.9nm이상의 막두께를 구비한다.
(6) 또는 바람직하게는 상기 (4) 또는 (5)에 있어서 상기 산화티탄은 루틸구조의 결정이다.
(7) 또한 바람직하게는 상기 (4), (5) 또는 (6)에 있어서 상기 금속은 루테늄 또는 이리듐이다.
(8) 반도체 장치에 있어서 반도체기판과 상기 반도체기판의 일주면측에 형성되고 산화티탄을 주구성재료로 하는 게이트절연막과 상기 게이트절연막에 접촉하여 형성되고 산화루테늄 또는 산화이리듐을 주구성재료로 하는 도전성산화막과 금속을 주구성재료로 하는 도전성막과의 적층막인 게이트전극막과 상기 반도체기판의 일주면측에 형성된 제 1 용량전극과 상기 제 1 용량전극에 접하도록 형성된 고유전률 또는 강유전성을 구비하는 용량절연막과 상기 용량절연막에 접하도록 형성된 제 2 용량전극을 구비한다.
(9) 또한, 바람직하게는 상기 (8)에 있어서 상기 게이트절연막 및 상기 도전성산화막은 0.9nm이상의 막두께를 구비한다.
(10) 또는, 바람직하게는 상기 (8)에 있어서 상기 산화티탄은 루틸구조의 결정이다.
(11) 또한, 바람직하게는 상기 (8)에 있어서 상기 금속은 루테늄 또는 이리듐이다.
(12) 반도체장치에 있어서, 반도체기판과 상기 반도체기판의 일주면측에 형성되고 산화티탄 및 티탄실리게이트를 주구성재료로 하는 제 1 게이트절연막 및 산화티탄을 주구성재료로 하는 제 2 게이트절연막을 구비하는 게이트절연막과 상기 게이트절연막에 접촉하여 형성되고 주구성재료가 산화루테늄 또는 산화이리듐인 게이트전극막을 구비한다.
(13) 반도체장치에 있어서, 반도체기판과 상기 반도체기판의 일주면측에 형성되고 산화티탄 및 티탄실리게이트를 주구성재료로 하는 제 1 게이트절연막 및 산화티탄을 주구성재료로 하는 제 2 게이트절연막을 구비하는 게이트절연막과 상기 게이트절연막에 접촉하여 형성되고 주구성재료가 산화루테늄 또는 산화이리듐인 제 1 게이트전극막 및 루테늄 이리듐 백금 텅스텐 또는 몰리브덴 가운데 한재료를 주구성재료로 하는 제 2 게이트전극막을 구비하는 게이트전극을 구비한다.
(14) 반도체장치에 제조방법 있어서, 반도체기판의 일주면측에 산화티탄을 주구성재료로 하는 게이트절연막을 형성하는 공정과 상기 게이트절연막상에 루테늄 또는 이리듐을 주구성재료로 하는 도전성막을 성막하고 게이트전극막을 형성하는 공정을 구비한다.
(15) 반도체장치에 제조방법 있어서, 반도체기판의 일주면측에 산화티탄을 주구성재료로 하는 게이트절연막을 형성하는 공정과 상기 게이트절연막상에 루테늄 또는 이리듐을 주구성재료로 하는 도전성막을 성막하고 게이트전극막을 형성하는 공정과 제 1 용량전극을 형성하는 공정과 상기 제 1 용량전극에 접하는 고유전률 또는, 강유전선을 구비하는 용량절연막을 형성하는 공정과 상기 용량절연막에 접하 는 제 2 용량전극을 형성하는 공정을 구비한다.
이하 본 발명의 실시형태를 도를 참조하여 상세하게 설명한다. 도 1은 본 발명의 제 1 실시형태인 반도체장치에 있어서의 주요부분의 개략단면구조이다.
도 1에 있어서, 본 발명의 제 1 실시형태인 반도체장치는 MOS트랜지스터로서 구성을 구비한다. 이 반도체장치의 구성은 실리콘기판(1)상에 확산층(2, 3, 4, 5)이 형성되고 이 위에 게이트절연막(6, 7) 및 게이트전극(8, 9)을 구비한다.
게이트절연막(6, 7)에는 미세화·고기능화의 요구를 만족하기 위하여 주구성재료로서 산화티탄이 이용된다. 이 게이트절연막(6, 7)은 예를들면 화학기상증착법, 스퍼터법등을 이용하여 형성된다.
또한, 소자가 형성하기 위하여 한 제조공정인 열처리시에 게이트절연막(6, 7)에 도전성원소가 확산하여 삽입되기 어려운 재료로서 산화루테늄 또는 산화이리듐이 게이트전극(8, 9)의 주구성 재료로서 이용된다. 또한 주구성재료로서는 그 부재의 구성재료 가운데 50%이상을 차지하는 재료인 것을 정의한다.
상기 게이트전극(8, 9)은 예를들면 화학기상층착법 스퍼터법등을 이용하여 형성된다. 이 MOS트랜지스터는 예를들면 실리콘산화막으로 이루어지는 소자분리막(10)에 의해 분리되어 있다.
또한 게이트전극(8, 9)의 상면 및 측벽면에는 예를들면 실리콘산화막으로 이루어지는 절연막(11, 12)이 형성되어 있다. MOS트랜지스터의 상부전면에는 예를들면 BPSG(BORON-DOPED PHOSPHO SILICATE GLASS)막과 SOG(SPON ON GLASS) 막 혹은 화 학기상증착법과 스퍼터법으로 형성한 실리콘산화막과 질화막등으로 이루어지는 절연막(13)이 형성되어 있다.
절연막(13)에 형성된 컨택트홀에는 확산방지용의 근접도전체막(제 1 도전체막)(14A, 14B)에 피복된 주도전체막(15)으로 이루어지는 플러그가 형성되고 이 플러그는 확산층(2, 3, 4, 5)으로 접속되어 있다.
상기 주도전체막(15)으로 이루어지는 플러그를 통하여 확산방지용의 근접도전체막(16A, 16B)으로 피복된 주도전체막(17)으로 이루어지는 제 1 적층배선이 확산층(2, 3, 4, 5)에 접속되어 있다. 이 제 1 적층배선은 예를들면 근접도전체막(16A)를 스퍼터법등에 의해 성막한 후 주도전체막(17)을 스퍼터법등에 의해 형성하고 상기 상에 근접도전체막(16B)을 스퍼터법등에 의해 형성하고 나서 에칭에의해 배선패턴을 형성하는 것에 의해 구해진다.
제 1 적층배선상에는 절연막(21)으로 형성된 컨택트홀에 근접도전체막(19)으로 피복된 주도전체막(20)으로 이루어지는 플러그가 형성되고 제 1 적층막 배선으로 접속되어 있다.
상기 주도전체막(20)으로 이루어지는 플러그를 통하여 근접도전체막(22A, 22B)에 피복된 주도전체막(23)으로 이루어지는 제 2 적층배선이 제 1 적층배선으로 접속되어 있다.
상기 주도전체막(23)으로 이루어지는 제 2 적층배선은 예를들면 근접도전체막(22A)을 스터법등에 의해 성막한 후 주도전체막(23)을 스퍼터법등에 의해 형성하고 상기 상에 근접도전체막(22B)을 스퍼터법등에 의해 형성하고 나서 에칭등에 의 해 배선패턴을 형성하는 것에 의해 형성된다.
본 발명의 제 1 실시형태에 있어서는 게이트전극(8, 9)의 주 구성재료로서 산화티탄으로 확산이 일어나기 어려운 산화루체늄 또는 산화 이리듐을 이용하고 있고 상기에 의해 열처리시에 게이트절연막(6, 7)에 원소가 확산하여 삽입하는 것에 의한 리크전류를 억제할 수 있다.
산화티탄으로 원소확산에 대해서 종래로부터 게이트절연막재료로서 검토된 다결정실리콘 텅스텐 텅스텐실리사이드 몰리브덴 몰리브덴실리사이드 티탄 질화티탄과 본 발명의 제 1 실시형태로 사용한 산화루테늄 산화이리듐을 비교하는 것에 의해 본 발명의 제 1 실시형태에 의해 구해지는 효과를 이하에 설명한다.
본 발명의 제 1 실시형태의 효과를 상세하게 설명하기 위하여 분자동력학 시뮬레이션에 의한 해석예를 나타낸다.
여기에서 분자동력학 시뮬레이션은 예를들면 저널 오브 어플라이드 피직스(JOURNAL OF APPLIED PHIYSICS)의 제 54권(1983년 발행)DML 4864페이지에서 4878페이지까지 기술되어 있는 바와 같이 원자간 포텐셜을 통하여 각 원자에 동력을 계산하고 이 힘을 근거로 뉴우튼의 운동방정식을 해결하는 것에 의해 각 시각에 있어서의 각 원자의 위치를 산출하는 방법이다. 또한 본 발명의 제 1 실시형태에서는 상기 분자 동력학법에 전하이동을 교체하여 이종원소간의 상호작용을 계산하는 것에 의해 이하의 관계를 구할 수 있었다.
본 발명의 제 1 실시형태의 주요한 효과는 게이트전극에서 게이트절연막으로의 원소의 확산이 억제되는 것이다. 상기에서 게이트절연막으로 확산하는 도전성 원소의 확산계수를 계산하고 이것을 비교하는 것에 의해 본 발명의 제 1 실시형태의 효과를 해석할 수 있다.
분자동력학시뮬레이션에 의해 확산계수를 계산하는 방법은 예를들면 피지컬 리뷰 B(PHUSICAL REVIEW B)의 제 29권(1984년 발행)의 5363페이지에서 5371페이지까지 기술되어 있다.
첫번째로 3nm의 막두께를 구비하는 게이트전극막과 3nm의 막두께를 구비하는 게이트절연막이 적층된 구조를 이용한 경우의 계산예를 이용하여 본 발명의 제 1 실시형태의 효과를 나타낸다.
게이트절연막으로서는 루틸구조 또는 아나타제구조의 산화티탄막을 이용하고 게이트전극재료로서는 종래로부터 게이트절연막재료로서 검토되어 온 다결정실리콘 텅스텐 텅스텐실리사이드 몰리브덴 몰리브덴 실리사이드 티탄 질화티탄과 본 발명의 제 1 실시형태에서 사용한 산화루테늄 산화이리듐을 이용하였다.
도 2는 300℃에 있어서 게이트전극의 원소가 루틸구조의 산화티탄막으로 확한할 때의 원소의 확산계수를 계산 한 결과를 나타내는 그래프이다. 또한 도 3은 600℃에 있어서의 확산계수를 계산 한 결과를 나타내는 그래프이다.
상기 도 2 및 도 3에서 300℃의 경우도 600℃의 경우도 산화루테늄 또는 산화이리듐을 게이트전극으로서 이용한 경우에는 다른 것에 비하여 작은 확산계수를 나타내는 것을 알 수 있다.
즉, 산화루테늄 또는 산화이리듐을 게이트전극으로서 이용한 경우에는 게이트절연막에 게이트전극의 원소가 들어가기 어렵고 신뢰성이 높다고 할 수 있다.
도 2 및 도 3에 나타난 예는 루틸구조의 산화티탄을 이용한 계산결과였지만 아나타제 구조를 갖는 산화티탄을 이용한 경우의 확산계수의 계산결과는 도 4, 도 5에 나타나는 바와 같다.
도 4, 도 5는 각각 300℃, 600℃의 경우의 계산결과를 나타내는 그래프이다. 상기 아나타제 구조를 갖는 산화티탄을 이용한 경우도 도 2, 도 3에 나타난 경우와 동일하게 산화루테늄 또는 산화 이리듐을 게이트전극으로서 이용한 경우는 다른 것에 비하여 작은 확산계수를 나타낸다.
상기에서 도 2, 도 3에 나타난 계산결과와 도 4, 도 5에 나타난 계산결과를 비교하면 루틸구조를 이용 한 경우의 확산계수쪽이 아나타제구조의 경우보다도 작은 것을 알 수 있었다. 따라서 루틸구조의 산화티탄을 게이트절연막으로서 이용하고 산화루테늄 또는 산화이리듐을 게이트전극으로서 이용하는 것이 보다 바람직하다.
루틸구조의 산화티탄은 예를 들면 "IBM JOURNAL OF RESEARCH AND DEVELOPMENT"의 제 43권 제 3호(1999년 5월 발행)의 383페이지에서 391페이지까지 기재되어 있는 바와 같이 고온으로 성막하거나 혹은 저온으로 성막한 후에 열처리를 실시하는 방법에 의해 형성된다.
도 2, 도 3, 도 4, 도 5에 나타난 예는 게이트절연막 및 게이트전극막의 막두께를 3nm으로 한 경우의 계산결과였지만 확산계수의 막두께의 의존성을 조사하기 위하여 상기 막두께를 변경하여 조사한 결과를 이하에 나타낸다.
도 6 및 도 7은 게이트절연막과 게이트전극막의 막두께를 함께 0.9nm으로 한 경우의 300℃에서의 계산결과를 나타내는 그래프로서 도 6은 루틸구조로 한 경우를 나타내고 도 7은 아나타제구조로 한 경우를 나타낸다.
도 6, 도 7에서 막두께가 0.9nm까지 얇게 되어도 막두께가 3mn의 경우와 동일하게 산화루테늄과 산화이리듐에 대한 확산계수가 다른 것에 비하여 현저하게작아지는 것을 알수 있다.
미도시이지만, 600℃의 경우에도 산화루테늄과 산화이리듐에 대한 확산계수가 다른 것에 비하여 현저하게 작다는 결과가 구해졌다.
상기에 대해서 도 8은 게이트절연막의 막두께를 0.9mn으로 한 상태로 게이트전극막의 막두께를 0.8nm으로 한 경우의 300℃에서의 루틸구조의 계산결과를 나타내는 그래프이다.
상기 도 8에 나타는 경우에는 도 6, 도 7에 나타난 경우와 비교하여 산화루테늄과 산화이리듐의 확산계수가 현저하게 커지고 본 발명의 제 1 실시형태의 효과가 약해지는 것을 알 수 있다.
따라서 산화류테늄 또는 산화이리듐의 막두께는 0.9nm이상인 것이 바람직하다.
다음으로, 도 9는 게이트전극막의 막두게를 0.9nm으로 한 상태로 게이트절연막의 막두께를 0.8nm으로 한 경우의 300℃에서의 루틸구조의 계산결과를 나타내는 그래프이다. 상기 도 9에 나타나는 경우에도 도 6, 도 7에 나타난 예와 비교하여 산화루테늄과 산화이리듐의 확산계수가 현저하게 높아지고 본 발명의 제 1 실시형태의 효과가 약해지는 것을 알 수 있다.
따라서, 산화티탄의 막두께도 0.9nm이상인 것이 보다 바람직하다. 도 8, 도 9에 나타난 예는 루틸구조에 대한 결과였지만 아나타제구조에 대해서도 동일하게 막두께가 0.9nm이상인 것이 보다 바람직하다는 결과가 구해졌다. 0.8nm이하의 막두께로 효과가 약해지는 것은 산화루테늄, 산화이리듐, 산화티탄의 결정구조가 매우 불안정하게 되기 때문이다.
이상과 같이 본 발명의 제 1 실시형태에 의하면 게이트전극(8, 9)의 주구성재료로서 산화티탄으로의 확산이 일어나기 어려운 산화루테늄 또는 산화이리듐을 이용하여 구성한 것으로 유전특성을 유지하면서 물리적막두께를 두껍게 하고 리크전류의 발생이 방지된 반도체장치를 실현하는 것이 가능 하다.
다음으로 본 발명의 제 2 실시형태인 반도체장치를 설명한다. 도 10은 본 발명의 제 2 실시형태인 반도체장치의 주요부분의 단면구조도이다.
상기 제 2 실시형태와 제 1 실시형태와의 주요한 다른점은 제 2 실시형태에 있어서는 게이트절연막이 제 1 게이트절연막(6A, 7A)과 제 2 게이트절연막(6B, 7B)로 이루어지는 2층구조로 되어 있는 점이다.
제 2 게이트절연막(6B, 7B)은 미세화 ·고기능화의 요구를 충족하기 위하여 주구성재료로서 산화티탄이 이용된다. 제 1 게이트절연막(6A, 7A)에는 예를 들면 산화실리콘과 티탄실리게이트를 주구성재료로 하는 막이 이용된다. 상기에 의해 제 2 게이트절연막(6B, 7B)의 열적안정성을 향상시키는 효과가 구해진다.
이상과 같이 본 발명의 제 2 실시형태에 의하면 제 1 실시형태와 동일한 효과를 구하는 것이 가능 한 외에 제 2 게이트절연막(6B, 7B)의 열적안정성을 향상시 키는 효과가 구해진다. 또한, 미도시이지만 게이트절연막이 3층이상의 구조를 가지고 있어도 용이하다.
도 11은 본 발명의 제 3 실시형태인 반도체장치에 있어서의 주요부분의 단면구조를 나타내는 도이다. 이 제 3 실시형태와 제 2 실시형태와의 주요한 다른점은 제 3 실시형태에 있어서는 게이트전극막이 제 1 게이트전극막(8A, 9A)과 제 2게이트전극막(8B, 9B)으로 이루어지는 2층구조로 되어 있는 점이다.
제 1 게이트전극막(8A, 9A)의 주구성재료로서는 열처리시에 제 2 게이트절연막(6B, 7B)에 도전성원소가 확산하기 어려운 재료로서 산화류테늄 또는 산화이리듐이 이용된다.
제 2 게이트전극막(8B, 9B)에는 예를들면 루테늄, 이리듐, 백금, 텅스텐, 몰리브덴으로 이루어지는 군에서 선택되는 한 종류를 구성재료로 하는 막을 이용한다. 상기에 의해 게이트전극 전체의 전기저항을 저감하는 효과가 구해진다.
이상과 같이 본 발명의 제 3 실시형태에 의하면 제 1 실시형태와 동일한 효과를 구하는 것이 가능한 외에 게이트전극전체의 전기저항을 저감하는 효과가 구해진다.
도 12는 본 발명의 제 4 실시형태인 반도체장치에 있어서의 메모리셀의 단면구조를 나타내는 도이다. 이 제 4 실시형태와 상기 기술한 제1, 제2, 제3의 실시형태와의 주요한 다른점은 제 4 실시형태에 있어서는 도전성의 배리어막(114) 용량하부전극(115) 고유전률 혹은 강유전성을 구비하는 산화물막(116),용량상부전극(117)을 적층한 구조로 구성되어 있는 정보축적용량소자(103)를 구비 하는 점이다.
고유전률 혹은 강유전성을 구비하는 산화물막(116)은 열처리를 받지않으면 양호한 특성을 발휘하지 않는 것을 알수 있고 제조공정에 있어서 약 600℃이상의 열처리 보다 바람직하게는 약700℃이상의 열처리가 필요해진다.
이 열처리시에 게이트전극막에서 게이트절연막 안에 원소가 확산하여 삽입되기 쉬워지므로 고유전률 혹은 강유전성을 구비하는 산화물막을 이용한 반도체메모리의 경우에는 보다 더한층 이 확산을 억제할 필요성이 높다.
본 발명의 제 4 실시형태에 있어서의 반도체장치의 주요한 구성을 이하에 설명한다. 본 발명의 제 4 실시형태에 있어서의 반도체장치는 도 12에 나타나는 바와 같이 실리콘기판(101)의 주요면의 액티브영역에 형성된 MOS(METAL OXIDE SEMICONDUCTOR)형의 트랜지스터(102)와 그 상부에 배치된 정보축적용 용량소자(3)를 구비하고 있다.
절연막(112)은 소자간 분리를 위한 막이다. 메모리셀의 MOS트랜지스터(102)는 게이트전극막(105) 게이트절연막(106) 및 확산층(107, 108)으로 구성되어 있다. 또한 104는 소자분리막이다. 게이트절연막(106)에는 미세화·고기능화의 요구를 충족하기 위하여 주구성재료로서 산화티탄이 이용 된다.
상기 게이트절연막(106)은 예를들면 화학기상증착법 스퍼터법등을 이용하여 형성된다. 게이트절연막(106)은 예를 들면 상기 기술한 제 2, 제 3 실시형태와 같이 2층이상의 구조를 가지고 있어도 용이하다.
게이트전극막(105)의 주구성재료로서는 열처리시에 게이트절연막(106)에 도 전성원소가 확산하여 삽입되기 어려운 재료로서 산화루테늄 또는 산화이리듐이 이용된다. 이 게이트전극(105)은 예를들면 제 3 실시형태와 같이 이층이상의 구조를 갖고 있어도 용이하다.
상기 게이트전극막(105)은 예를들면 화학기상증착법 스퍼터법등을 이용하여 형성된다. 게이트절연막(105)의 상부 및 측벽에는 예를 들면 실리콘산화막으로 이루어지는 절연막(109)이 형성되어 있다.
메모리셀선택용 MOS트랜지스터의 한쪽의 확산층(107)에는 플러그(110)를 매개하여 비트선(111)이 접속되어 있다. MOS트랜지스터의 상부전면에는 예를들면 BPSG[BORN-DOPED PHOSPHO SILICATE GLASS]막과 SOG(SPIN ON GLASS)막 혹은 화학기상증착법과 스퍼터법으로 형성된 실리콘산화막과 질화막등으로 이루어지는 절연막(112)이 형성되어 있다.
MOS트랜지스터를 덮는 절연막(112)의 상부에는 정보축적용 용량소자(103)가 형성되어 있다. 이 정보축적용량소자(103)는 메모리셀선택용 MOS트랜지스터의 다른 쪽의 확산층(108)에 예를들면 다결정실리콘으로 이루어지는 플러그(113)를 매개하여 접속되어 있다.
또한, 정보축적용 용량소자(103)는 하층에서 순서로 도전성의 배리어막(114) 용량하부전극(115) 고유전률 혹은 강유전성을 구비하는 산화물막(116) 용량상부전극(117)을 적층한 구조로 구성되어 있다. 그리고 이 정보축정용용량소자(103)는 절연막(118)으로 덮혀져 있다. 이 제 4 실시형태에 있어서도 제 1 실시형태와 동일한 효과가 구할 수 있다.
또한, 본 발명의 제 5 실시형태로서는 상기 기술한 제 4 실시형태와 같은 메모리LSI와 제1, 제2, 제3의 실시형태와 같은 로직LSI를 동일기판상에 탑재한 시스템LSI이 있다. 이 제 5 실시형태에 있어서도 제 1 ~ 제 3 의 실시형태와 동일한 효과를 구하는 것이 가능 하다.
또한, 본 발명의 반도체장치의 제조방법의 한 실시형태로서는 이하의 방법이 있다. 즉, 한 실시형태에 관한 반도체장치의 제조방법의 제 1 공정에 있어서는 반도체기판의 일주면측에 산화티탄을 주구성재료로 하는 게이트절연막을 형성한다. 다음 으로 제 2 공정에 있어서는 상기 게이트절연막상에 루테늄 또는 이리듐을 주구성재료로 하는 도전성막을 성막하고 게이트전극막을 형성한다.
상기 한 실시형태에 있어서의 제조방법에 의하면 유전특성을 가지면서 물리적 막두께를 두껍게 하고 리크전류의 발생이 방지된 반도체장치의 제조방법을 실현하는 것이 가능하다.
또한, 본 발명의 반도체장치의 제조방법의 다른 실시형태로서는 이하의 방법이 있다.
즉, 다른 실시형태에 관한 반도체장치의 제조방법의 제 1 공정에 있어서는 반도체기판의 일주면측에 산화티탄을 주구성재료로 하는 게이트절연막을 형성한다.
다음으로 제 2 공정에 있어서는 상기 게이트절연막상은 루테늄 또는 이리듐을 주구성재료로 하는 도전성막을 성막하고 게이트전극막을 형성한다.
이어서, 제 3 공정에 있어서는 제 1용량전극을 형성하고 제 4 공정에 있어서는 상기 제 1 용량전극에 접하는 고유전률 또는 강유전성을 구비하는 용량절연막을 형성한다. 그리고, 제 5 공정에 있어서는 상기 용량절연막에 접하는 제 2 용량전극을 형성한다.
상기 다른 실시형태에 있어서의 제조방법에 의하면 한 실시형태와 동일하게 유전특성을 유지하면서 물리적막두께을 두껍게 하고 리크전류의 발생이 방지된 반도체장치의 제조방법을 실현하는 것이 가능 하다.
본 발명에 의하면 유전특성을 유지하면서 물리적막두께를 두껍게 하고 리크전류의 발생이 방지된 반도체장치 및 그 제조방법을 실현하는 것이 가능하다.
또한, 수율이 높고 생산효율이 향상된 반도체장치 및 제조방법을 실현하는 것이 가능하다.
또한, 전류의 리크를 발생하기 어려운 게이트구조를 구비하는 반도체장치 및 그 제조방법을 실현하는 것이 가능 하다.

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  12. 반도체기판과;
    상기 반도체기판의 일주면에 형성되는 산화실리콘 및 티탄실리게이트를 주구성재료로 하는 제 1 게이트절연막과, 이 제 1 게이트절연막상에 형성되고, 산화티탄을 주구성재료로 하는 제 2 게이트절연막을 가지는 게이트절연막과;
    상기 제 2 게이트절연막상에 형성되고, 주구성재료가 산화루테늄 또는 산화이리듐인 게이트전극막을 구비하는 것을 특징으로 하는 반도체장치.
  13. 반도체기판과;
    상기 반도체기판의 일주면에 형성되는 산화실리콘 및 티탄실리게이트를 주구성재료로 하는 제 1 게이트절연막과, 상기 제 1 게이트절연막상에 형성되고 산화티탄을 주구성재료로 하는 제 2 게이트절연막을 가지는 게이트절연막과;
    상기 제 2 게이트절연막상에 형성되는 주구성재료가 산화루테늄 또는 산화이리듐인 제 1 게이트전극막과, 상기 제 1 게이트전극막상에 형성되고 루테늄, 이리듐, 백금, 텅스텐 또는 몰리브덴 중 하나의 재료를 주구성재료로 하는 제 2 게이트전극막을 가지는 게이트전극을 구비하는 것을 특징으로 하는 반도체장치.
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