JPH0575021A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0575021A JPH0575021A JP3234701A JP23470191A JPH0575021A JP H0575021 A JPH0575021 A JP H0575021A JP 3234701 A JP3234701 A JP 3234701A JP 23470191 A JP23470191 A JP 23470191A JP H0575021 A JPH0575021 A JP H0575021A
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- JP
- Japan
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- layer
- capacitor
- conductive layer
- electrode
- laminated
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- Pending
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Abstract
(57)【要約】
【目的】 半導体装置において、素子面積の増大、絶縁
耐圧の低下を招くことなくコンデンサの容量を増大させ
る。 【構成】 Ｐ型半導体基板１００上にＮ型エピタキシャ
ル層１０２が積層され、さらにＮ+ 拡散層１０４が形成
される。そして、酸化シリコンの誘電体層１０６が形成
され、コンデンサを形成すべき領域にポリシリコンの導
電層１０８が積層される。次にポリシリコンの誘電体層
１１０が形成され、リンガラスＰＳＧ層１１２を被覆し
た後、アルミニウムの導電層１１４が積層されてＡ電極
に接続される。コンタクトホールを介してアルミニウム
の導電層１１４とＮ+ 拡散層１０４が接続され、電極Ｂ
に接続される。誘電体層１０６のコンデンサＣ1 と誘電
体層１１０のコンデンサＣ2 とが並列接続され、容量は
Ｃ1 ＋Ｃ2 となる。
耐圧の低下を招くことなくコンデンサの容量を増大させ
る。 【構成】 Ｐ型半導体基板１００上にＮ型エピタキシャ
ル層１０２が積層され、さらにＮ+ 拡散層１０４が形成
される。そして、酸化シリコンの誘電体層１０６が形成
され、コンデンサを形成すべき領域にポリシリコンの導
電層１０８が積層される。次にポリシリコンの誘電体層
１１０が形成され、リンガラスＰＳＧ層１１２を被覆し
た後、アルミニウムの導電層１１４が積層されてＡ電極
に接続される。コンタクトホールを介してアルミニウム
の導電層１１４とＮ+ 拡散層１０４が接続され、電極Ｂ
に接続される。誘電体層１０６のコンデンサＣ1 と誘電
体層１１０のコンデンサＣ2 とが並列接続され、容量は
Ｃ1 ＋Ｃ2 となる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置、特に複数の
コンデンサを有する集積回路が形成された半導体装置に
関する。
コンデンサを有する集積回路が形成された半導体装置に
関する。
【０００２】
【従来の技術】図３及び図４には従来の半導体装置の一
例が示されている。まず、図３において、Ｐ型半導体基
板３００上にＮ型エピタキシャル層３０２が積層され、
さらにＮ+ 拡散層３０４が形成される。そして、窒化シ
リコンや酸化シリコン等の誘電体層３０６が積層され、
最後にアルミニウムやポリシリコン等の導電層３０８が
積層されて半導体装置が構成される。そして、Ｎ+ 拡散
層３０４を下部電極、導電層３０８を上部電極として電
圧を印加することにより、Ｎ+ 拡散層３０４、誘電体層
３０６、導電層３０８をコンデンサとして動作させる。
例が示されている。まず、図３において、Ｐ型半導体基
板３００上にＮ型エピタキシャル層３０２が積層され、
さらにＮ+ 拡散層３０４が形成される。そして、窒化シ
リコンや酸化シリコン等の誘電体層３０６が積層され、
最後にアルミニウムやポリシリコン等の導電層３０８が
積層されて半導体装置が構成される。そして、Ｎ+ 拡散
層３０４を下部電極、導電層３０８を上部電極として電
圧を印加することにより、Ｎ+ 拡散層３０４、誘電体層
３０６、導電層３０８をコンデンサとして動作させる。
【０００３】一方、図４においては、半導体基板４００
上に酸化シリコン等の絶縁層４０２が積層され、その上
にポリシリコンの導電層４０４が形成される。さらに、
窒化シリコンや酸化シリコン等の誘電体層４０６が積層
され、リンガラスＰＳＧ４０８を被覆した後、アルミニ
ウムの導電層４１０が積層されて半導体装置が構成され
る。そして、ポリシリコンの導電層４０４を下部電極、
導電層４１０を上部電極として電圧を印加することによ
り、ポリシリコンの導電層４０４、誘電体層４０６、導
電層４１０をコンデンサとして動作させる。
上に酸化シリコン等の絶縁層４０２が積層され、その上
にポリシリコンの導電層４０４が形成される。さらに、
窒化シリコンや酸化シリコン等の誘電体層４０６が積層
され、リンガラスＰＳＧ４０８を被覆した後、アルミニ
ウムの導電層４１０が積層されて半導体装置が構成され
る。そして、ポリシリコンの導電層４０４を下部電極、
導電層４１０を上部電極として電圧を印加することによ
り、ポリシリコンの導電層４０４、誘電体層４０６、導
電層４１０をコンデンサとして動作させる。
【０００４】
【発明が解決しようとする課題】このように、従来の半
導体装置では導電層と誘電体層の積層構造によりコンデ
ンサを形成しているが、コンデンサの容量を増大させる
場合にはその電極面積を大きくする必要があり、従って
大容量のコンデンサを得るために素子面積が増大してし
まう問題があった。
導体装置では導電層と誘電体層の積層構造によりコンデ
ンサを形成しているが、コンデンサの容量を増大させる
場合にはその電極面積を大きくする必要があり、従って
大容量のコンデンサを得るために素子面積が増大してし
まう問題があった。
【０００５】もちろん、容量を増大するために誘電体層
の厚さを薄くすることも考えられるが、誘電体を薄くす
ると絶縁耐圧が低下してしまうため、薄膜化にも制限が
ある。
の厚さを薄くすることも考えられるが、誘電体を薄くす
ると絶縁耐圧が低下してしまうため、薄膜化にも制限が
ある。
【０００６】本発明は上記従来技術の有する課題に鑑み
なされたものであり、その目的は素子面積の増大及び絶
縁耐圧の低下を招くことなく大容量のコンデンサを備え
る半導体装置を提供することにある。
なされたものであり、その目的は素子面積の増大及び絶
縁耐圧の低下を招くことなく大容量のコンデンサを備え
る半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体装置は、半導体基板上に複数の
導電層と誘電体層を交互に積層して複数のコンデンサを
形成し、各コンデンサを並列に接続してなることを特徴
とする。
に、本発明に係る半導体装置は、半導体基板上に複数の
導電層と誘電体層を交互に積層して複数のコンデンサを
形成し、各コンデンサを並列に接続してなることを特徴
とする。
【０００８】
【作用】このように、本発明の半導体装置は従来のよう
に一つのコンデンサの容量を増大させるのではなく、複
数のコンデンサを積層して形成し、各コンデンサを並列
に接続することにより素子面積の増大及び絶縁耐圧の低
下を招くことなく容量の増大を図るものである。
に一つのコンデンサの容量を増大させるのではなく、複
数のコンデンサを積層して形成し、各コンデンサを並列
に接続することにより素子面積の増大及び絶縁耐圧の低
下を招くことなく容量の増大を図るものである。
【０００９】
【実施例】以下、図面を用いながら本発明に係る半導体
装置の好適な実施例を説明する。図１には本実施例の半
導体装置の一部断面が示されている。図において、Ｐ型
半導体基板１００上にＮ型エピタキシャル層１０２が積
層され、さらにＮ+ 拡散層１０４が形成される。そし
て、酸化シリコンの誘電体層１０６が約２５ｎｍの厚さ
に形成され、コンデンサを形成すべき領域にポリシリコ
ンの導電層１０８が積層される。次に約５０ｎｍの厚さ
の窒化シリコンの誘電体層１１０が形成され、リン酸ガ
ラスＰＳＧ層１１２を被覆した後、アルミニウムの導電
層１１４，１１４′が積層される。
装置の好適な実施例を説明する。図１には本実施例の半
導体装置の一部断面が示されている。図において、Ｐ型
半導体基板１００上にＮ型エピタキシャル層１０２が積
層され、さらにＮ+ 拡散層１０４が形成される。そし
て、酸化シリコンの誘電体層１０６が約２５ｎｍの厚さ
に形成され、コンデンサを形成すべき領域にポリシリコ
ンの導電層１０８が積層される。次に約５０ｎｍの厚さ
の窒化シリコンの誘電体層１１０が形成され、リン酸ガ
ラスＰＳＧ層１１２を被覆した後、アルミニウムの導電
層１１４，１１４′が積層される。
【００１０】本実施例の半導体装置はこのような積層構
造をなし、コンタクトホールを介してアルミニウムの導
電層１１４とＮ+ 拡散層１０４が接続され、アルミニウ
ムの導電層１１４は電極Ｂに接続される。また、他のア
ルミニウムの導電層１１４′とポリシリコンの導電層１
０８とが接続され、アルミニウムの導電層１１４′はＡ
電極に接続される。このような構成でＡ電極とＢ電極間
に電圧を印加すると、 Ａ電極−ポリシリコン導電層１０８−酸化シリコン誘電
体層１０６−Ｎ+拡散層１０４−Ｂ電極 で構成されるコンデンサＣ1 と、 Ａ電極−ポリシリコン導電層１０８−窒化シリコン誘電
体層１１０−アルミニウム導電層１１４−Ｂ電極 で構成されるコンデンサＣ2 が図１（Ｂ）の等価回路に
示されるように並列接続される構成となり、真空の誘電
率を８．８５４×１０-14 Ｆ／ｃｍ、酸化シリコン、窒
化シリコンの比誘電率を各々３，９，７，６とすれば各
々の容量が Ｃ1 ＝１．３８ｆＦ／μｍ2 Ｃ2 ＝１．３４ｆＦ／μｍ2 であるから、このＡ−Ｂ間に形成される並列接続コンデ
ンサの容量は Ｃ＝Ｃ1 ＋Ｃ2 ＝２．７２ｆＦ／μｍ2 となる。
造をなし、コンタクトホールを介してアルミニウムの導
電層１１４とＮ+ 拡散層１０４が接続され、アルミニウ
ムの導電層１１４は電極Ｂに接続される。また、他のア
ルミニウムの導電層１１４′とポリシリコンの導電層１
０８とが接続され、アルミニウムの導電層１１４′はＡ
電極に接続される。このような構成でＡ電極とＢ電極間
に電圧を印加すると、 Ａ電極−ポリシリコン導電層１０８−酸化シリコン誘電
体層１０６−Ｎ+拡散層１０４−Ｂ電極 で構成されるコンデンサＣ1 と、 Ａ電極−ポリシリコン導電層１０８−窒化シリコン誘電
体層１１０−アルミニウム導電層１１４−Ｂ電極 で構成されるコンデンサＣ2 が図１（Ｂ）の等価回路に
示されるように並列接続される構成となり、真空の誘電
率を８．８５４×１０-14 Ｆ／ｃｍ、酸化シリコン、窒
化シリコンの比誘電率を各々３，９，７，６とすれば各
々の容量が Ｃ1 ＝１．３８ｆＦ／μｍ2 Ｃ2 ＝１．３４ｆＦ／μｍ2 であるから、このＡ−Ｂ間に形成される並列接続コンデ
ンサの容量は Ｃ＝Ｃ1 ＋Ｃ2 ＝２．７２ｆＦ／μｍ2 となる。
【００１１】このように、本実施例では導電層と誘電体
層とを交互に積層してコンデンサを形成し、これらのコ
ンデンサを並列接続する構成として容量の増大を図るも
のであり、素子面積及び絶縁耐圧の低下を招くことなく
容量のみを約２倍に増大することができる。
層とを交互に積層してコンデンサを形成し、これらのコ
ンデンサを並列接続する構成として容量の増大を図るも
のであり、素子面積及び絶縁耐圧の低下を招くことなく
容量のみを約２倍に増大することができる。
【００１２】図２には本発明の他の実施例が示されてい
る。本第２実施例においては、半導体基板２００上に酸
化シリコンの絶縁層２０２、ポリシリコンの導電層２０
４、窒化シリコンの誘電体層２０６が順次積層される。
ここまでの構成は図４に示された従来の半導体装置と同
様であるが、本第２実施例ではさらにこの誘電体層２０
６上にポリシリコンの導電層２０８及び窒化シリコンの
誘電体層２１０を積層している。そして、誘電体層２１
０上にアルミニウムの導電層２１２，２１２′を積層
し、コンタクトホールを介してアルミニウムの導電層２
１２とポリシリコンの導電層２０４とを接続する。
る。本第２実施例においては、半導体基板２００上に酸
化シリコンの絶縁層２０２、ポリシリコンの導電層２０
４、窒化シリコンの誘電体層２０６が順次積層される。
ここまでの構成は図４に示された従来の半導体装置と同
様であるが、本第２実施例ではさらにこの誘電体層２０
６上にポリシリコンの導電層２０８及び窒化シリコンの
誘電体層２１０を積層している。そして、誘電体層２１
０上にアルミニウムの導電層２１２，２１２′を積層
し、コンタクトホールを介してアルミニウムの導電層２
１２とポリシリコンの導電層２０４とを接続する。
【００１３】本第２実施例の半導体装置はこのような構
成を有しており、図２に示すようにＡ電極とＢ電極間に
電圧を印加すると、 Ａ電極−ポリシリコン導電層２０８−誘電体層２０６−
ポリシリコン導電層２０４−Ｂ電極 で構成されるコンデンサＣ1 と、 Ａ電極−ポリシリコン導電層２０８−誘電体層２１０−
アルミニウム導電層２１２−Ｂ電極 で構成されるコンデンサＣ2 が前述の第１実施例と同様
に並列接続される構成となり、Ａ−Ｂ間に形成されるコ
ンデンサの容量を単一のコンデンサに比べ、 Ｃ＝Ｃ1 ＋Ｃ2 と増大させることができる。
成を有しており、図２に示すようにＡ電極とＢ電極間に
電圧を印加すると、 Ａ電極−ポリシリコン導電層２０８−誘電体層２０６−
ポリシリコン導電層２０４−Ｂ電極 で構成されるコンデンサＣ1 と、 Ａ電極−ポリシリコン導電層２０８−誘電体層２１０−
アルミニウム導電層２１２−Ｂ電極 で構成されるコンデンサＣ2 が前述の第１実施例と同様
に並列接続される構成となり、Ａ−Ｂ間に形成されるコ
ンデンサの容量を単一のコンデンサに比べ、 Ｃ＝Ｃ1 ＋Ｃ2 と増大させることができる。
【００１４】なお、上記第１及び第２実施例では２個の
コンデンサを積層して形成する例を示したが、本発明は
もちろんこれに限定されるものではなく、３個あるいは
それ以上のコンデンサを積層して形成し、これらを並列
接続してもよいのは言うまでもない。
コンデンサを積層して形成する例を示したが、本発明は
もちろんこれに限定されるものではなく、３個あるいは
それ以上のコンデンサを積層して形成し、これらを並列
接続してもよいのは言うまでもない。
【００１５】
【発明の効果】以上説明したように、本発明に係る半導
体装置によれば、素子面積の増大及び絶縁耐圧の低下を
招くことなくコンデンサの容量を増大させることが可能
となる。
体装置によれば、素子面積の増大及び絶縁耐圧の低下を
招くことなくコンデンサの容量を増大させることが可能
となる。
【図１】本発明の一実施例の断面図である。
【図２】本発明の他の実施例の断面図である。
【図３】従来装置の断面図である。
【図４】従来装置の断面図である。
１００、２００、３００、４００ 半導体基板 １０８、１１４、２０４、２０８、３０８、４０４、４
１０ 導電層 １０６、１１０、２０６、２１０、３０６、４０６ 誘
電体層
１０ 導電層 １０６、１１０、２０６、２１０、３０６、４０６ 誘
電体層
Claims (1)
- 【請求項１】 半導体基板上に複数の導電層と誘電体層
を交互に積層して複数のコンデンサを形成し、各コンデ
ンサを並列に接続してなることを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3234701A JPH0575021A (ja) | 1991-09-13 | 1991-09-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3234701A JPH0575021A (ja) | 1991-09-13 | 1991-09-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0575021A true JPH0575021A (ja) | 1993-03-26 |
Family
ID=16975049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3234701A Pending JPH0575021A (ja) | 1991-09-13 | 1991-09-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0575021A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0918356A1 (en) * | 1997-11-21 | 1999-05-26 | Nec Corporation | Semiconductor device and manufacturing method thereof |
| EP1205976A2 (en) * | 2000-11-13 | 2002-05-15 | Sharp Kabushiki Kaisha | Semiconductor capacitor device |
| US6885081B2 (en) | 2000-11-13 | 2005-04-26 | Sharp Kabushiki Kaisha | Semiconductor capacitor device having reduced voltage dependence |
| KR100861825B1 (ko) * | 2007-04-27 | 2008-10-07 | 동부일렉트로닉스 주식회사 | 커패시터의 제조방법 |
-
1991
- 1991-09-13 JP JP3234701A patent/JPH0575021A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0918356A1 (en) * | 1997-11-21 | 1999-05-26 | Nec Corporation | Semiconductor device and manufacturing method thereof |
| US6204104B1 (en) | 1997-11-21 | 2001-03-20 | Nec Corporation | Semiconductor device and manufacturing method thereof |
| US6307227B2 (en) | 1997-11-21 | 2001-10-23 | Nec Corporation | Semiconductor device and manufacturing method thereof |
| EP1205976A2 (en) * | 2000-11-13 | 2002-05-15 | Sharp Kabushiki Kaisha | Semiconductor capacitor device |
| EP1205976A3 (en) * | 2000-11-13 | 2004-04-07 | Sharp Kabushiki Kaisha | Semiconductor capacitor device |
| US6885081B2 (en) | 2000-11-13 | 2005-04-26 | Sharp Kabushiki Kaisha | Semiconductor capacitor device having reduced voltage dependence |
| KR100861825B1 (ko) * | 2007-04-27 | 2008-10-07 | 동부일렉트로닉스 주식회사 | 커패시터의 제조방법 |
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