JP7171185B2 - キャパシタ及びこれを含む実装基板 - Google Patents

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Description

本発明は、キャパシタ及びこれを含む実装基板に関するものである。
最近、スマートフォンに搭載される次世代ＡＰ（Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｃｅｓｓｏｒ）又はＰＭＩＣ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ ＩＣ）の場合、軽薄短小化により、通常の積層キャパシタ（ＭＬＣＣ、Ｍｕｌｔｉｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）と対比して、より薄い多層薄膜キャパシタの必要性が増加している傾向にある。特に、主な搭載デバイスが高周波帯域を使用するようになって生じるノイズを改善するデカップリングキャパシタが、軽薄短小化が台頭するにつれて、通常の積層キャパシタでは対応し難しくなって多層キャパシタに対する要求が引き続き増加すると見られている。これは、高周波において繰り返されるデバイスの駆動動作が原因で発生するパワーリップル（Ｐｏｗｅｒ Ｒｉｐｐｌｅ）を調節するためのデカップリング用途のＬＳＣ型の多層薄膜キャパシタへの開発につながることが十分予想される。
従来の多層薄膜キャパシタに関する分野では、多層薄膜キャパシタの開発が増加する傾向により、内部電極層と連結電極との電気的接続の安定性を向上させるための薄膜コンデンサを開示するなど薄膜コンデンサの接続信頼性を改善させるために努力してきたが、従来の薄膜コンデンサが提供する機能に加え、さらなる機能を提供することができる程度には至っていないのが実情である。
韓国登録特許第１０－１２０４５７９号公報 韓国公開特許第２０１４－０１２６０８１号公報 特開２０１３－０５３５５５号公報
本発明が解決しようとするいくつかの課題のうちの一つは、従来の薄膜コンデンサが発揮できる機能に加え、一つのチップで構成される多層薄膜キャパシタ内で容量柔軟性（Ｃａｐａｃｉｔａｎｃｅ Ｆｌｅｘｉｂｉｌｉｔｙ）を実現することができる多層薄膜キャパシタを提供することである。
上述した課題を解決するための方法として、本発明は、一例を通じて新たな構造のキャパシタを提案する。具体的には、本発明の一実施形態によるキャパシタは、第１キャパシタ領域及び第２キャパシタ領域を有する基板を含む本体と、上記本体の外側に配置される第１端子電極、第２端子電極、及び第３端子電極と、を含み、上記第１キャパシタ領域は、複数の第１トレンチと、上記第１キャパシタ領域の上記基板の一面及び上記第１トレンチに配置され、且つ少なくとも一つ以上の第１誘電層、及び上記第１誘電層を間に挟んで配置される第１及び第２電極を有する第１キャパシタ層と、を含み、上記第２キャパシタ領域は、複数の第２トレンチと、上記第２キャパシタ領域の上記基板の一面及び上記第２トレンチに配置され、且つ少なくとも一つ以上の第２誘電層、及び上記第２誘電層を間に挟んで配置される第３及び第４電極を有する第２キャパシタ層と、を含み、上記第２キャパシタ層の比表面積が上記第１キャパシタ層の比表面積よりも大きい。
上述した課題を解決するための方法として、本発明は、他の例を通じて上述した新たな構造のキャパシタを含む実装基板を提案する。具体的には、本発明の他の実施形態によるキャパシタの実装基板は、一面に半導体チップが配置された基板と、実装面である上記基板の他面に配置されるキャパシタと、を含み、上記キャパシタは、第１キャパシタ領域及び第２キャパシタ領域を有する基板を含む本体と、上記本体の外側に配置される第１端子電極、第２端子電極、及び第３端子電極と、を含み、上記第１キャパシタ領域は、複数の第１トレンチと、上記第１キャパシタ領域の上記基板の一面及び上記第１トレンチに配置され、且つ少なくとも一つ以上の第１誘電層、及び上記第１誘電層を間に挟んで配置される第１及び第２電極を有する第１キャパシタ層と、を含み、上記第２キャパシタ領域は、複数の第２トレンチと、上記第２キャパシタ領域の上記基板の一面及び上記第２トレンチに配置され、且つ少なくとも一つ以上の第２誘電層、及び上記第２誘電層を間に挟んで配置される第３及び第４電極を有する第２キャパシタ層と、を含み、上記第２キャパシタ層の比表面積が上記第１キャパシタ層の比表面積よりも大きい。
本発明による様々な効果のうちの一効果は、同一のチップサイズ内において電極層の層数と誘電層の層数が互いに同一の場合、キャパシタの容量を最大化するとともに、容量柔軟性を有する多層薄膜キャパシタを提供できることである。
本発明の一実施形態によるキャパシタの斜視図を概略的に示すものである。 本発明の一実施形態によるキャパシタの図１のＩ－Ｉ'による断面図を概略的に示すものである。 図１のＩ－Ｉ'による断面図であって、最下端部に位置する電極がドーピング層である本発明の一実施形態によるキャパシタの断面図を概略的に示すものである。 階段状の引き出し部を含む第１及び第２キャパシタ層を有する本発明の一実施形態によるキャパシタの断面図を概略的に示すものである。 引き出し部の断面図を拡大して示すものである。 引き出し部の平面図を拡大して示すものである。 本発明の第１及び第２トレンチの上面の様々な形状を概略的に示す平面図である。 本発明の第１及び第２トレンチの上面の様々な形状を概略的に示す平面図である。 本発明の第１及び第２トレンチの上面の様々な形状を概略的に示す平面図である。 本発明の第１及び第２トレンチの上面の様々な形状を概略的に示す平面図である。 本発明の他の実施形態によるキャパシタの断面図を概略的に示すものである。 本発明の第１及び第２トレンチの上面の様々な形状を概略的に示す平面図である。 本発明の第１及び第２トレンチの上面の様々な形状を概略的に示す平面図である。 本発明の第１及び第２トレンチの上面の様々な形状を概略的に示す平面図である。 本発明の第１及び第２トレンチの上面の様々な形状を概略的に示す平面図である。 本発明の第１及び第２トレンチの上面の様々な形状を概略的に示す平面図である。 本発明の第１及び第２トレンチの上面の様々な形状を概略的に示す平面図である。 本発明の第１及び第２トレンチの上面の様々な形状を概略的に示す平面図である。 本発明の第１及び第２トレンチの上面の様々な形状を概略的に示す平面図である。 本発明の第１及び第２トレンチの上面の様々な形状を概略的に示す平面図である。 本発明の第１及び第２トレンチの上面の様々な形状を概略的に示す平面図である。 本発明の他の実施形態によるキャパシタの実装基板の断面図を概略的に示すものである。
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（又は強調表示や簡略化表示）がされることがあり、図面上の同一の符号で示される要素は同一の要素である。
図面に示すＸ方向、Ｙ方向、及びＺ方向は、それぞれ幅方向、長さ方向、及び厚さ方向と定義することができる。
キャパシタ
図１は本発明の一実施形態によるキャパシタ１００の斜視図を概略的に示すものであり、図２は本発明の一実施形態によるキャパシタ１００の図１のＩ－Ｉ'による断面図を概略的に示すものである。
図１及び図２を参照して、本発明のキャパシタの構造を説明する。
キャパシタ１００は、本体１０１と、本体１０１の外側に配置される第１端子電極１９１、第２端子電極１９２、及び第３端子電極１９３と、を含む。
本体１０１の形状は、特に制限されないが、一般的に六面体形状であることができる。また、その寸法に特に制限はないが、例えば、０．６ｍｍ×０．３ｍｍであるか、又は１．０ｍｍ×０．５ｍｍのサイズであることができる。
本体１０１は基板１１０を含む。基板１１０は、Ｓｉ、ＳｉＯ２、Ａｌ２Ｏ３、ＭｇＯ、ＬａＡｌＯ３、及びＳｒＴｉＯ３からなる群より選択されるいずれか、又はこれらの組み合わせであることができる。
基板１１０は、第１キャパシタ領域Ｓ１及び第２キャパシタ領域Ｓ２で構成される。
第１キャパシタ領域Ｓ１には複数の第１トレンチ１０５ａが配置される。第１トレンチ１０５ａとは、第１キャパシタ領域Ｓ１の基板１１０の一面から基板１１０の内側に向かって深さ方向（Ｚ）に一定の深さで貫入して形成されたものを意味する。
第１トレンチ１０５ａ、及び第１キャパシタ領域Ｓ１の上部には第１キャパシタ層１２０ａが配置される。
第１キャパシタ層１２０ａは、第１誘電層１１１と、第１誘電層１１１を間に挟んで交互に配置される第１電極１２１及び第２電極１２２と、を含む。
第１及び第２電極１２１、１２２は、導電性材料を用いて形成されることができる。第１及び第２電極１２１、１２２の材料は、第１誘電層１１１として何を使用するかによって決定されることができる。第１誘電層１１１が金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）などの常誘電体で形成される場合に、第１及び第２電極１２１、１２２の材料は、窒化金属（ｍｅｔａｌ ｎｉｔｒｉｄｅ）を含むことができる。例えば、第１及び第２電極１２１、１２２は、ＴｉＮであってもよいが、これに制限されるものではない。
第１及び第２電極１２１、１２２は、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）又はＡＶＤ（Ａｔｏｍｉｃ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）工程を用いて形成されることができるが、これに制限されるものではない。第１及び第２電極１２１、１２２は、２００ｎｍ以下の厚さを有することができる。
第１誘電層１１１は、金属酸化物などの常誘電体で形成されることができる。第１誘電層１１１は、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２のような金属酸化物のいずれか、又はこれらの組み合わせを含むことができる。第１誘電層１１１は、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２のような金属酸化物を単一の材料で形成することができる。これとは異なり、第１誘電層１１１は、絶縁特性を向上させるために、複合層で形成することもできる。第１誘電層１１１が複合層である場合、第１誘電層１１１は、ＺｒＯ２－Ａｌ２Ｏ３－ＺｒＯ２の複合層であることができる。また、第１誘電層１１１は、約５０ｎｍ以下の厚さを有することができる。
第１誘電層１１１は、ＡＬＤ又はＡＶＤ工程を用いて形成されることができるが、これに制限されるものではない。
第１電極１２１及び第２電極１２２は第１誘電層１１１を間に挟んで互いに対向するように配置され、第１キャパシタ層１２０ａは、第１電極１２１及び第２電極１２２にそれぞれ異なる極性の電圧が印加される際に、キャパシタとして動作することができる。
すなわち、第１電極１２１及び第２電極１２２が第１誘電層１１１を間に挟んで互いに交互に配置されることにより、ＭＩＭ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌ）の構造を有する第１キャパシタ層１２０ａが形成される。
第２キャパシタ領域Ｓ２には複数の第２トレンチ１０５ｂが配置される。第２トレンチ１０５ｂとは、第２キャパシタ領域Ｓ２の基板１１０の一面から基板１１０の内側に向かって深さ方向（Ｚ）に一定の深さで貫入して形成されたものを意味する。
第２トレンチ１０５ｂ、及び第２キャパシタ領域Ｓ２の上部には第２キャパシタ層１２０ｂが配置される。
第２キャパシタ層１２０ｂは、第２誘電層１１２と、第２誘電層１１２を間に挟んで交互に配置される第３電極１２３及び第４電極１２４と、を含む。
第３及び第４電極１２３、１２４は、導電性材料を用いて形成されることができる。第３及び第４電極１２３、１２４の材料は、第２誘電層１１２として何を使用するかによって決定されることができる。第２誘電層１１２が金属酸化物などの常誘電体で形成される場合に、第３及び第４電極１２３、１２４の材料は、窒化金属を含むことができる。例えば、第３及び第４電極１２３、１２４は、ＴｉＮであってもよいが、これに制限されるものではない。
第３及び第４電極１２３、１２４は、ＡＬＤ又はＡＶＤ工程を用いて形成されることができるが、これに制限されるものではない。第３及び第４電極１２３、１２４は、２００ｎｍ以下の厚さを有することができる。
第２誘電層１１２は、金属酸化物などの常誘電体で形成されることができる。第２誘電層１１２は、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２のような金属酸化物のいずれか、又はこれらの組み合わせを含むことができる。第２誘電層１１２は、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２のような金属酸化物を単一の材料で形成することができる。これとは異なり、第２誘電層１１２は、絶縁特性を向上させるために、複合層で形成することもできる。第２誘電層１１２が複合層である場合、第２誘電層１１２は、ＺｒＯ２－Ａｌ２Ｏ３－ＺｒＯ２の複合層で形成されることができる。第２誘電層１１２は、約５０ｎｍ以下の厚さを有することができる。
第２誘電層１１２は、ＡＬＤ又はＡＶＤ工程を用いて形成されることができるが、これに制限されるものではない。
第３電極１２３及び第４電極１２４は第２誘電層１１２を間に挟んで互いに対向するように配置され、第２キャパシタ層１２０ｂは、第３電極１２３及び第４電極１２４にそれぞれ異なる極性の電圧が印加される際に、キャパシタとして動作することができる。
すなわち、第３電極１２３及び第４電極１２４が第２誘電層１１２を間に挟んで互いに交互に配置されることにより、ＭＩＭの構造を有する第２キャパシタ層１２０ｂが形成される。
これとは異なり、図３に示すキャパシタ１００'を参照すると、第１～第４電極１２１、１２２、１２３、１２４のうち最下層に配置された電極は、基板１１０にｎ型の不純物を注入して形成されたドーピング層１２１'、１２３'であることができる。
第１キャパシタ層１２０ａ及び第２キャパシタ層１２０ｂの上部には、第１キャパシタ層１２０ａ及び第２キャパシタ層１２０ｂをカバーするように、第１絶縁層１８１が配置されることができる。第１絶縁層１８１は、シリコン酸化物（ＳｉＯ２）であってもよいが、これに制限されるものではない。
第１絶縁層１８１には、第１連結電極層Ｍ１及び第２連結電極層Ｍ２を含ませることができる。第１連結電極層Ｍ１及び第２連結電極層Ｍ２は、導電性材料を用いて形成されることができ、例えば、ＴｉＮのような窒化金属を用いることができる。
第１連結電極層Ｍ１及び第２連結電極層Ｍ２は、第１～第４電極１２１、１２２、１２３、１２４が、それぞれ第１端子電極１９１、第２端子電極１９２、及び第３端子電極１９３のいずれかと連結されるようにすることができる。
第１電極１２１は、第１導電性ビア１７１を介して第１連結電極層Ｍ１と電気的に連結される。第１電極１２１と連結された第１連結電極層Ｍ１は、第２導電性ビア１７２を介して、第１端子電極１９１と電気的に連結された第２連結電極層Ｍ２と連結される。
第２電極１２２は、第１導電性ビア１７１を介して第１連結電極層Ｍ１と電気的に連結される。第２電極１２２と連結された第１連結電極層Ｍ１は、第２導電性ビア１７２を介して、第３端子電極１９３と電気的に連結された第２連結電極層Ｍ２と連結される。
第３電極１２３は、第１導電性ビア１７１を介して第１連結電極層Ｍ１と電気的に連結される。第３電極１２３と連結された第１連結電極層Ｍ１は、第２導電性ビア１７２を介して、第２端子電極１９２と電気的に連結された第２連結電極層Ｍ２と連結される。
第４電極１２４は、第１導電性ビア１７１を介して第１連結電極層Ｍ１と電気的に連結される。第４電極１２４と連結された第１連結電極層Ｍ１は、第２導電性ビア１７２を介して、第３端子電極１９３と電気的に連結された第２連結電極層Ｍ２と連結される。
すなわち、第１電極１２１は第１端子電極１９１と連結され、第２及び第４電極１２２、１２４は第３端子電極１９３と連結され、第３電極１２３は第２端子電極１９２と連結される。
したがって、本発明の一実施形態によるキャパシタ１００は、ユーザーが、第１端子電極１９１、第２端子電極１９２、及び第３端子電極１９３のうちいずれの電極を選択するかに応じて、本発明の一実施形態によるキャパシタ１００の容量が異なり得る。
第１端子電極１９１、第２端子電極１９２、及び第３端子電極１９３は、それぞれ第１絶縁層１８１上において第２連結電極層Ｍ２と接するように配置されることができる。第１端子電極１９１、第２端子電極１９２、及び第３端子電極１９３は、Ｔｉ／Ｗ、Ｔｉ／Ｃｕ、Ｔｉ／Ａｌなどでシード層を形成し、シード層上にＡｕ、Ｃｕ、Ｓｎなどでメッキ層を形成することで製作することができる。
第１絶縁層１８１上にはエポキシ（Ｅｐｏｘｙ）のようなポリマーを用いて形成される第２絶縁層１８２が形成されることができる。第２絶縁層１８２は、第１端子電極１９１、第２端子電極１９２、及び第３端子電極１９３の間で互いを絶縁させる役割を果たすことができる。
第１～第４電極１２１、１２２、１２３、１２４と、第１～第３端子電極１９１、１９２、１９３とを連結する方法は、上述した内容に限定されるものではなく、図４～図６に示すように、階段状の引き出し部を用いることも可能である。
以下、図４～図６を参照して、階段状の引き出し部を用いて、第１～第４電極１２１、１２２、１２３、１２４と、第１～第３端子電極１９１、１９２、１９３とを連結する方法について説明する。
第１キャパシタ層１２０ａは、第１キャパシタ層１２０ａから外側に向かって低くなり、第１電極１２１、第１誘電層１１１、及び第２電極１２２が積層されて形成される第１引き出し部Ｃ１及び第２引き出し部Ｃ２を含む。
第２キャパシタ層１２０ｂは、第２キャパシタ層１２０ｂから外側に向かって低くなり、第３電極１２３、第２誘電層１１２、及び第４電極１２４が積層されて形成される第３引き出し部Ｃ３及び第４引き出し部Ｃ４を含む。
第１～第４引き出し部Ｃ１、Ｃ２、Ｃ３、Ｃ４上には第１～第４引き出し部Ｃ１、Ｃ２、Ｃ３、Ｃ４をカバーするように配置される絶縁層１８１'が配置される。第１～第４引き出し部Ｃ１、Ｃ２、Ｃ３、Ｃ４上に配置される絶縁層１８１'は、ポリマー又はＳｉＯ２であってもよいが、これに制限されるものではない。
図５及び図６を参照すると、第１引き出し部Ｃ１をカバーするように配置された絶縁層１８１'には第１開口１７６が形成される。第１開口１７６は、第１電極１２１に対応する位置に一方向に長く形成されることができる。また、第２引き出し部Ｃ２をカバーするように配置された絶縁層１８１'には第２開口１７６が形成される。第２開口１７６は、第２電極１２２に対応する位置に一方向に長く形成されることができる。
第１及び第２開口１７６が一方向に長く形成されることにより、導電層１７５と第１電極１２１との間の接触性を向上させることができる。
第３引き出し部Ｃ３は、第１引き出し部Ｃ１と同様に、第３電極１２３に対応する位置に第１開口が形成され、第４引き出し部Ｃ４は、第２引き出し部Ｃ２と同様に、第４電極１２４に対応する位置に第２開口が形成される。
絶縁層１８１'上には、第１及び第２開口を充填するように配置され、連結電極層Ｍ１'と連結される導電層１７５が配置される。
図４に示すように、階段状の引き出し部を用いる場合には、単層の連結電極層Ｍ１'を介して第１～第４電極１２１、１２２、１２３、１２４と、第１～第３端子電極１９１、１９２、１９３とを連結することができる。すなわち、連結電極層の数を減らすことにより、キャパシタを薄膜化することができる。
図７～図１０は、本発明の第１及び第２トレンチの上面の様々な形状を概略的に示す平面図である。
図７～図１０を参照すると、第２キャパシタ領域Ｓ２の第２キャパシタ層１２０ｂの比表面積が、第１キャパシタ領域Ｓ１の第１キャパシタ層１２０ａの比表面積よりも大きいことが分かる。ここで、比表面積とは、該当するキャパシタ領域の体積当たりのキャパシタ層の表面積のことである。
このような第１及び第２キャパシタ層１２０ａ、１２０ｂの比表面積は、第１及び第２キャパシタ領域Ｓ１、Ｓ２に配置される第１及び第２トレンチ１０５ａ、１０５ｂの数を調節することによって制御されることができる。例えば、第１キャパシタ領域Ｓ１に配置される第１トレンチ１０５ａの数は、第２キャパシタ領域Ｓ２に配置される第２トレンチ１０５ｂの数よりも少なければよい。
図２を参照すると、本発明の一実施形態によるキャパシタ１００は、３つの端子電極１９１、１９２、１９３がすべて電子デバイスで連結される場合に、第１及び第２キャパシタ層１２０ａ、１２０ｂがともに容量を実現することにより、キャパシタ１００の最大容量を実現することができる。これとは異なり、状況に応じて少ない容量だけが要求される場合には、第１端子電極１９１及び第３端子電極１９３だけを活性化するか、又は第２端子電極１９２及び第３端子電極１９３だけを活性化することも可能である。これにより、本発明の一実施形態によるキャパシタ１００には、容量を異ならせるキャパシタをさらに用いることなく、容量柔軟性を実現することができるという長所がある。
例えば、第１及び第２キャパシタ層１２０ａ、１２０ｂの比表面積が同一となるように第１及び第２トレンチ１０５ａ、１０５ｂを形成すると、第１～第３端子電極１９１、１９２、１９３のすべてを活性化する場合に最大容量を有するようになり、第１及び第３端子電極１９１、１９３だけを形成すると、最大容量の５０％に相当する容量を有するようになる。すなわち、本発明の一実施形態によるキャパシタ１００は、３つの端子電極のうち一部又は全部を選択的に活性化することにより、２種類以上の容量を実現することができる。
また、第１及び第２キャパシタ層１２０ａ、１２０ｂの比表面積を異ならせる場合は、３つの端子電極のうち一部又は全部を選択的に活性化することにより、３種類の容量を実現することができる。
例えば、第１キャパシタ領域Ｓ１の容量が７０ｎＦ、第２キャパシタ領域Ｓ２の容量が１３０ｎＦの場合において、第１～第３端子電極１９１、１９２、１９３をすべて活性化すると、最大容量である２００ｎＦを得ることができる。しかし、第１及び第３端子電極１９１、１９３だけを活性化する場合には７０ｎＦを得ることができ、第２及び第３端子電極１９２、１９３だけを活性化する場合には１３０ｎＦを得ることができる。
すなわち、本発明の一実施形態によるキャパシタ１００は、第１及び第２トレンチ１０５ａ、１０５ｂを用いることにより、キャパシタの容量を従来に比べて大幅に向上させることができるとともに、ユーザーの選択によって容量を調節できる容量柔軟性を有することができる。
図７を参照すると、本発明の一実施形態によるキャパシタ１００は、第１方向（Ｘ）において第１キャパシタ領域Ｓ１及び第２キャパシタ領域Ｓ２に配置される。この際、第１キャパシタ領域Ｓ１に配置される第１トレンチ１０５ａの単位面積当たりの数は、第２キャパシタ領域Ｓ２に配置される第２トレンチ１０５ｂの単位面積当たりの数に比べて少ないことが確認できる。第１トレンチ１０５ａ及び第２トレンチ１０５ｂは、上面の形状が円形であるスポット（ｓｐｏｔ）状であることができるが、これに制限されるものではない。また、第１トレンチ１０５ａ及び第２トレンチ１０５ｂの上面の幅（又は直径）は、互いに同一であればよい。ここで、同一であるとは、製造誤差を考慮して実質的に同一であることを意味する。
第１キャパシタ領域Ｓ１に配置される第１トレンチ１０５ａの数が第２キャパシタ領域Ｓ２に配置される第２トレンチ１０５ｂの数よりも少ないため、第１キャパシタ領域Ｓ１に配置される第１キャパシタ層１２０ａの比表面積が、第２キャパシタ領域Ｓ２に配置される第２キャパシタ層１２０ｂの比表面積よりも小さくなる。これにより、第１キャパシタ領域Ｓ１の第１キャパシタ層１２０ａで実現される容量（ｃａｐａｃｉｔａｎｃｅ）が、第２キャパシタ領域Ｓ２の第２キャパシタ層１２０ｂで実現される容量よりも小さくなる。
まとめると、ユーザーが、本発明の一実施形態によるキャパシタ１００の３つの端子電極のうち一部又は全部を選択的に活性化することにより、３種類の容量を実現することができる。
図８は、図７の実施形態とは異なり、第１方向（Ｘ）と直交する第２方向（Ｙ）に第１キャパシタ領域Ｓ１及び第２キャパシタ領域Ｓ２に配置されることができる。
また、図９及び図１０を参照すると、第１及び第２トレンチ１０５ａ、１０５ｂは、一方向に長く形成された溝状であることができる。図９及び図１０には、直線の溝状だけが示されているが、直線ではなく、曲線の溝状に形成されることもできる。
図１１は本発明の他の実施形態によるキャパシタの断面図を概略的に示すものである。
キャパシタ２００は、本体２０１と、本体２０１の外側に配置される第１端子電極２９１、第２端子電極２９２、及び第３端子電極２９３と、を含む。
本体２０１の形状は、特に制限されないが、一般的に六面体形状であることができる。また、その寸法に特に制限はないが、例えば、０．６ｍｍ×０．３ｍｍであるか、又は１．０ｍｍ×０．５ｍｍのサイズであることができる。
本体２０１は基板２１０を含む。基板２１０は、Ｓｉ、ＳｉＯ２、Ａｌ２Ｏ３、ＭｇＯ、ＬａＡｌＯ３、及びＳｒＴｉＯ３からなる群より選択されるいずれか、又はこれらの組み合わせであることができる。
基板２１０は、第１キャパシタ領域Ｓ１及び第２キャパシタ領域Ｓ２で構成される。
第１キャパシタ領域Ｓ１には複数の第１トレンチ２０５ａが配置される。第１トレンチ２０５ａとは、第１キャパシタ領域Ｓ１の基板２１０の一面から基板２１０の内側に向かって深さ方向（Ｚ）に一定の深さで貫入して形成されたものを意味する。
第１トレンチ２０５ａ、及び第１キャパシタ領域Ｓ１の上部には第１キャパシタ層２２０ａが配置される。
第１キャパシタ層２２０ａは、第１誘電層２１１と、第１誘電層２１１を間に挟んで交互に配置される第１電極２２１及び第２電極２２２と、を含む。
第１及び第２電極２２１、２２２は、導電性材料を用いて形成されることができる。第１及び第２電極２２１、２２２の材料は、第１誘電層２１１として何を使用するかによって決定されることができる。第１誘電層２１１が金属酸化物などの常誘電体で形成される場合に、第１及び第２電極２２１、２２２の材料は、窒化金属を含むことができる。例えば、第１及び第２電極２２１、２２２は、ＴｉＮであってもよいが、これに制限されるものではない。
第１及び第２電極２２１、２２２は、ＡＬＤ又はＡＶＤ工程を用いて形成されることができるが、これに制限されるものではない。第１及び第２電極２２１、２２２は、２００ｎｍ以下の厚さを有することができる。
第１誘電層２１１は、金属酸化物などの常誘電体で形成されることができる。第１誘電層２１１は、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２のような金属酸化物のいずれか、又はこれらの組み合わせを含むことができる。第１誘電層２１１は、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２のような金属酸化物を単一の材料で形成することができる。これとは異なり、第１誘電層２１１は、絶縁特性を向上させるために、複合層で形成することもできる。第１誘電層２１１が複合層である場合、第１誘電層２１１は、ＺｒＯ２－Ａｌ２Ｏ３－ＺｒＯ２の複合層であることができる。また、第１誘電層２１１は、約５０ｎｍ以下の厚さを有することができる。
第１誘電層２１１は、ＡＬＤ又はＡＶＤ工程を用いて形成されることができるが、これに制限されるものではない。
第１電極２２１及び第２電極２２２は第１誘電層２１１を間に挟んで互いに対向するように配置され、第１キャパシタ層２２０ａは、第１電極２２１及び第２電極２２２にそれぞれ異なる極性の電圧が印加される際に、キャパシタとして動作することができる。
すなわち、第１電極２２１及び第２電極２２２が第１誘電層２１１を間に挟んで互いに交互に配置されることにより、ＭＩＭ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌ）の構造を有する第１キャパシタ層２２０ａが形成される。
第２キャパシタ領域Ｓ２には複数の第２トレンチ２０５ｂが配置される。第２トレンチ２０５ｂとは、第２キャパシタ領域Ｓ２の基板２１０の一面から基板２１０の内側に向かって深さ方向（Ｚ）に一定の深さで貫入して形成されたものを意味する。
第２トレンチ２０５ｂ、及び第２キャパシタ領域Ｓ２の上部には第２キャパシタ層２２０ｂが配置される。
第２キャパシタ層２２０ｂは、第２誘電層２１２と、第２誘電層２１２を間に挟んで交互に配置される第３電極２２３及び第４電極２２４と、を含む。
第３及び第４電極２２３、２２４は、導電性材料を用いて形成されることができる。第３及び第４電極２２３、２２４の材料は、第２誘電層２１２として何を使用するかによって決定されることができる。第２誘電層２１２が金属酸化物などの常誘電体で形成される場合に、第３及び第４電極２２３、２２４の材料は、窒化金属を含むことができる。例えば、第１及び第２電極２２１、２２２は、ＴｉＮであってもよいが、これに制限されるものではない。
第３及び第４電極２２３、２２４は、ＡＬＤ又はＡＶＤ工程を用いて形成されることができるが、これに制限されるものではない。第３及び第４電極２２３、２２４は、２００ｎｍ以下の厚さを有することができる。
第２誘電層２１２は、金属酸化物などの常誘電体で形成されることができる。第２誘電層２１２は、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２のような金属酸化物のいずれか、又はこれらの組み合わせを含むことができる。第２誘電層２１２は、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２のような金属酸化物を単一の材料で形成することができる。これとは異なり、第２誘電層２１２は、絶縁特性を向上させるために、複合層で形成することもできる。第２誘電層２１２が複合層である場合、第２誘電層２１２は、ＺｒＯ２－Ａｌ２Ｏ３－ＺｒＯ２の複合層であることができる。第２誘電層２１２は、約５０ｎｍ以下の厚さを有することができる。
第２誘電層２１２は、ＡＬＤ又はＡＶＤ工程を用いて形成されることができるが、これに制限されるものではない。
第３電極２２３及び第４電極２２４は第２誘電層２１２を間に挟んで互いに対向するように配置され、第２キャパシタ層２２０ｂは、第３電極２２３及び第４電極２２４にそれぞれ異なる極性の電圧が印加される際に、キャパシタとして動作することができる。
すなわち、第３電極２２３及び第４電極２２４が第２誘電層２１２を間に挟んで互いに交互に配置されることにより、ＭＩＭの構造を有する第２キャパシタ層２２０ｂが形成される。
第１キャパシタ層２２０ａ及び第２キャパシタ層２２０ｂの上部には、第１キャパシタ層２２０ａ及び第２キャパシタ層２２０ｂをカバーするように、第１絶縁層２８１が配置されることができる。第１絶縁層２８１は、シリコン酸化物（ＳｉＯ２）であってもよいが、これに制限されるものではない。
第１絶縁層２８１には、第１連結電極層Ｍ１及び第２連結電極層Ｍ２を含ませることができる。第１連結電極層Ｍ１及び第２連結電極層Ｍ２は、導電性材料を用いて形成されることができ、例えば、ＴｉＮのような窒化金属を用いることができる。
第１連結電極層Ｍ１及び第２連結電極層Ｍ２は、第１～第４電極２２１、２２２、２２３、２２４が、それぞれ第１端子電極２９１、第２端子電極２９２、及び第３端子電極２９３のいずれかと連結されるようにすることができる。
第１電極２２１は、第１導電性ビア２７１を介して第１連結電極層Ｍ１と電気的に連結される。第１電極２２１と連結された第１連結電極層Ｍ１は、第２導電性ビア２７２を介して、第１端子電極２９１と電気的に連結された第２連結電極層Ｍ２と連結される。
第２電極２２２は、第１導電性ビア２７１を介して第１連結電極層Ｍ１と電気的に連結される。第２電極２２２と連結された第１連結電極層Ｍ１は、第２導電性ビア２７２を介して、第３端子電極２９３と電気的に連結された第２連結電極層Ｍ２と連結される。
第３電極２２３は、第１導電性ビア２７１を介して第１連結電極層Ｍ１と電気的に連結される。第３電極２２３と連結された第１連結電極層Ｍ１は、第２導電性ビア２７２を介して、第２端子電極２９２と電気的に連結された第２連結電極層Ｍ２と連結される。
第４電極２２４は、第１導電性ビア２７１を介して第１連結電極層Ｍ１と電気的に連結される。第４電極２２４と連結された第１連結電極層Ｍ１は、第２導電性ビア２７２を介して、第３端子電極２９３と電気的に連結された第２連結電極層Ｍ２と連結される。
すなわち、第１電極２２１は第１端子電極２９１と連結され、第２及び第４電極２２２、２２４は第３端子電極２９３と連結され、第３電極２２３は第２端子電極２９２と連結される。
したがって、本発明の他の実施形態によるキャパシタ２００は、ユーザーが、第１端子電極２９１、第２端子電極２９２、及び第３端子電極２９３のうちいずれの電極を選択するかに応じて、本発明の他の実施形態によるキャパシタ２００の容量が異なり得る。
第１端子電極２９１、第２端子電極２９２、及び第３端子電極２９３は、それぞれ第１絶縁層２８１上において第２連結電極層Ｍ２と接するように配置されることができる。第１端子電極２９１、第２端子電極２９２、及び第３端子電極２９３は、Ｔｉ／Ｗ、Ｔｉ／Ｃｕ、Ｔｉ／Ａｌなどでシード層を形成し、シード層上にＡｕ、Ｃｕ、Ｓｎなどでメッキ層を形成することで製作することができる。
第１絶縁層２８１上にはエポキシのようなポリマーを用いて形成される第２絶縁層２８２が形成されることができる。第２絶縁層２８２は、第１端子電極２９１、第２端子電極２９２、及び第３端子電極２９３の間で互いを絶縁させる役割を果たすことができる。
図１２～図２１は、本発明の第１及び第２トレンチの上面の様々な形状を概略的に示す平面図である。
図１２～図２１を参照すると、第２キャパシタ領域Ｓ２の第２キャパシタ層２２０ｂの比表面積が、第１キャパシタ領域Ｓ１の第１キャパシタ層２２０ａの比表面積よりも大きいことが分かる。
このような第１及び第２キャパシタ層１２０ａ、１２０ｂの比表面積は、第１及び第２トレンチ２０５ａ、２０５ｂの幅又は深さ、すなわち、サイズを調節することによって制御されることができる。これに加え、第１及び第２キャパシタ層１２０ａ、１２０ｂの比表面積は、第１及び第２トレンチ２０５ａ、２０５ｂの単位面積当たりの数を調節して制御されることができる。
例えば、図１１及び図１２を参照すると、第１キャパシタ領域Ｓ１に配置される第１トレンチ２０５ａの幅又は深さは、第２キャパシタ領域Ｓ２に配置される第２トレンチ２０５ｂの幅又は深さよりも小さければよい。但し、この場合にも、第２キャパシタ領域Ｓ２の第２キャパシタ層２２０ｂの比表面積が、第１キャパシタ領域Ｓ１の第１キャパシタ層２２０ａの比表面積よりも大きくなるように、第１及び第２トレンチ２０５ａ、２０５ｂの単位面積当たりの数を調節することができる。
一般に、トレンチは、基板の一面をエッチング（ｅｔｃｈｉｎｇ）して形成されるが、トレンチの深さを深く形成すると、トレンチの幅も比例して大きくなる。したがって、本発明の他の実施形態によるキャパシタ２００は、第１及び第２トレンチ２０５ａ、２０５ｂの形成時に、第１及び第２トレンチ２０５ａ、２０５ｂを形成するためのマスクの露出領域の幅（又は直径）を調節して、一回の工程で第１及び第２トレンチ２０５ａ、２０５ｂを形成することができる。
第１及び第２キャパシタ領域Ｓ１、Ｓ２は、図１２及び図１３のように、第１方向（Ｘ）に配列されるか、又は図１４及び図１５のように、第２方向（Ｙ）に配列されることができる。
第１及び第２トレンチ２０５ａ、２０５ｂの上面の形状は、図１２に示すような円形のスポット状、図１３のような直線の溝、又は図１７のような曲線の溝であることができる。これとは異なり、図１６に示すように、第１及び第２トレンチ２０５ａ、２０５ｂの上面の形状は、十字状であることができる。
一方、トレンチの深さが深くなるほど、また、単位面積当たりのトレンチの数が増加するほど、トレンチを構成する側壁が小さな力でも簡単に崩れるという問題がある。しかし、トレンチの形状を曲線の溝又は十字状にすることにより、トレンチの側壁の剛性を増加させることができる。
第１及び第２トレンチ２０５ａ、２０５ｂの形状は、一つのチップにおいて互いに同一である必要はない。
例えば、図１８のように、第１方向（Ｘ）に第１及び第２キャパシタ領域Ｓ１、Ｓ２を配列し、第１トレンチ２０５ａは直線の溝状、第２トレンチ２０５ｂはスポット状とすることができる。
また、図１９のように、第２方向（Ｙ）に第１及び第２キャパシタ領域Ｓ１、Ｓ２を配列し、第１トレンチ２０５ａはスポット状、第２トレンチ２０５ｂは直線の溝状とすることができる。
また、第１及び第２キャパシタ領域Ｓ１、Ｓ２が占める広さは、上述のように、同一であればよいが、これに制限されるものではない。
例えば、図２０のように、第１方向（Ｘ）に第１及び第２キャパシタ領域Ｓ１、Ｓ２を配列し、第１キャパシタ領域Ｓ１が占める広さを第２キャパシタ領域Ｓ２が占める広さよりも狭く形成することも可能である。又は図２１のように、第２方向（Ｙ）に第１及び第２キャパシタ領域Ｓ１、Ｓ２を配列し、第１キャパシタ領域Ｓ１が占める広さを第２キャパシタ領域Ｓ２が占める広さよりも狭く形成することも可能である。
キャパシタの実装基板
図２２は本発明の他の実施形態によるキャパシタの実装基板の断面図を概略的に示すものである。
図２２を参照すると、本発明の他の実施形態によるキャパシタの実装基板１０００は、基板２１０と、基板２１０の一面に配置される半導体チップ２２０と、基板２１０の他面に配置されるキャパシタ１００と、を含む。
この際、キャパシタ１００は、本明細書で説明した一実施形態によるキャパシタ１００、図３に示すキャパシタ１００'、又は他の一実施形態によるキャパシタ２００が用いられることができる。本発明の一実施形態によるキャパシタ１００をいわゆる薄膜キャパシタとしているが、薄膜キャパシタは、従来の積層セラミックキャパシタとは異なって低ＥＳＬを有するという長所があるため、最近はＡＰ用のデカップリングキャパシタ（Ｄｅｃｏｕｐｌｉｎｇ Ｃａｐａｃｉｔｏｒ）への適用が検討されている。特に、キャパシタがデカールプリングキャパシタとして用いられる場合、ＡＰに隣接して配置する必要があるため、本発明の他の実施形態によるキャパシタの実装基板１０００は、ＡＰとして用いられる半導体チップ２２０を基板２１０の一面に配置し、半導体チップ２２０と対向する位置の基板２１０の他面にキャパシタ１００を配置することができる。
このように、半導体チップ２２０と対向する位置に配置されるキャパシタ１００をＬＳＣ（Ｌａｎｄ－ｓｉｄｅ Ｃａｐａｃｉｔｏｒ）と言う。このようなＬＳＣ型のキャパシタ１００は、半導体チップ２２０と対向する位置の基板２１０の他面に配置されるため、基板２１０をメイン基板３１０に実装するためには、半田ボール（Ｓｏｌｄｅｒ Ｂａｌｌ）２３０よりも厚さが薄くなければならず、できるだけ小型に設計してキャパシタ１００が実装される面積を減少させる必要がある。
本発明の他の実施形態によるキャパシタの実装基板１０００は、上述した本発明の様々な実施形態のキャパシタを用いるため、小面積でも高いキャパシタ容量を有するとともに、容量柔軟性を有することができる。
以上、本発明の実施形態について詳細に説明したが、本発明の範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
１００ キャパシタ
１０１ 本体
１０５ａ、１０５ｂ トレンチ
１１１、１１２ 誘電層
１２０ａ、１２０ｂ キャパシタ層
１２１、１２２、１２３、１２４ 電極
１８１、１８２ 絶縁層
１９１、１９２、１９３ 端子電極

Claims (10)

  1. 第１キャパシタ領域及び第２キャパシタ領域を有する基板を含む本体と、前記本体の外側における前記基板の一面側に配置される第１端子電極、第２端子電極、及び第３端子電極と、を含み、
    前記第１キャパシタ領域は、複数の第１トレンチと、前記第１キャパシタ領域の前記基板の一面及び前記複数の第１トレンチに配置され、且つ少なくとも一つ以上の第１誘電層、及び前記第１誘電層を間に挟んで配置される第１及び第２電極を有する第１キャパシタ層と、を含み、
    前記第２キャパシタ領域は、複数の第２トレンチと、前記第２キャパシタ領域の前記基板の一面及び前記複数の第２トレンチに配置され、且つ少なくとも一つ以上の第２誘電層、及び前記第２誘電層を間に挟んで配置される第３及び第４電極を有する第２キャパシタ層と、を含み、
    前記第２キャパシタ層の比表面積が前記第１キャパシタ層の比表面積よりも大きく、
    前記第１電極は、前記第１端子電極と連結され、前記第２及び第４電極は、前記第３端子電極と連結され、前記第３電極は、前記第２端子電極と連結され、
    前記第１キャパシタ層が配置された前記基板の一面と前記第２キャパシタ層が配置された前記基板の一面とは同じ面であるキャパシタ。
  2. 単位面積当たりの前記第１トレンチの数は、単位面積当たりの前記第２トレンチの数よりも少ない、請求項１に記載のキャパシタ。
  3. 前記複数の第１トレンチのそれぞれの幅が前記複数の第２トレンチのそれぞれの幅よりも大きいか、前記複数の第１トレンチのそれぞれの深さが前記複数の第２トレンチのそれぞれの深さよりも深い、請求項１又は２に記載のキャパシタ。
  4. 前記複数の第１トレンチのそれぞれの上部の形状及び前記複数の第２トレンチのそれぞれの上部の形状は一方向に長く形成された直線又は曲線の溝状、スポット状、又は十字状のうち少なくとも一つである、請求項１から３のいずれか一項に記載のキャパシタ。
  5. 前記第１及び第２キャパシタ領域は、前記本体の第１方向に配列されるか、前記第１方向と直交する第２方向に配列される、請求項１から４のいずれか一項に記載のキャパシタ。
  6. 前記第１キャパシタ領域の面積は、前記第２キャパシタ領域の面積よりも小さい、請求項１から５のいずれか一項に記載のキャパシタ。
  7. 前記第１～第４電極のうち最下層に配置された電極は、前記基板にｎ型不純物を注入して形成されたドーピング層である、請求項１から６のいずれか一項に記載のキャパシタ。
  8. 前記第１キャパシタ層は、前記第１キャパシタ層から外側に向かって低くなり、前記第１電極、前記第１誘電層、及び前記第２電極で構成される階段状の第１及び第２引き出し部を含み、
    前記第２キャパシタ層は、前記第２キャパシタ層から外側に向かって低くなり、前記第３電極、前記第２誘電層、及び前記第４電極で構成される階段状の第３及び第４引き出し部を含む、請求項１から７のいずれか一項に記載のキャパシタ。
  9. 前記第１～第４引き出し部の上部には絶縁層が配置され、
    前記第１及び第３引き出し部は、前記絶縁層に前記第１及び第３電極が露出する第１開口を含み、
    前記第２及び第４引き出し部は、前記絶縁層に前記第２及び第４電極が露出する第２開口を含み、
    前記第１及び第２開口ならびに前記絶縁層の上部には、前記第１端子電極、前記第２端子電極、及び前記第３端子電極のいずれかと連結されている導電層が配置される、請求項８に記載のキャパシタ。
  10. 一面に半導体チップが配置された基板と、
    実装面の前記基板の他面に配置される請求項１から９のいずれか一項に記載のキャパシタと、を含む、キャパシタの実装基板。
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